KR101168389B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실린더 형 캐패시터 형성 시 하부 저장 전극을 지지하는 희생막을 폴리실리콘층과 산화막의 적층구조로 형성하고, 저장 전극 영역 외 측에 플레이트 전극을 형성하기 위한 딥-아웃 공정 시 산화막만을 제거함으로써, 실린더 형 캐패시터의 구조적 기울어짐을 방지하여 소자의 수율을 향상시킬 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, to form a sacrificial film for supporting a lower storage electrode in the formation of a cylindrical capacitor in a laminated structure of a polysilicon layer and an oxide film, and to form a plate electrode outside the storage electrode region. By removing only the oxide film during the dip-out process, it is possible to prevent structural inclination of the cylindrical capacitor to improve the yield of the device.

Description

반도체 소자의 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따라 형성한 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device formed in accordance with the prior art.

도 2는 종래 기술에 따라 형성한 반도체 소자의 사진.2 is a photograph of a semiconductor device formed according to the prior art.

도 3은 종래 기술에 따라 형성한 반도체 소자의 모사이드 비트맵퍼(Mosaid bitmapper) 결과도.3 is a Mosaid bitmapper result of a semiconductor device formed according to the prior art.

도 4a 내지 4h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.4A to 4H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실린더 형 캐패시터 형성 시 하부 저장 전극을 지지하는 희생막을 폴리실리콘층과 산화막의 적층구조로 형성하고, 저장 전극 영역 외 측에 플레이트 전극을 형성하기 위한 딥-아웃 공정 시 산화막만을 제거함으로써, 실린더 형 캐패시터의 구조적 기울어짐을 방지하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, to form a sacrificial film for supporting a lower storage electrode in the formation of a cylindrical capacitor in a laminated structure of a polysilicon layer and an oxide film, and to form a plate electrode outside the storage electrode region. By removing only the oxide film during the dip-out process, the present invention relates to a method of manufacturing a semiconductor device capable of preventing structural inclination of a cylindrical capacitor to improve device yield.

일반적으로, 컨캐이브 형 캐패시터는 저장 전극 영역에만 저장 전극을 형성하였으나, 실린더 형 캐패시터는 저장 전극 영역 외 측에도 저장 전극을 형성하기 때문에 저장 전극 영역을 형성하는데 프레임이 되는 층간 절연막을 딥-아웃 공정으로 제거한다. 이때, 하부 저장 전극은 20000Å 이상의 높이로 홀로 서있는 형태가 되어, 어느 방향으로든 약간 기울어질 수밖에 없다.In general, a concave type capacitor forms a storage electrode only in the storage electrode region. However, since a cylindrical capacitor forms a storage electrode outside the storage electrode region, an interlayer insulating film serving as a frame for forming the storage electrode region is used as a dip-out process. Remove At this time, the lower storage electrode is in the form of standing alone at a height of 20000 Å or more, and is inclined slightly in any direction.

도 1은 종래 방법으로 형성한 실린더 형 캐패시터를 도시한 단면도로, 저장 전극 영역 외 측의 희생막을 딥-아웃 공정으로 제거한 상태를 도시한다. 저장 전극 콘택 영역(20)을 포함하는 반도체 기판(10) 상부에 형성된 식각 정지막(30) 사이에 저장 전극 콘택 영역(20)과 콘택되는 하부 저장 전극(50)만이 약 2°정도 기울어진 상태로 도시되어 있다.1 is a cross-sectional view illustrating a cylindrical capacitor formed by a conventional method, and illustrates a state in which a sacrificial film outside the storage electrode region is removed by a dip-out process. Only the storage electrode contact region 20 and the lower storage electrode 50 contacting between the etch stop layer 30 formed on the semiconductor substrate 10 including the storage electrode contact region 20 are inclined by about 2 °. Is shown.

도 2는 종래 방법으로 형성한 실린더 형 캐패시터를 도시한 SEM 사진으로, 캐패시터가 작은 각도이지만 랜덤(Random)하게 기울어져(Leaning) 있음을 볼 수 있다. 따라서, 필연적으로 인접한 캐패시터들이 쌍을 이루어 캐패시터 상단에서 단락이 생길 수 있다.FIG. 2 is a SEM photograph showing a cylindrical capacitor formed by a conventional method, and it can be seen that the capacitor is inclined at random angles (Random). Thus, inevitably, adjacent capacitors may be paired to cause a short circuit at the top of the capacitor.

도 3은 종래 방법으로 형성한 실린더 형 캐패시터에 대한 반도체 소자의 모사이드 비트맵퍼(Mosaid bitmapper)의 결과도이다. 특히, 캐패시터 상부의 단락을 가지는 소자가 많이 검출되며, 이러한 패턴은 공정상 기울어짐 현상(Leaning phenomena)을 받기 쉬운 뱅크(Bank) 외곽 지역에 더 많이 분포하는 것을 볼 수 있다.3 is a result diagram of a Mosaid bitmapper of a semiconductor device for a cylindrical capacitor formed by a conventional method. In particular, a large number of devices having a short circuit in the upper part of the capacitor are detected, and such a pattern may be seen to be distributed more in an area outside the bank which is susceptible to process leaning (phenanna).

따라서, 종래 방법으로 형성하는 실린더 형 캐패시터는 상단이 기울어짐으로써 전기적으로 단락되는 문제가 발생하게 된다. 또한, 디자인 룰의 감소로 캐패시터의 간격도 좁아지고, 종횡비가 커져 이와 같은 문제가 더욱 증가 될 것이다.Therefore, the cylindrical capacitor formed by the conventional method causes a problem that the upper end is inclined and electrically shorted. In addition, the reduction in design rules will also narrow the spacing of the capacitors, and the aspect ratio will increase, which will further increase this problem.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 실린더 형 캐패시터 형성 시 하부 저장 전극을 지지하는 희생막을 폴리실리콘층과 산화막의 적층구조로 형성하고, 저장 전극 영역 외 측에 플레이트 전극을 형성하기 위한 딥-아웃 공정 시 산화막만을 제거함으로써, 실린더 형 캐패시터의 구조적 기울어짐을 방지하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.The present invention is to solve the above problems, in particular to form a sacrificial film for supporting the lower storage electrode when forming a cylindrical capacitor in a laminated structure of a polysilicon layer and an oxide film, to form a plate electrode outside the storage electrode region The present invention provides a method of manufacturing a semiconductor device capable of improving the yield of a device by preventing structural tilt of a cylindrical capacitor by removing only an oxide film during a dip-out process.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은,The present invention is to achieve the above object, the manufacturing method of a semiconductor device according to a first embodiment of the present invention,

하부 구조를 구비한 반도체 기판 상부에 폴리실리콘층과 산화막의 적층구조를 형성하는 단계;Forming a stacked structure of a polysilicon layer and an oxide film on the semiconductor substrate having a lower structure;

저장 전극 마스크로 상기 폴리실리콘층과 상기 산화막을 식각하여 하부 구조를 노출하는 저장 전극 영역을 형성하는 단계와, 저장 전극 영역의 측벽에 제 1 유전막을 형성하는 단계와, 저장 전극 영역 내에 하부 저장 전극과 제 2 유전막의 적층구조를 형성하는 단계와, 저장 전극 영역을 매립하는 제 1 플레이트 전극을 형성하는 단계와, 저장 전극 영역 외 측의 산화막을 제거하여 제 1 유전막을 노출하는 단계와, 산화막이 제거된 저장 전극 영역 사이를 매립하는 제 2 플레이트 전극을 형성하여 실린더 형 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.Etching the polysilicon layer and the oxide layer using a storage electrode mask to form a storage electrode region exposing an underlying structure, forming a first dielectric layer on a sidewall of the storage electrode region, and forming a lower storage electrode in the storage electrode region. Forming a stacked structure of the second dielectric layer, forming a first plate electrode to fill the storage electrode region, exposing the first dielectric layer by removing an oxide film outside the storage electrode region, and And forming a cylindrical capacitor by forming a second plate electrode that fills between the removed storage electrode regions.

이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 4a 내지 4h은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.4A to 4H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 4a을 참조하면, 저장 전극 콘택 플러그(120)를 포함하는 하부 구조가 구비된 반도체 기판(10) 상부에 식각 정지막(130)을 형성한다. 다음으로, 식각 정지막(130) 상부에 폴리실리콘층(135)과 산화막(140)의 적층구조를 형성한다. 여기서, 식각 정지막(130)은 질화막으로 형성하는 것이 바람직하다. 여기서, 폴리실리콘층(135)과 산화막(140)의 적층구조의 두께는 10000Å이상인 것이 바람직하다. 또한, 산화막(140)은 PE TEOS 막, USG 막, PSG 막, BPSG 막 또는 SOG 막으로 형성할 수 있다.Referring to FIG. 4A, an etch stop layer 130 is formed on a semiconductor substrate 10 having a lower structure including a storage electrode contact plug 120. Next, a stacked structure of the polysilicon layer 135 and the oxide layer 140 is formed on the etch stop layer 130. Here, the etch stop layer 130 is preferably formed of a nitride film. Here, the thickness of the laminated structure of the polysilicon layer 135 and the oxide film 140 is preferably 10000 Pa or more. In addition, the oxide film 140 may be formed of a PE TEOS film, a USG film, a PSG film, a BPSG film, or an SOG film.

도 4b 및 4c를 참조하면, 저장 전극 마스크(미도시)로 산화막(140), 폴리실리콘층(135) 및 식각 정지막(130)을 식각하여 하부의 저장 전극 콘택 플러그(120)를 노출하는 저장 전극 영역(145)을 형성한다. 이후, 전체 표면 상부에 제 1 유전막(147)을 증착한 후, 이를 에치백(Etch-back) 방법으로 식각하여 저장 전극 영역(145)의 측벽에만 제 1 유전막(147)을 남긴다. 여기서, 저장 전극 영역(145) 형성을 위한 식각 공정은 두 개의 하드 마스크를 사용하는 이중 노광 방법을 이용하여 수행되는 것이 바람직하다. 또한, 제 1 유전막(147)은 SiO2, SiO2/Si3N4, TaON, Ta2O5, Al2O3, HfO2, TiO2, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3 또는 ZrO2으로 형성될 수 있다.4B and 4C, the oxide layer 140, the polysilicon layer 135, and the etch stop layer 130 are etched with a storage electrode mask (not shown) to expose the lower storage electrode contact plug 120. The electrode region 145 is formed. Thereafter, the first dielectric layer 147 is deposited on the entire surface, and then etched by an etch-back method to leave the first dielectric layer 147 only on the sidewall of the storage electrode region 145. Here, the etching process for forming the storage electrode region 145 is preferably performed using a double exposure method using two hard masks. In addition, the first dielectric layer 147 may be formed of SiO 2 , SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , Al 2 O 3 , HfO 2 , TiO 2 , SrTiO 3 , (Ba, Sr) TiO 3 , ( It may be formed of Pb, Sr) TiO 3 or ZrO 2 .

도 4d 및 4e를 참조하면, 전체 표면 상부에 하부 저장 전극용 도전층(미도 시)을 형성한 후, 도 4c에 도시된 저장 전극 영역(145)을 매립하는 감광막(153)을 형성한다. 다음으로, 감광막(153)을 마스크로 에치백하여 하부 저장 전극(150)을 형성한다. 이후, 감광막(153)을 제거한 후, 전체 표면 상부에 제 2 유전막(155)을 증착한다. 여기서, 하부 저장 전극용 도전층은 폴리실리콘층으로 형성하는 것이 바람직하다. 또한, 제 2 유전막(155)은 SiO2, SiO2/Si3N4, TaON, Ta2O5, Al2O3, HfO2, TiO2, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3 또는 ZrO2으로 형성할 수 있다.4D and 4E, after forming a conductive layer (not shown) for the lower storage electrode on the entire surface, a photosensitive film 153 is formed to fill the storage electrode region 145 shown in FIG. 4C. Next, the photoresist layer 153 is etched back using a mask to form the lower storage electrode 150. Thereafter, after removing the photoresist 153, the second dielectric layer 155 is deposited on the entire surface. Here, the conductive layer for the lower storage electrode is preferably formed of a polysilicon layer. In addition, the second dielectric layer 155 may be formed of SiO 2 , SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , Al 2 O 3 , HfO 2 , TiO 2 , SrTiO 3 , (Ba, Sr) TiO 3 , ( It may be formed of Pb, Sr) TiO 3 or ZrO 2 .

도 4f 내지 4h를 참조하면, 저장 전극 영역(145)을 매립하는 플레이트 전극용 도전층(157)을 형성한 후, 산화막(140)을 노출할 때까지 전체 표면을 평탄화 식각하여 제 1 플레이트 전극(160)을 형성한다. 다음으로, 노출된 산화막(140)을 제거하는 딥-아웃(Dip-out) 공정을 수행하여 도 4e에 도시된 저장 전극 영역(145) 외 측에 제 1 유전막(147)을 노출한다. 이후, 전체 표면 상부에 플레이트 전극용 도전층(미도시)을 형성하여 도 4e에 도시된 산화막(140)이 제거된 저장 전극 영역(145) 외 측의 공간을 매립한다. 다음으로, 플레이트 전극용 도전층을 평탄화 식각하여 도 4e에 도시된 저장 전극 영역(145) 외부에 제 2 플레이트 전극(170)을 형성한다. 따라서, 저장 전극 영역 안과 밖에 저장 전극을 형성한 실린더 형 캐패시터가 완성된다. 여기서, 제 1 플레이트 전극(160) 형성을 위한 평탄화 식각 공정은 CMP 방법 또는 에치백(Etch-back) 방법으로 수행되는 것이 바람직하다. 또한, 플레이트 전극용 도전층은 TiN 막, Ru 막 또는 폴리실리콘층으로 형성할 수 있다. 그리고 산화막(140)을 제거하는 딥-아웃 공정은 BOE 또는 불산(HF)을 이용한 습식 식각 방법으 로 수행되는 것이 바람직하다.4F through 4H, after forming the plate electrode conductive layer 157 filling the storage electrode region 145, the entire surface is flattened and etched until the oxide film 140 is exposed, thereby forming the first plate electrode ( 160). Next, the first dielectric layer 147 is exposed to the outside of the storage electrode region 145 shown in FIG. 4E by performing a dip-out process of removing the exposed oxide layer 140. Subsequently, a conductive layer (not shown) for the plate electrode is formed on the entire surface to fill the space outside the storage electrode region 145 from which the oxide film 140 shown in FIG. 4E is removed. Next, the conductive layer for the plate electrode is planarized and etched to form the second plate electrode 170 outside the storage electrode region 145 illustrated in FIG. 4E. Thus, a cylindrical capacitor having a storage electrode formed inside and outside the storage electrode region is completed. Here, the planarization etching process for forming the first plate electrode 160 may be performed by a CMP method or an etch-back method. In addition, the conductive layer for plate electrodes can be formed of a TiN film, a Ru film or a polysilicon layer. In addition, the dip-out process of removing the oxide layer 140 may be performed by a wet etching method using BOE or hydrofluoric acid (HF).

이후의 공정은 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.Subsequent processes perform general transistor fabrication processes such as metallization contacts and metallization formation to complete semiconductor devices.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 실린더 형 캐패시터 형성 시 하부 저장 전극을 지지하는 희생막을 폴리실리콘층과 산화막의 적층구조로 형성하고, 저장 전극 영역 외 측에 플레이트 전극을 형성하기 위한 딥-아웃 공정 시 산화막만을 제거함으로써, 실린더 형 캐패시터의 구조적 기울어짐을 방지하여 소자의 수율을 향상시킬 수 있는 효과가 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a sacrificial layer for supporting a lower storage electrode is formed in a laminated structure of a polysilicon layer and an oxide layer when a cylindrical capacitor is formed, and a plate electrode is formed outside the storage electrode region. By removing only the oxide film during the formation of the dip-out process, it is possible to prevent structural inclination of the cylindrical capacitor to improve the yield of the device.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (12)

하부 구조를 구비한 반도체 기판 상부에 폴리실리콘층과 산화막의 적층구조를 형성하는 단계;Forming a stacked structure of a polysilicon layer and an oxide film on the semiconductor substrate having a lower structure; 저장 전극 마스크로 상기 폴리실리콘층과 상기 산화막을 식각하여 상기 하부 구조를 노출하는 저장 전극 영역을 형성하는 단계;Etching the polysilicon layer and the oxide layer with a storage electrode mask to form a storage electrode region exposing the underlying structure; 상기 저장 전극 영역의 측벽에 제 1 유전막을 형성하는 단계;Forming a first dielectric layer on sidewalls of the storage electrode region; 상기 저장 전극 영역 내에 하부 저장 전극과 제 2 유전막의 적층구조를 형성하는 단계;Forming a stacked structure of a lower storage electrode and a second dielectric layer in the storage electrode region; 상기 저장 전극 영역을 매립하는 제 1 플레이트 전극을 형성하는 단계;Forming a first plate electrode filling the storage electrode region; 상기 저장 전극 영역 외측의 상기 산화막을 제거하여 상기 제 1 유전막을 노출하는 단계;Removing the oxide layer outside the storage electrode region to expose the first dielectric layer; 상기 산화막이 제거된 상기 저장 전극 영역 사이를 매립하는 제 2 플레이트 전극을 형성하여 실린더 형 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a cylindrical capacitor by forming a second plate electrode filling the storage electrode region from which the oxide film is removed. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1항에 있어서,The method of claim 1, 상기 산화막은 PE TEOS 막, USG 막, PSG 막, BPSG 및 SOG 막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The oxide film is a method of manufacturing a semiconductor device, characterized in that formed of any one of a PE TEOS film, USG film, PSG film, BPSG and SOG film. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 상기 폴리실리콘층과 산화막의 적층구조의 두께는 10000Å 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.The thickness of the laminated structure of the said polysilicon layer and oxide film is a manufacturing method of the semiconductor element characterized by the above-mentioned. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 1항에 있어서,The method of claim 1, 상기 저장 전극 영역 형성을 위한 식각 공정은 두 개의 하드 마스크를 사용하는 이중 노광 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The etching process for forming the storage electrode region is performed by a double exposure method using two hard masks. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1항에 있어서,The method of claim 1, 상기 제 1 유전막을 형성하는 단계는Forming the first dielectric film 전체 표면 상부에 제 1 유전막을 형성하는 단계; 및Forming a first dielectric layer over the entire surface; And 상기 제 1 유전막을 에치백(Etch-back) 방법으로 식각하여 상기 저장 전극 영역의 측벽에만 상기 제 1 유전막을 남기는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Etching the first dielectric layer by an etch-back method to leave the first dielectric layer only on sidewalls of the storage electrode region. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제 1항에 있어서,The method of claim 1, 상기 제 1 유전막은 SiO2, SiO2/Si3N4, TaON, Ta2O5, Al2O3, HfO2, TiO2, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3 및 ZrO2 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The first dielectric layer is SiO 2 , SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , Al 2 O 3 , HfO 2 , TiO 2 , SrTiO 3 , (Ba, Sr) TiO 3 , (Pb, Sr) A method for manufacturing a semiconductor device, characterized in that formed of any one of TiO 3 and ZrO 2 . 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1항에 있어서,The method of claim 1, 상기 하부 저장 전극과 상기 제 2 유전막의 적층구조를 형성하는 단계는Forming the stacked structure of the lower storage electrode and the second dielectric layer is 전체 표면 상부에 하부 저장 전극용 도전층 형성하는 단계;Forming a conductive layer for the lower storage electrode on the entire surface; 상기 저장 전극 영역을 일부 매립하는 감광막을 형성하는 단계;Forming a photoresist film partially filling the storage electrode region; 상기 감광막을 마스크로 전체 표면을 에치백(Etch-back) 방법으로 식각하여 하부 저장 전극용 도전층을 분리하는 단계;Etching the entire surface by an etching-back method using the photoresist as a mask to separate the conductive layer for the lower storage electrode; 상기 감광막을 제거하여 하부 저장 전극을 형성하는 단계; 및Removing the photoresist to form a lower storage electrode; And 전체 표면 상부에 제 2 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a second dielectric film over the entire surface. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 1항에 있어서,The method of claim 1, 상기 제 2 유전막은 SiO2, SiO2/Si3N4, TaON, Ta2O5, Al2O3, HfO2, TiO2, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3 및 ZrO2 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The second dielectric layer is SiO 2 , SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , Al 2 O 3 , HfO 2 , TiO 2 , SrTiO 3 , (Ba, Sr) TiO 3 , (Pb, Sr) A method for manufacturing a semiconductor device, characterized in that formed of any one of TiO 3 and ZrO 2 . 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제 1항에 있어서,The method of claim 1, 상기 제 1 플레이트 전극을 형성하는 단계는Forming the first plate electrode 전체 표면 상부에 플레이트 전극용 도전층 형성하여 상기 저장 전극 영역을 매립하는 단계; 및Filling the storage electrode region by forming a conductive layer for a plate electrode on an entire surface thereof; And 상기 산화막을 노출할 때까지 상기 플레이트 전극용 도전층을 평탄화 식각하여 상기 저장 전극 영역을 매립하는 제 1 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a first plate electrode filling the storage electrode region by planarizing etching the conductive layer for the plate electrode until the oxide film is exposed. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 9항에 있어서,10. The method of claim 9, 상기 평탄화 식각 방법은 CMP 방법이나 에치백(Etech-back) 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The planarization etching method is a method of manufacturing a semiconductor device, characterized in that carried out by a CMP method or an etch-back (Etech-back) method. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 9항에 있어서,10. The method of claim 9, 상기 플레이트 전극용 도전층은 TiN 막, Ru 막 및 폴리실리콘층 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The plate electrode conductive layer is formed of any one of a TiN film, a Ru film and a polysilicon layer. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제 1항에 있어서,The method of claim 1, 상기 산화막 제거 공정은 BOE 또는 불산(HF)을 이용한 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The oxide film removing process is a method of manufacturing a semiconductor device, characterized in that the wet etching method using BOE or hydrofluoric acid (HF).
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