KR101143469B1 - 반도체 메모리의 출력 인에이블 신호 생성 회로 - Google Patents

반도체 메모리의 출력 인에이블 신호 생성 회로 Download PDF

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Abstract

반도체 메모리의 출력 인에이블 신호 생성 회로는 리드 신호 및 카스 레이턴시 신호에 응답하여 데이터 출력 인에이블 신호의 활성화 타이밍을 지정하는 레이턴시 신호를 생성하도록 구성된 레이턴시 신호 생성부, 및 레이턴시 신호와 레이턴시 신호를 버스트 랭스에 맞도록 시프트시켜 생성한 신호에 각각 응답하여 데이터 출력 인에이블 신호의 활성화 타이밍과 비 활성화 타이밍을 조정하도록 구성된 데이터 출력 인에이블 신호 생성부를 포함한다.

Description

반도체 메모리의 출력 인에이블 신호 생성 회로{OUTPUT ENABLE SIGNAL GENERATION CIRCUIT OF SEMICONDUCTOR MEMORY}
본 발명은, 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 출력 인에이블 신호 생성 회로에 관한 것이다.
반도체 메모리는 리드(Read) 동작에 따라 출력되는 데이터의 윈도우(Window)를 결정하기 위해 출력 인에이블 신호를 사용하며, 출력 인에이블 신호는 반도체 메모리 내부적으로 생성하여 사용한다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 메모리의 출력 인에이블 신호 생성 회로(1)는 제 1 내지 제 6 구간 신호 생성부(10 ~ 60) 및 선택부(70)를 포함한다.
제 1 구간 신호 생성부(10)는 클럭 신호(CLK), 리드 신호(RDR) 및 버스트 신호(YBST)를 조합하여 구간 신호(OE00)를 생성한다.
이때 리드 신호(RDR)는 리드 명령을 이용하여 생성한 신호이다. 버스트 신호(YBST)는 버스트 랭스(Burst Length: BL) 값에 따라 생성된 신호이다.
제 2 구간 신호 생성부(20)는 클럭 신호(RCLKDLL_OE10)에 따라 구간 신호(OE00)를 시프트시켜 구간 신호(OE10)를 생성한다.
이때 클럭 신호(RCLKDLL_OE10)는 지연 고정 루프 클럭 신호(RCLKDLL)를 기 설정된 시간만큼 지연시킨 신호이다.
제 3 내지 제 6 구간 신호 생성부(30 ~ 60)는 클럭 신호(RCLKDLL)에 따라 구간 신호들(OE10 ~ OE40)을 시프트시켜 구간 신호들(OE20 ~ OE50)을 생성한다.
선택부(70)는 카스 레이턴시(CAS Latency: CL)에 따라 구간 신호들(OE10 ~ OE50) 중에서 하나를 선택하여 출력 인에이블 신호(OUTEN)로서 출력한다.
도 2에 도시된 바와 같이, 제 1 구간 신호 생성부(10)는 복수의 지연기(DLY1 ~ DLY3), 복수의 인버터(IV1 ~ IV5), 복수의 낸드 게이트(ND1, ND2) 및 복수의 트랜지스터(M1, M2)를 포함한다.
제 1 구간 신호 생성부(10)는 리드 신호(RDR)에 따라 구간 신호(OE00)를 인에이블 시키며, 버스트 신호(YBST)와 클럭 신호(CLK)를 조합한 결과에 따라 구간 신호(OE00)를 디스에이블 시킨다.
도 3에 도시된 바와 같이, 제 2 구간 신호 생성부(20)는 복수의 인버터(IV6 ~ IV9) 및 패스 게이트(PG1)를 포함한다.
제 2 구간 신호 생성부(20)는 클럭 신호(RCLKDLL_OE10)에 따라 구간 신호(OE00)를 시프트시켜 구간 신호(OE10)를 생성한다.
제 3 내지 제 6 구간 신호 생성부(30 ~ 60)는 제 2 구간 신호 생성부(20)와 동일하게 구성할 수 있다.
이때 제 1 구간 신호 생성부(10)의 복수의 지연기(DLY1 ~ DLY3)는 구간 신호(OE00)를 인에이블 시키기 위한 내부 신호들의 타이밍 마진(Timing Margin)을 확보하기 위한 구성이다.
지연기(DLY1)는 클럭 신호(CLK)와 버스트 신호(YBST)의 마진을 위한 것이다. 즉, 도 4에 도시된 바와 같이, 버스트 신호(YBST)의 하이 레벨 구간이 버스트 동작 구간의 클럭 신호(CLK)를 차단해야 한다. 따라서 지연기(DLY1)를 구성하여 버스트 신호(YBST)를 지연시킴으로써 차단해야 하는 클럭 신호(CLK)의 하이 레벨 구간 보다 버스트 신호(YBST)의 폴링 엣지가 항상 뒤에 올 수 있도록 한다.
지연기(DLY2)는 구간 신호(OE00)의 생성을 위해 구간 신호(OE00)가 클럭 신호(RCLKDLL_OE10)와 매칭되는 시점의 마진을 확보하기 위한 것이다.
또한 지연기(DLY3)는 도 5에 도시된 바와 같이, 리드 신호(RDR)가 도 4에 비해 빨리 생성되고, 버스트 신호(YBST)를 지연기(DLY2)를 통해 많이 지연 시킨 경우, 리드 신호(RDR)를 인버터(IV2)를 통해 반전시킨 것 만으로는 하이 레벨의 신호(DLYOUT)에 의하여 구간 신호(OE00)가 로우 레벨로 천이되는 것을 막기 위해 사용된다.
그러나 도 6과 같이, 마진 확보를 위해 지연기(DLY2)의 지연 시간을 너무 많이 설정하여 리드 신호(RDR)와 신호(OEBPU)(도 2 참조)의 로우 레벨 구간이 겹치는 경우, 구간 신호(OE00)의 라이징 엣지가 정확히 생성되지 못하거나 활성화 자체가 이루어지지 못하게 된다.
이와 같이 종래의 기술에 따른 반도체 메모리의 출력 인에이블 신호 생성 회로(1)는 구간 신호의 활성화와 비 활성화를 조정하기 위한 구성이 하나의 회로 내에 구현된다.
따라서 구간 신호의 활성화 시점과 비 활성화 시점 중에서 어느 한 쪽의 마진을 확보하는 것이 다른 한 쪽의 마진을 감소시키는 트레이드 오프(Trade off) 문제가 발생하고, 결국 클럭 신호와 동작 전압을 제한하여 회로 동작 특성을 나쁘게 한다.
본 발명의 실시예는 구간 신호의 활성화와 비 활성화 양측의 마진을 모두 확보할 수 있도록 한 반도체 메모리의 출력 인에이블 신호 생성 회로를 제공하고자 한다.
본 발명의 실시예는 리드 신호 및 카스 레이턴시 신호에 응답하여 데이터 출력 인에이블 신호의 활성화 타이밍을 지정하는 레이턴시 신호를 생성하도록 구성된 레이턴시 신호 생성부, 및 레이턴시 신호와 레이턴시 신호를 버스트 랭스에 맞도록 시프트시켜 생성한 신호에 각각 응답하여 데이터 출력 인에이블 신호의 활성화 타이밍과 비 활성화 타이밍을 조정하도록 구성된 데이터 출력 인에이블 신호 생성부를 포함함을 특징으로 한다.
본 발명의 실시예는 활성화 타이밍이 서로 다른 복수의 예비 레이턴시 신호 중에서 카스 레이턴시 신호에 해당하는 어느 하나를 선택하여 레이턴시 신호로서 출력하도록 구성된 선택부, 클럭 신호에 따라 레이턴시 신호를 순차적으로 시프트 시켜 시프트 신호를 생성하도록 구성된 복수의 시프터, 및 레이턴시 신호와 시프트 신호를 조합하여 데이터 출력 인에이블 신호를 생성하도록 구성된 조합부를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 구간 신호의 활성화와 비 활성화 각각을 결정하는 회로 구성을 분리함으로써 구간 신호의 활성화와 비 활성화 양측의 마진을 모두 확보하여 회로 동작 특성을 향상시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 메모리의 출력 인에이블 신호 생성 회로(1)의 블록도,
도 2는 도 1의 제 1 구간 신호 생성부(10)의 회로도,
도 3은 도 1의 제 2 구간 신호 생성부(20)의 회로도,
도 4 내지 도 6은 종래기술의 복수의 지연기(DLY1 ~ DLY3)의 동작 및 그에 따른 문제점을 설명하기 위한 타이밍도,
도 7은 본 발명의 실시예에 따른 반도체 메모리의 출력 인에이블 신호 생성 회로(100)의 블록도,
도 8은 도 7의 제 1 레이턴시 신호 생성부(210)의 회로도,
도 9는 도 7의 제 2 레이턴시 신호 생성부(220)의 회로도,
도 10은 본 발명의 실시예에 따른 레이턴시 신호들의 타이밍도,
도 11은 도 7의 데이터 출력 인에이블 신호 생성부(400)의 블록도,
도 12는 도 11의 데이터 출력 인에이블 신호 생성부(400)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리의 출력 인에이블 신호 생성 회로(100)는 레이턴시 신호 생성부(200) 및 데이터 출력 인에이블 신호 생성부(400)를 포함한다.
레이턴시 신호 생성부(200)는 리드 신호(RDR) 및 카스 레이턴시 신호(CL<a:b>)에 응답하여 데이터 출력 인에이블 신호(OUTEN)의 활성화 타이밍을 지정하는 레이턴시 신호(LATENCY)를 생성하도록 구성된다.
레이턴시 신호 생성부(200)는 복수의 예비 레이턴시 신호 생성부 즉, 제 1 내지 제 6 예비 레이턴시 신호 생성부(210 ~ 260) 및 선택부(270)를 포함한다.
제 1 내지 제 6 예비 레이턴시 신호 생성부(210 ~ 260)는 리드 신호(RDR), 클럭 신호(RCLKDLL) 및 지연 클럭 신호(RCLKDLL_OE10)를 입력 받아 순차적으로 활성화되는 복수의 예비 레이턴시 신호(LATENCY00 ~ LATENCY50)를 생성하도록 구성된다.
지연 클럭 신호(RCLKDLL_OE10)는 클럭 신호(RCLKDLL)를 정해진 시간 동안 지연시킨 신호이다.
선택부(270)는 카스 레이턴시 신호(CL<a:b>)에 응답하여 상기 복수의 예비 레이턴시 신호(LATENCY00 ~ LATENCY50) 중에서 하나를 선택하여 레이턴시 신호(LATENCY)로서 출력하도록 구성된다.
데이터 출력 인에이블 신호 생성부(400)는 레이턴시 신호(LATENCY), 버스트 랭스 신호(BL4), 리셋 신호(RSTB) 및 클럭 신호(RCLKDLL)를 입력 받아 데이터 출력 인에이블 신호(OUTEN)를 생성하도록 구성된다.
도 8에 도시된 바와 같이, 제 1 예비 레이턴시 신호 생성부(210)는 리피터(IV1, IV2)를 이용하여 리드 신호(RDR)를 리피팅(Repeating)시켜 예비 레이턴시 신호(LATENCY00)를 생성하도록 구성된다.
도 9에 도시된 바와 같이, 제 2 예비 레이턴시 신호 생성부(220)는 예비 레이턴시 신호(LATENCY00)를 지연 클럭 신호(RCLKDLL_OE10)의 한 주기 만큼 래치하여 예비 레이턴시 신호(LATENCY10)를 생성하도록 구성된다.
제 2 예비 레이턴시 신호 생성부(220)는 복수의 인버터(IV21 ~ IV25) 및 복수의 패스 게이트(PG21, PG22)로 구현할 수 있다.
제 3 내지 제 6 예비 레이턴시 신호 생성부(230 ~ 260)는 지연 클럭 신호(RCLKDLL_OE10)가 아닌 클럭 신호(RCLKDLL)를 이용하는 것만 다를 뿐, 내부 회로 구성은 제 2 예비 레이턴시 신호 생성부(220)와 동일하게 구현할 수 있다.
도 10에 도시된 바와 같이, 외부 클럭 신호(CLK)를 기준으로 리드 명령(RD)이 입력됨에 따라 리드 신호(RDR)가 생성된다.
제 1 예비 레이턴시 신호 생성부(210)는 리드 신호(RDR)를 리피팅시켜 예비 레이턴시 신호(LATENCY00)를 생성한다.
제 2 예비 레이턴시 신호 생성부(220)는 예비 레이턴시 신호(LATENCY10)를 지연 클럭 신호(RCLKDLL_OE10)의 한 주기 만큼 래치하여 예비 레이턴시 신호(LATENCY10)를 생성한다.
이때 예비 레이턴시 신호(LATENCY00)는 외부 클럭 신호(CLK)의 펄스 폭 또는 그 이하의 펄스 폭을 가지는 펄스 신호이다. 따라서 안정적인 마진 확보를 위해 제 2 예비 레이턴시 신호 생성부(220)를 통해 예비 레이턴시 신호(LATENCY10)가 예비 레이턴시 신호(LATENCY00)에 비해 넓은 펄스 폭을 갖도록 한 것이다.
제 3 내지 제 6 예비 레이턴시 신호 생성부(230 ~ 260) 또한 예비 레이턴시 신호(LATENCY10 ~ LATENCY40)를 클럭 신호(RCLKDLL)의 한 주기 만큼 래치하여 예비 레이턴시 신호(LATENCY20 ~ LATENCY50)를 생성한다.
도 11에 도시된 바와 같이, 데이터 출력 인에이블 신호 생성부(400)는 레이턴시 신호(LATENCY)와 레이턴시 신호(LATENCY)를 클럭 신호(RCLKDLL)를 이용하여 버스트 랭스에 맞도록 시프트시켜 생성한 시프트 신호(RD1 ~ RD3)에 각각 응답하여 데이터 출력 인에이블 신호(OUTEN)의 활성화 타이밍과 비 활성화 타이밍을 조정하도록 구성된다.
데이터 출력 인에이블 신호 생성부(400)는 복수의 시프터(410 ~ 430), 조합부(440) 및 제어부(450)를 포함한다.
복수의 시프터(410 ~ 430)는 클럭 신호(RCLKDLL)에 따라 레이턴시 신호(LATENCY)를 순차적으로 시프트 시켜 시프트 신호(RD1 ~ RD3)를 생성하도록 구성된다.
조합부(440)는 레이턴시 신호(LATENCY)와 시프트 신호(RD1 ~ RD3)를 조합 즉, 논리합하여 데이터 출력 인에이블 신호(OUTEN)를 생성하도록 구성된다.
이때 도 11에서 복수의 시프터(410 ~ 430)는 BL = 4 및 BL = 8 동작이 모두 가능하도록 구현한 것이다. BL = 4인 경우 BL = 8인 경우에 비해 데이터 출력 인에이블 신호(OUTEN)의 활성화 구간이 짧아야 한다.
따라서 제어부(450)는 버스트 랭스에 맞도록 복수의 시프터(410 ~ 430)의 동작을 제어하기 위한 제어 신호(BL4_RSTB)를 생성하도록 구성된다.
제어부(450)는 버스트 랭스 신호(BL4)와 리셋 신호(RSTB)를 조합하여 제어 신호(BL4_RSTB)를 생성한다. 제어부(450)는 복수의 인버터(IV31, IV32) 및 낸드 게이트(ND31)로 구성할 수 있다.
버스트 랭스 신호(BL4)는 BL = 4인 경우 하이 레벨이고, BL = 8인 경우 로우 레벨이다. 그리고 리셋 신호(RSTB)는 리셋 동작시 로우 레벨이고, 리셋 동작이 아닌 경우 하이 레벨이다.
제어부(450)는 리셋 신호(RSTB)가 하이 레벨이고 BL = 8인 경우, 버스트 랭스 신호(BL4)가 로우 레벨이므로 하이 레벨의 제어 신호(BL4_RSTB)를 출력한다.
따라서 하이 레벨의 제어 신호(BL4_RSTB)에 따라 복수의 시프터(410 ~ 430)가 정상적으로 동작한다.
한편, BL = 4인 경우, 버스트 랭스 신호(BL4)가 하이 레벨이므로 로우 레벨의 제어 신호(BL4_RSTB)를 출력한다.
따라서 로우 레벨의 제어 신호(BL4_RSTB)에 따라 시프터들(420, 430)의 동작이 중지된다.
도 12에 도시된 바와 같이, BL = 8인 경우, 복수의 시프터(410 ~ 430)에 의해 복수의 시프트 신호(RD1 ~ RD3)가 생성된다.
그리고 조합부(440)에 의해 레이턴시 신호(LATENCY)와 시프트 신호(RD1 ~ RD3)가 논리합되어 BL = 8에 맞는 데이터 출력 인에이블 신호(OUTEN)의 활성화 구간이 정해진다.
상술한 바와 같이, 본 발명의 실시예는 레이턴시 신호 생성부(200)에서 생성된 레이턴시 신호(LATENCY)에 의해 데이터 출력 인에이블 신호(OUTEN)의 활성화 타이밍이 정해진다.
그리고 데이터 출력 인에이블 신호 생성부(400)가 레이턴시 신호(LATENCY)를 이용하여 생성한 시프트 신호(RD1 ~ RD3)를 이용하여 데이터 출력 인에이블 신호(OUTEN)의 비 활성화 타이밍을 조정한다.
결국, 본 발명의 실시예는 데이터 출력 인에이블 신호(OUTEN)의 활성화 타이밍과 비 활성화 타이밍이 독립적으로 제어되므로 트레이드 오프(Trade off) 문제 없이 활성화와 비 활성화 양측의 마진을 충분히 확보할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 리드 신호 및 카스 레이턴시 신호에 응답하여 데이터 출력 인에이블 신호의 활성화 타이밍을 지정하는 레이턴시 신호를 생성하도록 구성된 레이턴시 신호 생성부; 및
    상기 레이턴시 신호와 상기 레이턴시 신호를 버스트 랭스에 맞도록 시프트시켜 생성한 신호에 각각 응답하여 상기 데이터 출력 인에이블 신호의 활성화 타이밍과 비 활성화 타이밍을 조정하도록 구성된 데이터 출력 인에이블 신호 생성부를 포함하는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 레이턴시 신호 생성부는
    상기 리드 신호에 응답하여 복수의 예비 레이턴시 신호를 생성하도록 구성된 복수의 예비 레이턴시 신호 생성부, 및
    상기 카스 레이턴시 신호에 응답하여 상기 복수의 예비 레이턴시 신호 중에서 하나를 선택하여 상기 레이턴시 신호로서 출력하도록 구성된 선택부를 포함하는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 복수의 예비 레이턴시 신호 생성부는
    상기 리드 신호에 응답하여 생성된 예비 레이턴시 신호를 클럭 신호를 이용하여 순차적으로 래치하여 상기 복수의 예비 레이턴시 신호를 생성하도록 구성되는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 복수의 예비 레이턴시 신호 생성부 중에서 하나는 리피터를 이용하여 상기 리드 신호를 리피팅시켜 예비 레이턴시 신호를 생성하도록 구성되는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  5. 제 1 항에 있어서,
    상기 데이터 출력 인에이블 신호 생성부는
    클럭 신호에 따라 상기 레이턴시 신호를 순차적으로 시프트 시켜 시프트 신호를 생성하도록 구성된 복수의 시프터, 및
    상기 레이턴시 신호와 상기 시프트 신호를 조합하여 상기 데이터 출력 인에이블 신호를 생성하도록 구성된 조합부를 포함하는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  6. 제 5 항에 있어서,
    상기 복수의 시프터는
    적어도 둘 이상의 버스트 랭스 값에 맞도록 그 수가 정해지는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  7. 제 5 항에 있어서,
    상기 조합부는
    상기 레이턴시 신호와 상기 시프트 신호를 논리합하여 상기 데이터 출력 인에이블 신호를 생성하도록 구성되는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  8. 제 5 항에 있어서,
    서로 다른 값의 버스트 랭스에 따라 상기 복수의 시프터의 동작을 제어하기 위한 제어 신호를 생성하도록 구성된 제어부를 더 포함하는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  9. 제 8 항에 있어서,
    상기 제어부는
    상기 서로 다른 값의 버스트 랭스 중에서 어느 하나를 정의하는 버스트 랭스 신호와 리셋 신호를 조합하여 상기 제어 신호를 생성하도록 구성되는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  10. 활성화 타이밍이 서로 다른 복수의 예비 레이턴시 신호 중에서 카스 레이턴시 신호에 해당하는 어느 하나를 선택하여 레이턴시 신호로서 출력하도록 구성된 선택부;
    클럭 신호에 따라 상기 레이턴시 신호를 순차적으로 시프트 시켜 시프트 신호를 생성하도록 구성된 복수의 시프터, 및
    상기 레이턴시 신호와 상기 시프트 신호를 조합하여 데이터 출력 인에이블 신호를 생성하도록 구성된 조합부를 포함하는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 복수의 시프터는
    적어도 둘 이상의 버스트 랭스 값에 맞도록 그 수가 정해지는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  12. 제 10 항에 있어서,
    상기 조합부는
    상기 레이턴시 신호와 상기 시프트 신호를 논리합하여 상기 데이터 출력 인에이블 신호를 생성하도록 구성되는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  13. 제 10 항에 있어서,
    서로 다른 값의 버스트 랭스에 따라 상기 복수의 시프터의 동작을 제어하기 위한 제어 신호를 생성하도록 구성된 제어부를 더 포함하는 반도체 메모리의 출력 인에이블 신호 생성 회로.
  14. 제 13 항에 있어서,
    상기 제어부는
    상기 서로 다른 값의 버스트 랭스 중에서 어느 하나를 정의하는 버스트 랭스 신호와 리셋 신호를 조합하여 상기 제어 신호를 생성하도록 구성되는 반도체 메모리의 출력 인에이블 신호 생성 회로.
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