KR101096840B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101096840B1
KR101096840B1 KR1020100000078A KR20100000078A KR101096840B1 KR 101096840 B1 KR101096840 B1 KR 101096840B1 KR 1020100000078 A KR1020100000078 A KR 1020100000078A KR 20100000078 A KR20100000078 A KR 20100000078A KR 101096840 B1 KR101096840 B1 KR 101096840B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
forming
linear pattern
lower electrode
pattern
Prior art date
Application number
KR1020100000078A
Other languages
English (en)
Other versions
KR20110079958A (ko
Inventor
최종훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100000078A priority Critical patent/KR101096840B1/ko
Priority to US12/981,408 priority patent/US8163623B2/en
Publication of KR20110079958A publication Critical patent/KR20110079958A/ko
Application granted granted Critical
Publication of KR101096840B1 publication Critical patent/KR101096840B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01F—MEASURING VOLUME, VOLUME FLOW, MASS FLOW OR LIQUID LEVEL; METERING BY VOLUME
    • G01F15/00—Details of, or accessories for, apparatus of groups G01F1/00 - G01F13/00 insofar as such details or appliances are not adapted to particular types of such apparatus
    • G01F15/06—Indicating or recording devices
    • G01F15/068—Indicating or recording devices with electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D11/00—Component parts of measuring arrangements not specially adapted for a specific variable
    • G01D11/16—Elements for restraining, or preventing the movement of, parts, e.g. for zeroising
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01F—MEASURING VOLUME, VOLUME FLOW, MASS FLOW OR LIQUID LEVEL; METERING BY VOLUME
    • G01F15/00—Details of, or accessories for, apparatus of groups G01F1/00 - G01F13/00 insofar as such details or appliances are not adapted to particular types of such apparatus
    • G01F15/18—Supports or connecting means for meters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fluid Mechanics (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 반도체 소자의 제조 방법은 저장전극들 사이의 측벽을 먼저 형성함으로써 희생막 딥 아웃(Dip Out) 공정 시 발생하던 벙커(Bunker) 및 리닝(Leanning) 현상을 방지하여 소자의 특성을 향상시키는 기술이다.
본 발명은 저장전극 콘택이 구비된 반도체 기판 상부에 격자형태로 형성되며, 저장전극 영역을 정의하는 선형 패턴을 형성하는 단계와, 선형 패턴 측벽 및 상기 반도체 기판 표면에 하부 전극 물질을 증착하는 단계와, 하부 전극 물질이 증착된 상기 반도체 기판 전체 표면에 유전막을 증착하는 단계와, 유전막이 증착된 상기 반도체 기판 전체 상부에 상부 전극 물질을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는 캐패시터 형성 방법에 관한 것이다.
최근, 반도체 소자가 고집적화됨에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터(MOS transistor)와 하나의 캐패시터(capacitor)로 단위 셀이 구성되는 디램(DRAM) 소자는 칩(chip)에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 고집적화에 중요한 요인이 되고 있다.
상술한 바와 같이, 캐패시터는 하부전극, 상부전극 및 이들 사이에 개재되는 유전체막으로 구성되며, 캐패시터의 정전용량을 늘리기 위해서는 유전체막을 고유전율을 갖는 물질로 형성하거나, 유전체막의 두께를 줄이거나, 전극의 표면적을 넓혀야 한다.
이에 따라, 보다 큰 표면적을 제공할 수 있는 실린더 구조가 제안되었다.
실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거하고 하부전극의 표면을 따라 유전체막과 상부전극을 차례로 적층하는 형태이다. 따라서, 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 정전용량을 갖는 캐패시터를 형성할 수 있다.
실린더 구조의 캐패시터에서 정전용량을 늘리기 위해서는 하부전극의 높이를 증가시켜야 한다. 그러나, 하부전극의 높이를 증가시키면 하부전극 사이 또는 실린더 형태의 하부전극 내부의 절연막을 제거하는 과정에서 하부전극이 쓰러져 이웃하는 하부전극들과 붙어버리는 리닝(leaning) 현상이 유발되어 소자의 특성 및 신뢰성이 저하되게 된다.
종래 기술에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.
먼저 도 1a를 참조하면, 저장전극 콘택(미도시)이 구비된 반도체 기판(10) 상부에 식각방지막(13) 및 희생 산화막(미도시)을 형성한다.
다음으로, 희생 산화막(미도시) 및 식각 방지막(미도시)을 식각하여 저장전극 콘택(미도시)을 노출시키는 희생 산화막 패턴(15) 및 식각 방지막 패턴(13)을 형성한다.
도 1b 및 도 1c를 참조하면, 희생 산화막 패턴(15)을 포함하는 반도체 기판(10) 전체 상부에 하부 전극 물질(20)을 증착한다. 여기서, 하부 전극 물질(20)은 티타늄(Ti) 및 티타늄질화막(TiN)으로 형성한다.
그 다음, 희생 산화막 패턴(15)이 노출될때까지 평탄화 공정을 진행하여 각 셀(Cell)간의 하부 전극 물질(20)을 분리시켜 하부 전극(20a)을 형성한다.
다음으로, 도 1d를 참조하면, 희생 산화막 패턴(15)을 제거하는 풀 딥 아웃 (Full Dip Out)공정을 진행한다. 이러한 딥 아웃 공정 시 식각 방지막 패턴(13)의 미세한 균열로도 벙커(Bunker)가 발생하게 된다. 이로 인해 저장전극이 쓰러져 이웃하는 하부전극 들과 붙어버리는 리닝(leaning) 현상이 유발되는 문제점이 있다.
그 다음, 하부 전극(20a)을 포함하는 반도체 기판(10) 표면에 유전막(25) 및 상부 전극(30)을 형성한다.
본 발명은 저장전극들 사이의 측벽을 먼저 형성함으로써 희생막 딥 아웃(Dip Out) 공정 시 발생하던 벙커(Bunker) 및 리닝(Leanning) 현상을 방지하는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 저장전극 콘택이 구비된 반도체 기판 상부에 격자형태로 형성되며, 저장전극 영역을 정의하는 선형 패턴을 형성하는 단계와, 선형 패턴 측벽 및 상기 반도체 기판 표면에 하부 전극 물질을 증착하는 단계와, 하부 전극 물질이 증착된 상기 반도체 기판 전체 표면에 유전막을 증착하는 단계와, 유전막이 증착된 상기 반도체 기판 전체 상부에 상부 전극 물질을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 선형 패턴은 질화막으로 형성한다. 상기 선형 패턴을 형성하는 방법은 반도체 기판 상부에 복수 개의 선형 홀이 포함된 희생막을 형성하고, 선형 홀을 포함하는 상기 희생막 상부에 질화막을 형성한다. 그리고, 희생막이 노출될때까지 평탄화를 진행한 후 희생막을 제거하여 형성할 수 있다.
또한, 선형 패턴을 형성하는 방법은 반도체 기판 상부에 질화막을 증착하고, 질화막 상부에 상기 선형 패턴을 정의하는 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 상기 질화막을 식각한다. 그 다음, 감광막 패턴을 제거하여 형성할 수 있다.
나아가, 하부 전극 물질은 TiN, TaN, WN, Ru, Pt, Ir 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하고, 유전막은 Al2O3, ZrO2, HfO2, Ta2O5, TiO2, BTO, BST 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하며, 상부 전극은 폴리실리콘층으로 형성하는 것을 특징으로 한다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 저장전극들 사이의 측벽을 먼저 형성함으로써 희생막 딥 아웃(Dip Out) 공정 시 발생하던 벙커(Bunker) 및 리닝(Leanning) 현상을 방지하는 효과를 제공한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따르는 반도체 소자의 제조방법을 도시한 평면도 및 단면도이다. 도 2a 내지 도 2f의 (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)에서 Y축을 따른 단면도이다.
도 2a를 참조하면, 저장전극 콘택(미도시)이 구비된 반도체 기판(100) 상부에 복수 개의 제 1 선형 패턴(105a)를 형성한다. 여기서, 제 1 선형 패턴(105a)은 반도체 기판(100) 상부에 질화막을 형성하고, 이 질화막을 패터닝하여 형성하는 것이 바람직하다.
또한, 제 1 선형 패턴(105a)은 다마신 기법을 이용하여 형성할 수 있다. 다마신 기법은 반도체 기판(100) 상부에 희생막을 형성하고, 희생막을 식각하여 식각된 부분에 질화막을 매립한다.
그 다음, 희생막을 제거하여 패턴을 형성하는 방법이다. 여기서, 제 1 선형 패턴(105a)은 저장전극 영역을 정의하기 위한 것이므로, 제 1 선형 패턴(105a) 간의 거리는 후속 형성되는 저장전극의 선폭을 타겟으로 하는 것이 바람직하다.
도 2b를 참조하면, 반도체 기판(100) 상부에 제 1 선형 패턴(105a)과 교차되는 제 2 선형 패턴(105b)을 형성한다. 따라서, 제 1 선형 패턴(105a)과 제 2 선형 패턴(105b)은 격자 형태로 형성된다. 이때, 제 2 선형 패턴(105b)의 선폭 및 높이는 제 1 선형 패턴(105a)과 동일하게 형성하는 것이 바람직하다.
또한, 제 2 선형 패턴(105b)은 제 1 선형 패턴(105a)과 같은 방법으로 형성할 수 있다. 질화막을 형성한 후 패터닝하여 형성할 수 있으며, 다마신 기법으로 형성할 수 있다.
이렇게 형성된 제 1 선형 패턴(105a) 및 제 2 선형 패턴(105b)이 저장전극들 사이의 측벽 역할을 하며, 이들에 의해 저장전극 영역이 정의된다. 따라서, 하부에 저장전극 콘택(미도시)이 노출된다.
도 2c 및 도 2d를 참조하면, 제 1 및 제 2 선형 패턴(105a, 105b)을 포함하는 반도체 기판(100) 전체 표면에 하부 전극 물질(115)을 증착한다. 여기서, 하부 전극 물질(115)은 TiN, TaN, WN 등과 같은 금속 질화막 또는 Ru, Pt, Ir 등과 같은 귀금속막으로 이루어지는 것이 바람직하다.
다음으로, 제 1 및 제 2 선형 패턴(105a, 105b)이 노출될때까지 평탄화 공정을 진행하여 각 셀(Cell)간이 분리된 하부 전극(115a)을 형성한다. 여기서, 하부 전극(115a)은 저장전극 콘택(미도시)과 연결되어 형성된다.
도 2e 및 도 2f를 참조하면, 하부 전극(115a)이 형성된 제 1 및 제 2 선형 패턴(105a, 105b)을 포함하는 반도체 기판(100) 전체 표면에 유전막(120)을 형성한다. 유전막(120)은 Al2O3, ZrO2, HfO2, Ta2O5, TiO2, BTO 또는 BST 중 선택되는 하나 이상의 막으로 이루어지는 것이 바람직하다.
여기서, 유전막(120)과 하부 전극(115a) 사이에 버퍼층(미도시)을 형성할 수 있다. 버퍼층은 계면특성을 개선시켜주는 역할을 한다.
그 다음, 유전막(120)을 포함하는 반도체 기판(100) 전체 상부에 상부 전극 (125)을 형성한다. 여기서, 상부 전극(125)은 폴리실리콘층으로 형성하는 것이 바람직하다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 105a : 제 1 선형 패턴
105b : 제 2 선형 패턴 115 : 하부 전극 물질
115a : 하부 전극 120 : 유전막
125 : 상부 전극

Claims (7)

  1. 저장전극 콘택이 구비된 반도체 기판 상부에 격자형태로 형성되며, 저장전극 영역을 정의하는 선형 패턴을 형성하는 단계;
    상기 선형 패턴 측벽 및 상기 반도체 기판 표면에 하부 전극 물질을 증착하는 단계;
    상기 하부 전극 물질이 증착된 상기 반도체 기판 전체 표면에 유전막을 증착하는 단계; 및
    상기 유전막이 증착된 상기 반도체 기판 전체 상부에 상부 전극 물질을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 선형 패턴은 질화막으로 형성하는 것을 특징으로 하는반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 선형 패턴을 형성하는 방법은
    상기 반도체 기판 상부에 복수 개의 선형 홀이 포함된 희생막을 형성하는 단계;
    상기 선형 홀을 포함하는 상기 희생막 상부에 질화막을 형성하는 단계;
    상기 희생막이 노출될때까지 평탄화를 진행하는 단계; 및
    상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 선형 패턴을 형성하는 방법은
    상기 반도체 기판 상부에 질화막을 증착하는 단계;
    상기 질화막 상부에 상기 선형 패턴을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 질화막을 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부 전극 물질은 TiN, TaN, WN, Ru, Pt, Ir 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전막은 Al2O3, ZrO2, HfO2, Ta2O5, TiO2, BTO, BST 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 상부 전극은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020100000078A 2010-01-04 2010-01-04 반도체 소자의 제조 방법 KR101096840B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100000078A KR101096840B1 (ko) 2010-01-04 2010-01-04 반도체 소자의 제조 방법
US12/981,408 US8163623B2 (en) 2010-01-04 2010-12-29 Using a mesh to form a lower electrode in a capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100000078A KR101096840B1 (ko) 2010-01-04 2010-01-04 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110079958A KR20110079958A (ko) 2011-07-12
KR101096840B1 true KR101096840B1 (ko) 2011-12-22

Family

ID=44224945

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100000078A KR101096840B1 (ko) 2010-01-04 2010-01-04 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US8163623B2 (ko)
KR (1) KR101096840B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109310178B (zh) 2016-04-22 2022-10-04 飞思特知识产权有限责任公司 具有回弹配合系统的快速进入式鞋类
KR102387945B1 (ko) 2017-12-15 2022-04-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US11222946B2 (en) * 2018-11-30 2022-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including a high density MIM capacitor and method
US11450733B2 (en) * 2019-07-18 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional metal insulator metal capacitor structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980060608A (ko) 1996-12-31 1998-10-07 김영환 반도체 소자의 캐패시터 제조방법
JP2002285333A (ja) * 2001-03-26 2002-10-03 Hitachi Ltd 半導体装置の製造方法
KR20050062915A (ko) 2003-12-19 2005-06-28 매그나칩 반도체 유한회사 반도체 소자의 캐패시터 제조 방법
KR100560633B1 (ko) * 2004-08-16 2006-03-17 삼성전자주식회사 커패시터 제조 방법
FR2884645B1 (fr) * 2005-04-19 2007-08-10 St Microelectronics Sa Procede de realisation d'un circuit integre comprenant un condensateur
US7960097B2 (en) * 2007-10-30 2011-06-14 Triquint Semiconductor, Inc. Methods of minimizing etch undercut and providing clean metal liftoff

Also Published As

Publication number Publication date
US8163623B2 (en) 2012-04-24
KR20110079958A (ko) 2011-07-12
US20110165751A1 (en) 2011-07-07

Similar Documents

Publication Publication Date Title
KR102406719B1 (ko) 반도체 장치 및 그 제조 방법
US8148764B2 (en) Semiconductor device having a high aspect cylindrical capacitor and method for fabricating the same
TWI440140B (zh) 記憶體電容結構與其製作方法
TW201535681A (zh) 電容器、電容儲存節點及其製造方法
KR20040078828A (ko) 반도체소자의 캐패시터 형성방법
KR101096840B1 (ko) 반도체 소자의 제조 방법
US20090134440A1 (en) Semiconductor device and method of manufacturing the same
TWI549301B (zh) 垂直式電晶體結構與形成垂直式電晶體結構接觸節點的方法
KR101218506B1 (ko) 반도체 소자의 제조 방법
KR100772777B1 (ko) 반도체 소자 및 그의 형성 방법
KR101168389B1 (ko) 반도체 소자의 제조 방법
US7723769B2 (en) Capacitor device of a semiconductor
US7951682B2 (en) Method for fabricating capacitor in semiconductor device
TWI602309B (zh) 電容器結構及其製造方法
KR20080085557A (ko) 반도체 소자의 제조 방법
KR20130023770A (ko) 캐패시터 제조방법
KR101032403B1 (ko) 반도체 소자의 실린더형 캐패시터 형성방법
KR20130062161A (ko) 지지층패턴을 갖는 반도체소자의 커패시터 및 그 제조방법
KR100782790B1 (ko) 반도체 소자 및 그 제조 방법
KR100955922B1 (ko) 반도체소자의 캐패시터 제조방법
KR100818076B1 (ko) 반도체소자의 캐패시터 제조방법
KR20060035473A (ko) 실린더형 커패시터의 하부 전극 제조방법
KR20060000485A (ko) 반도체 캐패시터의 스토리지 노드 전극 형성방법
KR100855835B1 (ko) 반도체 소자 및 그 제조 방법
KR20080010662A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee