KR101054565B1 - Semiconductor package and manufacturing method thereof - Google Patents

Semiconductor package and manufacturing method thereof Download PDF

Info

Publication number
KR101054565B1
KR101054565B1 KR1020080086206A KR20080086206A KR101054565B1 KR 101054565 B1 KR101054565 B1 KR 101054565B1 KR 1020080086206 A KR1020080086206 A KR 1020080086206A KR 20080086206 A KR20080086206 A KR 20080086206A KR 101054565 B1 KR101054565 B1 KR 101054565B1
Authority
KR
South Korea
Prior art keywords
wafer
electrode
photosensitive conductive
conductive film
electrode pad
Prior art date
Application number
KR1020080086206A
Other languages
Korean (ko)
Other versions
KR20100027330A (en
Inventor
이민우
김석봉
김경준
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020080086206A priority Critical patent/KR101054565B1/en
Publication of KR20100027330A publication Critical patent/KR20100027330A/en
Application granted granted Critical
Publication of KR101054565B1 publication Critical patent/KR101054565B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/447—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428 involving the application of pressure, e.g. thermo-compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)

Abstract

본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 해결하고자 하는 기술적 과제는 반경화성 감광성 도전막에 열과 압력을 가하여 비아홀을 충진할 수 있으므로 관통전극을 형성하기 위한 공정의 비용을 절감하고 공정 시간을 최소화하는 데 있다.The present invention relates to a semiconductor package and a method for manufacturing the same. The technical problem to be solved is to fill the via hole by applying heat and pressure to the semi-curable photosensitive conductive film, thereby reducing the cost of the process for forming the through electrode and reducing the process time. To minimize.

이를 위해 본 발명은 제1면과 제1면의 반대면인 제2면을 관통하는 적어도 하나의 비아 홀이 형성된 웨이퍼 기판의 제2면 전체에 점탄성을 갖는 감광성 도전막을 접착하여 기판을 준비하는 기판 준비 단계와, 감광성 도전막에 압력과 열을 가하여 상기 감광성 도전막으로 비아 홀을 충진시켜 관통전극을 형성하는 관통전극 형성 단계와, 웨이퍼 기판의 제1면에서 웨이퍼 기판을 마스크로 하여 관통전극을 노광시키는 노광 단계와, 웨이퍼 기판의 제2면에 감광성 도전막을 제거하여 관통전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계 및 관통전극을 통해서 전기적으로 연결되도록 웨이퍼의 상부에 적어도 하나의 적층 웨이퍼를 적층하는 웨이퍼 적층 단계를 포함하는 반도체 패키지 및 그의 제조방법을 개시한다.To this end, the present invention is a substrate for preparing a substrate by adhering a photosensitive conductive film having a viscoelasticity to the entire second surface of the wafer substrate formed with at least one via hole passing through the second surface opposite to the first surface and the first surface A through electrode forming step of forming a through electrode by filling a via hole with the photosensitive conductive film by applying pressure and heat to the photosensitive conductive film; and a through electrode using a wafer substrate as a mask on a first surface of the wafer substrate. An exposure step of exposing, a wafer preparation step of preparing a wafer having a through electrode formed by removing a photosensitive conductive film on a second surface of the wafer substrate, and stacking at least one stacked wafer on top of the wafer so as to be electrically connected through the through electrode. A semiconductor package including a wafer lamination step and a method of manufacturing the same are disclosed.

반경화, 감광성 도전막, 관통전극, TSV Semi-hardened, photosensitive conductive film, through electrode, TSV

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND THE MANUFACTURING METHOD THEREOF }Semiconductor package and its manufacturing method {SEMICONDUCTOR PACKAGE AND THE MANUFACTURING METHOD THEREOF}

본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로서, 보다 자세하게는 반경화성 감광성 도전막에 열과 압력을 가하여 비아홀을 충진할 수 있으므로 관통전극을 형성하기 위한 공정의 비용을 절감하고 공정을 최소화할 수 있는 반도체 패키지 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to fill a via hole by applying heat and pressure to a semi-curable photosensitive conductive film, thereby reducing the cost of a process for forming a through electrode and minimizing the process. A semiconductor package and a method of manufacturing the same.

현재 제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다.Due to the current trend toward thin and short products, semiconductor devices entering products are also required to increase in function and size. To meet these demands, packaging technologies for various semiconductor devices have been developed.

그리고 그 중 대표적인 하나가 반도체 다이의 본드 패드와 대응되는 영역에 반도체 다이를 관통하는 실리콘 관통 비아(Through Silicon Via, TSV)를 형성하고, 금속을 채워넣어 관통 전극을 형성하는 TSV 패키지이다. 이러한 패키지는 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 고성능, 초소형의 반도체 패키지의 기술로 주목받고 있다.One representative example is a TSV package forming a through silicon via (TSV) through the semiconductor die in a region corresponding to the bond pad of the semiconductor die, and filling the metal to form a through electrode. Such a package has attracted attention as a technology of a high performance, ultra small semiconductor package because it can shorten the connection length between semiconductor dies and semiconductor packages.

이러한 TSV 패키지는 반도체 다이 또는 웨이퍼에 관통 홀을 형성하고, 상기 관통 홀 내벽에 절연막을 형성한 후, 상기 관통 홀을 도전성 재료로 충진하여 관통 전극을 형성한다. 그러나 이러한 패키지공정에서는 절연막 및 관통 전극을 형성하는 다수의 공정과정을 포함하고, 이러한 다수의 공정과정을 진행함에 따라 열처리 공정도 증가하게 된다. 그리고 열처리 공정으로 인해서 웨이퍼와 관통 전극 사이의 계면이 손상되는 문제점이 있다. The TSV package forms through holes in a semiconductor die or wafer, forms an insulating film on the inner wall of the through holes, and fills the through holes with a conductive material to form through electrodes. However, the package process includes a plurality of process steps for forming an insulating film and a through electrode, and the heat treatment process also increases as the process progresses. And there is a problem that the interface between the wafer and the through electrode is damaged by the heat treatment process.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반경화성 감광성 도전막에 열과 압력을 가하여 비아홀을 충진하고, 웨이퍼를 마스크로 사용할 수 있으므로 관통전극을 형성하기 위한 공정의 비용을 절감하고 공정 시간을 최소화할 수 있는 반도체 패키지 및 그의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention is to overcome the above-mentioned conventional problems, and an object of the present invention is to fill a via hole by applying heat and pressure to a semi-curable photosensitive conductive film, and to use a wafer as a mask, thus the cost of forming a through electrode. To provide a semiconductor package and its manufacturing method that can reduce the process time and minimize the process time.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지 및 그의 제조방법은 제1면과 제1면의 반대면인 제2면을 관통하는 적어도 하나의 비아 홀이 형성된 웨이퍼 기판의 제2면 전체에 점탄성을 갖는 감광성 도전막을 접착하여 기판을 준비하는 기판 준비 단계와, 상기 감광성 도전막에 압력과 열을 가하여 상기 감광성 도전막으로 비아 홀을 충진시켜 관통전극을 형성하는 관통전극 형성 단계와, 상기 웨이퍼 기판의 제1면에서 상기 웨이퍼 기판을 마스크로 하여 상기 관통전극을 노광시키는 노광 단계와, 상기 웨이퍼 기판의 제2면에 감광성 도전막을 제거하여 관통전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계 및 관통전극을 통해서 전기적으로 연결되도록 상기 웨이퍼의 상부에 적어도 하나의 적층 웨이퍼를 적층하는 웨이퍼 적층 단계를 포함할 수 있다. In order to achieve the above object, a semiconductor package and a method of manufacturing the same according to the present invention are provided on the entire second surface of the wafer substrate having at least one via hole penetrating through the second surface, which is opposite to the first surface. A substrate preparation step of preparing a substrate by adhering a photosensitive conductive film having viscoelasticity, a through electrode forming step of filling a via hole with the photosensitive conductive film by applying pressure and heat to the photosensitive conductive film to form a through electrode, and the wafer An exposure step of exposing the through electrode using the wafer substrate as a mask on a first surface of the substrate, a wafer preparation step of preparing a wafer having a through electrode formed thereon by removing a photosensitive conductive film on the second surface of the wafer substrate, and a through electrode A wafer stacking step of stacking at least one stacked wafer on top of the wafer to be electrically connected through the wafer Can be included.

상기 기판 준비 단계에서 상기 웨이퍼 기판의 제2면에 형성된 상기 감광성 도전막은 반경화 감광성 도전막일 수 있다.The photosensitive conductive layer formed on the second surface of the wafer substrate in the substrate preparation step may be a semi-cured photosensitive conductive layer.

상기 관통전극 형성 단계에서는 상기 감광성 도전막이 상기 비아 홀을 모두 메워서 상기 관통전극이 형성되고 상기 관통전극과 대응되도록 상기 웨이퍼 기판의 제1면으로 돌출된 제1전극 패드가 더 형성될 수 있다.In the forming of the through electrode, a first electrode pad protruding from the first surface of the wafer substrate may be further formed so that the photosensitive conductive layer fills all the via holes so that the through electrode is formed and corresponds to the through electrode.

상기 제1전극 패드는 상기 관통전극과 일체형으로 형성될 수 있다.The first electrode pad may be integrally formed with the through electrode.

상기 노광 단계에서는 상기 웨이퍼 기판을 마스크로 하여 상기 관통전극과 상기 제1전극 패드를 노광하며, 상기 웨이퍼 기판의 제2면에 형성된 상기 감광성 도전막을 상기 관통전극과 대응되도록 노광하여 제2전극 패드가 더 형성될 수 있다.In the exposing step, the through electrode and the first electrode pad are exposed using the wafer substrate as a mask, and the second electrode pad is exposed by exposing the photosensitive conductive film formed on the second surface of the wafer substrate to correspond to the through electrode. Can be further formed.

상기 제2전극 패드는 상기 관통전극과 일체형으로 형성될 수 있다.The second electrode pad may be integrally formed with the through electrode.

상기 제2전극 패드는 상기 웨이퍼 기판의 제2면으로 돌출될 수 있다.The second electrode pad may protrude to a second surface of the wafer substrate.

상기 웨이퍼 준비 단계에서는 상기 웨이퍼 기판의 제2면에 형성된 감광성 도전막을 제거하여 상기 제2전극 패드가 외부로 노출될 수 있다.In the wafer preparation step, the second electrode pad may be exposed to the outside by removing the photosensitive conductive layer formed on the second surface of the wafer substrate.

상기 웨이퍼 적층 단계에서는 상기 웨이퍼와 상기 적층 웨이퍼는 동일한 형상으로 이루어지며, 상기 웨이퍼의 제1전극 패드에 적층 웨이퍼의 제2전극 패드가 접촉되도록 적층될 수 있다.In the wafer stacking step, the wafer and the stacked wafer may have the same shape, and may be stacked such that the second electrode pad of the stacked wafer is in contact with the first electrode pad of the wafer.

상기 웨이퍼 적층 단계이후에는 상기 웨이퍼와 상기 적층 웨이퍼를 열처리하여 상기 웨이퍼와 상기 적층 웨이퍼가 분리되지 않도록 상기 관통전극, 상기 제1전극 패드 및 상기 제2전극 패드를 경화시키는 경화 단계를 더 포함할 수 있다. After the wafer laminating step, the wafer and the laminated wafer may be heat-treated to further cure the through electrode, the first electrode pad, and the second electrode pad so as not to separate the wafer and the laminated wafer. have.

상기 경화 단계 이후에는 상기 웨이퍼와 상기 적층 웨이퍼를 소잉하여 낱개의 반도체 패키지로 분리하는 소잉 단계를 더 포함할 수 있다. After the curing step may further comprise a sawing step of sawing the wafer and the laminated wafer to separate into a single semiconductor package.

상기 웨이퍼 준비 단계에서는 상기 노광 단계에서 노광되지 않은 상기 웨이 퍼의 제2면에 형성된 감광성 도전막을 제거할 수 있다. In the wafer preparation step, the photosensitive conductive film formed on the second surface of the wafer not exposed in the exposure step may be removed.

상술한 바와 같이, 본 발명에 의한 반도체 패키지 및 그의 제조방법은 반경화성 감광성 도전막에 열과 압력을 가하여 비아홀을 충진하고, 웨이퍼를 마스크로 사용할 수 있으므로 관통전극을 형성하기 위한 공정의 비용을 절감하고 공정 시간을 최소화할 수 있게 된다.As described above, the semiconductor package and the manufacturing method thereof according to the present invention can fill the via hole by applying heat and pressure to the semi-curable photosensitive conductive film, and use the wafer as a mask, thereby reducing the cost of forming the through electrode. Process time can be minimized.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. DETAILED DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention. Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals.

도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법에 순서도가 도시되어 있다.Referring to FIG. 1, a flowchart of a method of manufacturing a semiconductor package according to an embodiment of the present invention is shown.

도 1에서 도시된 바와 같이 반도체 패키지의 제조방법은 기판 준비 단계(S1), 관통전극 형성 단계(S2), 노광 단계(S3), 웨이퍼 준비 단계(S4), 웨이퍼 적층 단계(S5), 경화 단계(S6) 및 소잉 단계(S7)를 포함할 수 있다. 이러한 반도체 패키지의 제조방법은 도 2a 내지 도 2g에 도시된 단면도를 통해서 자세히 설명하고 자 한다. As shown in FIG. 1, the method of manufacturing a semiconductor package includes a substrate preparation step S1, a through electrode forming step S2, an exposure step S3, a wafer preparation step S4, a wafer stacking step S5, and a curing step. (S6) and sawing step (S7). A method of manufacturing such a semiconductor package will be described in detail with reference to the cross-sectional views shown in FIGS. 2A to 2G.

도 2a 내지 도 2g를 참조하면, 도 1에 도시된 반도체 패키지의 제조방법을 도시한 단면도가 도시되어 있다. 2A to 2G, cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1 are illustrated.

도 2a에 도시된 바와 같이, 상기 기판 준비 단계(S1)에서는 평평한 제1면(110a)과 상기 제1면(110a)의 반대면으로서 평평한 제2면(110b)을 갖는 웨이퍼 기판(110)를 준비한다. 그리고 상기 웨이퍼 기판(110)의 제1면(110a)과 제2면(110b) 사이를 관통하는 적어도 하나의 비아홀(111)을 형성한다. 그리고 상기 웨이퍼 기판(110)의 제2면(110b)을 모두 덮도록 감광성 도전막(120)을 접착한다. 상기 감광성 도전막(120)은 반경화 상태로 접착성을 띄며, 필름 형태로 상기 웨이퍼 기판(110)의 제2면(110b)에 접착될 수 있다. 상기 감광성 도전막(120)은 감광성 고분자 수지에 도전성 금속성 충진재 또는 탄소 나노튜브 등의 네트웍 연결구조를 통해서 도전효과를 줄 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 여기서 상기 고분자 수지는 오르소 디아조 나프토 퀴논(ODNQ, Ortho-Diazo-Naphto-Quinone), 폴리메틸메타아크릴레이트(PMMA, Poly-Methyl Meth-Acrylate) 또는 이의 등가물로 이루어질 수 있고, 상기 도전성 금속성 충진재는 은, 구리, 솔더 또는 이의 등가물로 이루어질 수 있으나 본 발명에서 이를 한정하는 것은 아니다.As shown in FIG. 2A, in the substrate preparing step S1, a wafer substrate 110 having a flat first surface 110a and a flat second surface 110b as an opposite surface of the first surface 110a is formed. Prepare. In addition, at least one via hole 111 penetrating between the first and second surfaces 110a and 110b of the wafer substrate 110 is formed. The photosensitive conductive layer 120 is attached to cover the second surface 110b of the wafer substrate 110. The photosensitive conductive layer 120 may be adhesive in a semi-cured state and may be attached to the second surface 110b of the wafer substrate 110 in a film form. The photosensitive conductive layer 120 may provide a conductive effect to the photosensitive polymer resin through a network connection structure such as a conductive metallic filler or carbon nanotubes, but is not limited thereto. The polymer resin may be made of ortho diazo naphtho quinone (ODNQ, Ortho-Diazo-Naphto-Quinone), polymethyl methacrylate (PMMA, Poly-Methyl Meth-Acrylate) or an equivalent thereof, and the conductive metallic The filler may be made of silver, copper, solder or equivalents thereof but is not limited thereto.

도 2b에 도시된 바와 같이, 상기 관통전극 형성 단계(S2)에서는 상기 웨이퍼 기판(110)의 제2면(110b)에 접착된 상기 감광성 도전막(120)에 열과 압력을 가하 여, 상기 웨이퍼 기판(110)의 제1면(110a)과 제2면(110b) 사이를 관통하도록 형성된 상기 비아홀(111)을 충진하여 관통전극(121)이 형성된다. 여기서 상기 감광성 도전막(120)은 점탄성을 가지므로 열과 압력에 의해서 비아홀을 충진할 수 있다. 그리고 상기 감광성 도전막(120)은 상기 비아홀(111)을 충진하고 상기 웨이퍼 기판(110)의 제1면(110a)으로 돌출되는데, 이때 상기 웨이퍼 기판(110)의 제1면(110a)으로 돌출된 상기 감광성 도전막(120)은 제1전극 패드(122)가 된다. 즉, 상기 관통전극(121)과 상기 제1전극 패드(122)는 점탄성을 갖는 상기 감광성 도전막(120)에 열과 압력을 가하여 상기 비아홀(111)의 내부와 웨이퍼 기판(110)의 제1면(110a)으로 돌출되도록 하여 형성할 수 있다. 그러므로 상기 제1전극 패드(122)는 상기 관통전극(121)과 대응되는 위치에 형성되며, 상기 관통전극(121)과 일체형으로 형성된다. As illustrated in FIG. 2B, in the through electrode forming step S2, heat and pressure are applied to the photosensitive conductive layer 120 adhered to the second surface 110b of the wafer substrate 110. A through electrode 121 is formed by filling the via hole 111 formed to penetrate between the first surface 110a and the second surface 110b of the 110. Since the photosensitive conductive layer 120 has viscoelasticity, the via hole may be filled by heat and pressure. The photosensitive conductive layer 120 fills the via hole 111 and protrudes to the first surface 110a of the wafer substrate 110. In this case, the photosensitive conductive layer 120 protrudes to the first surface 110a of the wafer substrate 110. The photosensitive conductive layer 120 becomes the first electrode pad 122. That is, the through electrode 121 and the first electrode pad 122 apply heat and pressure to the photosensitive conductive layer 120 having viscoelasticity, thereby forming the inside of the via hole 111 and the first surface of the wafer substrate 110. It may be formed to protrude to (110a). Therefore, the first electrode pad 122 is formed at a position corresponding to the through electrode 121 and is integrally formed with the through electrode 121.

도 2c에 도시된 바와 같이, 상기 노광 단계(S3)에서는 상기 웨이퍼 기판(110)를 마스크로 하여 상기 웨이퍼 기판(110)의 제1면(110a)에서 자외선을 조사하여, 상기 제1전극 패드(122)와 상기 관통 전극(121)을 노광한다. 이때, 상기 웨이퍼 기판(110)의 제2면(110b)에 접착된 상기 감광성 도전막(120)에서 상기 관통 전극(121)과 대응되는 상기 감광성 도전막(120)도 노광이 되는데, 이때 노광된 상기 감광성 도전막(120)은 제2전극 패드(123)가 형성될 수 있다. 즉, 상기 감광성 도전막(120)에서 상기 웨이퍼 기판(110)의 제1면(110a)으로 돌출된 상기 제1전극 패드(122)와 비아홀(111)을 충진한 상기 관통전극(121) 및 상기 관통전극(121)과 대응되는 위치의 상기 웨이퍼 기판(110)의 제2면(110b)에 형성된 상기 제2전극 패드(123)가 노광된다. 이러한 상기 제1전극 패드(122), 상기 관통전극(121) 및 상기 제2전극 패드(123)는 일체형으로 형성될 수 있으며, 동일한 감광성 도전막(120)을 노광하여 형성하므로 동일한 재질로 이루어질 수 있다. As illustrated in FIG. 2C, in the exposing step S3, ultraviolet rays are irradiated from the first surface 110a of the wafer substrate 110 using the wafer substrate 110 as a mask to form the first electrode pad ( 122 and the through electrode 121 are exposed. In this case, the photosensitive conductive layer 120 corresponding to the through electrode 121 may also be exposed in the photosensitive conductive layer 120 adhered to the second surface 110b of the wafer substrate 110. A second electrode pad 123 may be formed on the photosensitive conductive layer 120. That is, the through electrode 121 filling the first electrode pad 122 and the via hole 111 protruding from the photosensitive conductive layer 120 to the first surface 110a of the wafer substrate 110. The second electrode pad 123 formed on the second surface 110b of the wafer substrate 110 at a position corresponding to the through electrode 121 is exposed. The first electrode pad 122, the through electrode 121, and the second electrode pad 123 may be integrally formed, and may be formed of the same material since the same photosensitive conductive layer 120 is exposed. have.

도 2d에 도시된 바와 같이, 상기 웨이퍼 준비 단계(S4)에서는 상기 웨이퍼 기판(110)의 제2면(110b)에 접착된 상기 감광성 도전막(120)을 제거한다. 이때, 상기 감광성 도전막(120)은 상기 노광 단계(S3)에서 노광되지 않은 감광성 도전막(120)만 제거될 수 있다. 즉, 상기 웨이퍼 기판(110)의 제1면(110a)으로 돌출된 제1전극 패드(122), 상기 비아홀(111)을 충진한 관통전극(121) 및 상기 관통전극(121)과 대응되도록 상기 웨이퍼 기판(110)의 제2면(110b)에 형성된 제2전극 패드(122)를 제외한 상기 감광성 도전막(120)은 제거될 수 있다. 이때, 상기 웨이퍼 기판(110)의 제2면(110b)에 접착되었던 상기 감광성 도전막(120)이 제거되므로, 상기 제2전극 패드(123)는 상기 웨이퍼 기판(110)의 제2면(110b)으로 돌출될 수 있다. 즉, 상기 웨이퍼 준비 단계(S4)에서는 상기 웨이퍼 기판(110)에 상기 관통전극(121), 제1전극 패드(122) 및 제2전극 패드(123)를 형성하여 웨이퍼(100a)를 준비한다. 이때 웨이퍼(100a)의 제1전극 패드(122)와 제2전극 패드(123)는 상기 관통전극(121)을 통해서 전기적으로 연결되며, 제1전극 패드(122), 제2전극 패드(123) 및 상기 관통전극(121)은 동일한 재질인 감광성 도전막(120)을 이용하여 일체형으로 형성된다. As illustrated in FIG. 2D, in the wafer preparation step S4, the photosensitive conductive layer 120 adhered to the second surface 110b of the wafer substrate 110 is removed. In this case, the photosensitive conductive layer 120 may be removed only the photosensitive conductive layer 120 that is not exposed in the exposure step (S3). That is, the first electrode pad 122 protruding from the first surface 110a of the wafer substrate 110, the through electrode 121 filling the via hole 111, and the through electrode 121 correspond to each other. The photosensitive conductive layer 120 except for the second electrode pad 122 formed on the second surface 110b of the wafer substrate 110 may be removed. In this case, since the photosensitive conductive layer 120 that is attached to the second surface 110b of the wafer substrate 110 is removed, the second electrode pad 123 may have a second surface 110b of the wafer substrate 110. Can protrude. That is, in the wafer preparation step S4, the through electrode 121, the first electrode pad 122, and the second electrode pad 123 are formed on the wafer substrate 110 to prepare the wafer 100a. In this case, the first electrode pad 122 and the second electrode pad 123 of the wafer 100a are electrically connected through the through electrode 121, and the first electrode pad 122 and the second electrode pad 123 are electrically connected to each other. And the through electrode 121 is integrally formed using the photosensitive conductive layer 120 having the same material.

도 2e에 도시된 바와 같이, 상기 웨이퍼 적층 단계(S5)에서는 상기 웨이퍼 준비 단계(S4)에서 관통전극(121), 제1전극 패드(122) 및 제2전극 패드(123)가 형성된 웨이퍼(100a)의 제1전극 패드(122)에 적층 웨이퍼(210a)의 제2전극 패드(223)가 접촉되도록 적층한다. 즉, 상기 웨이퍼(100a)의 상부에 상기 적층 웨이퍼(200a)가 적층 될 수 있다. 여기서, 상기 적층 웨이퍼(200a)는 상기 웨이퍼(100a)와 동일한 구조로 이루어지므로, 구체적인 구조의 설명은 생략 한다. 즉, 적층 웨이퍼(200a)는 관통전극(221), 제1전극 패드(222) 및 제2전극 패드(223)를 포함하고, 상기 관통전극(221), 제1전극 패드(222) 및 제2전극 패드(223)는 일체형으로 감광성 도전막으로 이루어질 수 있다. 그리고 상기 웨이퍼(110a)의 상부에 여러층으로 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)가 순차적으로 적층될 수 있다. 도 2e에서는 하나의 웨이퍼(100a)와 그 위에 4개의 적층 웨이퍼(200a, 300a, 400a, 500a)가 적층된 것을 도시하였으나, 본 발명에서 상기 적층 웨이퍼(200a)의 적층 개수를 한정하는 것은 아니다. 그리고 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)는 동일한 구조로 이루어지며, 상기 웨이퍼(100a)와 상기 적층 웨이퍼(200a)의 연결과 동일하게 관통 전극, 제1전극 패드 및 제2전극 패드를 통해서 전기적으로 연결될 수 있다. As illustrated in FIG. 2E, in the wafer stacking step S5, the wafer 100a on which the through electrode 121, the first electrode pad 122, and the second electrode pad 123 are formed in the wafer preparation step S4. The second electrode pad 223 of the stacked wafer 210a is stacked on the first electrode pad 122 of FIG. That is, the stacked wafer 200a may be stacked on the wafer 100a. Here, since the laminated wafer 200a has the same structure as that of the wafer 100a, description of a specific structure is omitted. That is, the stacked wafer 200a includes a through electrode 221, a first electrode pad 222, and a second electrode pad 223, and the through electrode 221, the first electrode pad 222, and the second electrode pad 223. The electrode pad 223 may be integrally formed of a photosensitive conductive film. In addition, a plurality of stacked wafers 200a, 300a, 400a, and 500a may be sequentially stacked in several layers on the wafer 110a. In FIG. 2E, one wafer 100a and four stacked wafers 200a, 300a, 400a, and 500a are stacked on the wafer 100a, but the number of stacked wafers 200a is not limited in the present invention. The plurality of stacked wafers 200a, 300a, 400a, and 500a may have the same structure, and the through electrode, the first electrode pad, and the second electrode pad may be the same as the connection between the wafer 100a and the stacked wafer 200a. It can be electrically connected through.

도 2f에 도시된 바와 같이, 상기 경화 단계(S6)에서는 상기 웨이퍼 적층 단계(S5)에서 상기 웨이퍼(100a)의 상부에 서로 접촉되도록 적층된 복수개의 적층 웨 이퍼(200a, 300a, 400a, 500a)와 상기 웨이퍼(100a)를 고온을 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 웨이퍼(100a) 및 상기 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)가 강하게 전기적 및 기계적으로 접속되도록 한다. 물론 상기 퍼니스 내에서 상기 웨이퍼(100a)의 관통전극(121), 제1전극 패드(122) 및 제2전극 패드(123)와 상기 적층 웨이퍼(200a)의 관통전극(221), 제1전극 패드(222) 및 제2전극 패드(223)는 경화되어 접착력이 강화된다. 즉, 상기 웨이퍼(100a)의 제1전극 패드(122)와 상기 적층 웨이퍼(200a)의 제2전극 패드(223)는 경화되어 접착력이 강화되어 전기적 및 기계적으로 연결된다. 그리고 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)도 상기 웨이퍼(100a)와 상기 적층 웨이퍼(200a)가 적층된 것과 동일하게 전기적 및 기계적으로 연결된다. As shown in FIG. 2F, in the curing step S6, a plurality of stacked wafers 200a, 300a, 400a, and 500a stacked in contact with each other on the wafer 100a in the wafer stacking step S5. The wafer 100a and the plurality of stacked wafers 200a, 300a, 400a, and 500a are strongly and electrically connected to each other by putting the wafer 100a into a furnace having a high temperature. Of course, the through electrode 121, the first electrode pad 122, and the second electrode pad 123 of the wafer 100a and the through electrode 221 and the first electrode pad of the stacked wafer 200a are in the furnace. The 222 and the second electrode pad 223 are cured to enhance adhesion. That is, the first electrode pad 122 of the wafer 100a and the second electrode pad 223 of the stacked wafer 200a are cured to increase adhesion and are electrically and mechanically connected. The plurality of stacked wafers 200a, 300a, 400a, and 500a are also electrically and mechanically connected to each other in the same manner as the wafer 100a and the stacked wafer 200a are stacked.

도 2g에 도시된 바와 같이, 상기 소잉 단계(S7)에서는 상기 적층 및 경화된 상기 웨이퍼(100a) 및 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)를 다이아몬드 휠 또는 레이저 빔과 같은 소잉 툴(130)을 이용하여 웨이퍼에서 낱개의 반도체 패키지(100)로 소잉(sawing)한다. 예를 들면, 소잉 툴(130)로 상기 웨이퍼(100a) 및 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)의 일정 영역을 소잉함으로써, 웨이퍼로부터 낱개의 반도체 패키지(100)가 분리되도록 한다. As shown in FIG. 2G, in the sawing step S7, the stacked and cured wafer 100a and the plurality of stacked wafers 200a, 300a, 400a, and 500a may be sawed by a sawing tool such as a diamond wheel or a laser beam. 130 is sawed from the wafer into the individual semiconductor packages 100. For example, by sawing tool 130 by sawing certain areas of the wafer 100a and the plurality of stacked wafers 200a, 300a, 400a, 500a, the individual semiconductor packages 100 are separated from the wafer.

이러한 반도체 패키지(100)는 웨이퍼를 관통하는 관통 전극을 통하여 다수의 반도체 패키지를 수직으로 적층함으로써, 반도체 패키지 사이의 배선 길이가 단축되어 작고 고성능의 패키지 구현이 가능하다. 특히, 웨이퍼에 관통전극을 형성할 때, 반경화 감광성 도전막을 압력 및 열을 이용하여 웨이퍼에 형성된 비아 홀에 충진하여 형성할 수 있다. 이에 따라 저가의 공정으로 반도체 패키지(100)의 구현이 가능하며, 반도체 패키지(100)의 공정 시간을 단축시킬 수 있다. 본 발명에서는 다섯 개의 웨이퍼를 적층한 구조를 제시하였으나, 당업자에 따라 더 적거나 더 많은 웨이퍼를 적층할 수 있음은 물론이다. The semiconductor package 100 vertically stacks a plurality of semiconductor packages through a through electrode penetrating a wafer, thereby shortening wiring lengths between the semiconductor packages, thereby enabling a small and high performance package. In particular, when the through electrode is formed on the wafer, the semi-cured photosensitive conductive film may be formed by filling the via hole formed in the wafer using pressure and heat. Accordingly, the semiconductor package 100 can be implemented at a low cost, and the process time of the semiconductor package 100 can be shortened. In the present invention, a structure in which five wafers are stacked is provided. However, according to a person skilled in the art, fewer or more wafers may be stacked.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그의 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is just one embodiment for carrying out the semiconductor package and the manufacturing method thereof according to the present invention, the present invention is not limited to the above embodiment, as claimed in the following claims Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various changes can be made.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 순서도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 2a 내지 도 2g는 도 1에 도시된 반도체 패키지의 제조방법을 도시한 단면도이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100; 반도체 패키지 100; Semiconductor package

100a; 웨이퍼 200a, 300a, 400a, 500a; 적층 웨이퍼100a; Wafers 200a, 300a, 400a, 500a; Stacked wafer

121, 221; 관통전극 122, 222; 제1전극 패드121, 221; Through electrodes 122 and 222; First electrode pad

123, 223; 제2전극 패드 110; 웨이퍼 기판123, 223; Second electrode pad 110; Wafer substrate

Claims (13)

제1면과 제1면의 반대면인 제2면을 관통하는 적어도 하나의 비아 홀이 형성된 웨이퍼 기판의 제2면 전체에 점탄성을 갖는 감광성 도전막을 접착하여 웨이퍼 기판을 준비하는 웨이퍼 기판 준비 단계;A wafer substrate preparation step of preparing a wafer substrate by adhering a photosensitive conductive film having viscoelasticity to the entire second surface of the wafer substrate on which at least one via hole penetrating the second surface opposite to the first surface and the first surface; 상기 감광성 도전막에 압력과 열을 가하여 상기 감광성 도전막이 비아 홀에 충진되어 관통전극이 형성되도록 하되, 상기 관통전극과 연결되고, 상기 제1면의 외측으로 돌출되고 상기 감광성 도전막으로 이루어진 제1전극 패드가 형성되도록 하는 관통전극 형성 단계;The photosensitive conductive layer is filled with a via hole by applying pressure and heat to the photosensitive conductive layer so as to form a through electrode, which is connected to the through electrode, protrudes outward of the first surface, and is formed of the photosensitive conductive layer. A through electrode forming step of forming an electrode pad; 상기 웨이퍼 기판의 제1면에서 상기 웨이퍼 기판을 마스크로 하여 상기 관통전극에 자외선을 입사시켜 노광시키는 노광 단계;An exposure step of exposing ultraviolet light to the through electrode by using the wafer substrate as a mask on the first surface of the wafer substrate; 상기 웨이퍼 기판의 제2면에서 노광되지 않은 감광성 도전막을 제거하되, 상기 관통전극과 연결되고, 상기 제2면의 외측으로 돌출되며, 상기 노광된 감광성 도전막으로 이루어진 제2전극 패드가 형성되도록 하는 관통전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계; 및Removing the unexposed photosensitive conductive film from the second surface of the wafer substrate, and forming a second electrode pad connected to the through electrode, protruding out of the second surface, and formed of the exposed photosensitive conductive film; A wafer preparation step of preparing a wafer on which a through electrode is formed; And 관통전극을 통해서 전기적으로 연결되도록 상기 웨이퍼의 상부에 적어도 하나의 적층 웨이퍼를 적층하는 웨이퍼 적층 단계를 포함하고,A wafer stacking step of stacking at least one stacked wafer on top of the wafer to be electrically connected through a through electrode; 상기 감광성 도전막은 오르소 디아조 나프토 퀴논(ODNQ, Ortho-Diazo-Naphto-Quinone) 또는 폴리메틸메타아크릴레이트(PMMA, Poly-Methyl Meth-Acrylate) 중에서 선택된 어느 하나의 감광성 고분자 수지와,The photosensitive conductive film is any one of the photosensitive polymer resin selected from ortho diazo naphto quinone (ODNQ, Ortho-Diazo-Naphto-Quinone) or polymethyl methacrylate (PMMA, Poly-Methyl Meth-Acrylate), 은, 구리 또는 솔더 중에서 선택된 어느 하나의 도전성 금속성 충진재로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.A method for manufacturing a semiconductor package comprising silver, any one conductive metallic filler selected from copper or solder. 제 1 항에 있어서,The method of claim 1, 상기 기판 준비 단계에서 상기 웨이퍼 기판의 제2면에 형성된 상기 감광성 도전막은 반경화 감광성 도전막인 것을 특징으로 하는 반도체 패키지의 제조방법.And the photosensitive conductive film formed on the second surface of the wafer substrate in the substrate preparation step is a semi-cured photosensitive conductive film. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제1전극 패드는 상기 관통전극과 일체형으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.The first electrode pad is a semiconductor package manufacturing method, characterized in that formed integrally with the through electrode. 제 1 항에 있어서,The method of claim 1, 상기 노광 단계에서는 In the exposure step 상기 웨이퍼 기판을 마스크로 하여 상기 관통전극과 상기 제1전극 패드를 노광하며, 상기 웨이퍼 기판의 제2면에 형성된 상기 감광성 도전막을 상기 관통전극과 대응되도록 노광하여 상기 제2전극 패드가 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.Exposing the through electrode and the first electrode pad using the wafer substrate as a mask, and exposing the photosensitive conductive film formed on the second surface of the wafer substrate to correspond to the through electrode to form the second electrode pad. A method for manufacturing a semiconductor package, characterized in that. 제 5 항에 있어서,The method of claim 5, 상기 제2전극 패드는 상기 관통전극과 일체형으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.And the second electrode pad is integrally formed with the through electrode. 삭제delete 제 5 항에 있어서,The method of claim 5, 상기 웨이퍼 준비 단계에서는 In the wafer preparation step 상기 웨이퍼 기판의 제2면에 형성된 감광성 도전막을 제거하여 상기 제2전극 패드가 외부로 노출되도록 하는 것을 특징으로 하는 반도체 패키지의 제조방법.And removing the photosensitive conductive film formed on the second surface of the wafer substrate to expose the second electrode pads to the outside. 제 5 항에 있어서,The method of claim 5, 상기 웨이퍼 적층 단계에서In the wafer stacking step 상기 웨이퍼와 상기 적층 웨이퍼는 동일한 형상으로 이루어지며, 상기 웨이퍼의 제1전극 패드에 적층 웨이퍼의 제2전극 패드가 접촉되도록 적층되는 것을 특징으로 하는 반도체 패키지의 제조방법.The wafer and the stacked wafer is formed in the same shape, the manufacturing method of a semiconductor package, characterized in that the first electrode pad of the wafer is laminated so that the second electrode pad of the stacked wafer is in contact. 제 5 항에 있어서,The method of claim 5, 상기 웨이퍼 적층 단계 이후에는After the wafer stacking step 상기 웨이퍼와 상기 적층 웨이퍼를 열처리하여 상기 웨이퍼와 상기 적층 웨이퍼가 분리되지 않도록 상기 관통전극, 상기 제1전극 패드 및 상기 제2전극 패드를 경화시키는 경화 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.And curing the wafer and the stacked wafer to cure the through electrode, the first electrode pad, and the second electrode pad such that the wafer and the stacked wafer are not separated from each other. Manufacturing method. 제 10 항에 있어서,11. The method of claim 10, 상기 경화 단계 이후에는 After the curing step 상기 웨이퍼와 상기 적층 웨이퍼를 소잉하여 낱개의 반도체 패키지로 분리하는 소잉 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.And a sawing step of sawing the wafer and the stacked wafer into separate semiconductor packages. 삭제delete 제 1 항, 제 2 항, 제 4 항 내지 제 6 항, 제 8 항 내지 제 11 항 중 어느 하나에 기재된 제조방법으로 제조된 반도체 패키지.The semiconductor package manufactured by the manufacturing method in any one of Claims 1, 2, 4-6, and 8-11.
KR1020080086206A 2008-09-02 2008-09-02 Semiconductor package and manufacturing method thereof KR101054565B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080086206A KR101054565B1 (en) 2008-09-02 2008-09-02 Semiconductor package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080086206A KR101054565B1 (en) 2008-09-02 2008-09-02 Semiconductor package and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20100027330A KR20100027330A (en) 2010-03-11
KR101054565B1 true KR101054565B1 (en) 2011-08-04

Family

ID=42178318

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080086206A KR101054565B1 (en) 2008-09-02 2008-09-02 Semiconductor package and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR101054565B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082764B2 (en) 2012-03-05 2015-07-14 Corning Incorporated Three-dimensional integrated circuit which incorporates a glass interposer and method for fabricating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130267089A1 (en) * 2012-04-04 2013-10-10 Henkel Corpration Film for filling through hole interconnects and post processing for interconnect substrates

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080063613A (en) * 2007-01-02 2008-07-07 삼성전자주식회사 Semiconductor device and method of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080063613A (en) * 2007-01-02 2008-07-07 삼성전자주식회사 Semiconductor device and method of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082764B2 (en) 2012-03-05 2015-07-14 Corning Incorporated Three-dimensional integrated circuit which incorporates a glass interposer and method for fabricating the same

Also Published As

Publication number Publication date
KR20100027330A (en) 2010-03-11

Similar Documents

Publication Publication Date Title
JP6050975B2 (en) Lead frame, semiconductor device, and lead frame manufacturing method
US9312151B2 (en) Method of manufacturing semiconductor device and method of manufacturing electronic device including an adhesive layer on a support member
CN104637912B (en) Conductive pane on the substrate for accommodating electronic chip
JP5289484B2 (en) Manufacturing method of stacked semiconductor device
US20170110393A1 (en) Circuit board and manufacturing method thereof
JP2010118373A (en) Method of manufacturing semiconductor device
TW201405735A (en) Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package
JP2009302476A (en) Semiconductor device, and method of manufacturing the same
US9706663B2 (en) Printed wiring board, method for manufacturing the same and semiconductor device
TWI221027B (en) Method for the manufacture of an electrical leadframe and a surface mountable semiconductor component
TWM517410U (en) Electronic package and package carrier
TWI590331B (en) Electronic structures strengthened by porous and non-porous layers, and methods of fabrication
US20130049214A1 (en) Method of processing at least one die and die arrangement
TW201810462A (en) Method of fabricating a fan-out panel level package and a carrier tape film therefor
TWI567894B (en) Chip package
JP2011044587A (en) Method of manufacturing semiconductor package
JP2009272512A (en) Method of manufacturing semiconductor device
KR101971402B1 (en) Manufacturing method of pcb using transparent carrier
JP2018182225A (en) Semiconductor device manufacturing method and semiconductor device
TWI590726B (en) Electronic package, package carrier, and method of manufacturing package carrier
KR101054565B1 (en) Semiconductor package and manufacturing method thereof
CN110517992B (en) Fan-out chip packaging structure and packaging method
JP4206779B2 (en) Manufacturing method of semiconductor device
TWI392071B (en) Package substrate and fabrication method thereof
KR101490799B1 (en) Wafer level package structure, LED module using the same and method for manufacturing thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20101112

Effective date: 20110623

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140709

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150708

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170712

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180710

Year of fee payment: 8