KR100976651B1 - Method for forming pattern in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 식각 대상층, 및 반사 방지막을 형성하는 단계와, 제1 베이크 공정을 실시하는 단계와, 상기 반사 방지막 상에 제1 식각 마스크 패턴을 형성하는 단계와, 상기 제1 식각 마스크 패턴의 표면을 포함한 전체 구조 상에 보조막을 형성하는 단계와, 상기 보조막의 요(凹)부에 제2 식각 마스크 패턴을 형성하는 단계와, 상기 제1 베이크 공정과 동일한 온도범위에서 제2 베이크 공정을 실시하는 단계와, 상기 제1 및 제2 식각 마스크 패턴 사이의 상기 보조막을 제거하는 단계, 및 상기 제1 및 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 식각 대상층을 패터닝하는 단계를 포함한다.The present invention relates to a method of forming a pattern of a semiconductor device, and the technical task of the present invention is to form an etching target layer and an anti-reflection film on a semiconductor substrate, performing a first baking process, and the anti-reflection film Forming a first etching mask pattern on the substrate; forming an auxiliary layer on the entire structure including the surface of the first etching mask pattern; and forming a second etching mask pattern on the recessed portion of the auxiliary layer. Performing the second bake process at the same temperature range as the first bake process, removing the auxiliary layer between the first and second etching mask patterns, and the first and second etching processes. Patterning the etch target layer using a mask pattern as an etch mask;

미세패턴, 피치, 노광, 마스크 Fine Pattern, Pitch, Exposure, Mask

Description

반도체 소자의 패턴 형성방법{Method for forming pattern in semiconductor device}Method for forming pattern in semiconductor device

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 노광 장비의 해상력 이하의 피치를 갖는 미세 패턴을 형성하는 반도체 소자의 패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a method of forming a pattern of a semiconductor device for forming a fine pattern having a pitch below the resolution of exposure equipment.

반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다. 이에, 이중 노광 식각 기술(Double Exposure and Etch Technology : DEET)이 제안되었다.The minimum pitch of the pattern formed in the photolithography process using light during the manufacturing process of the semiconductor element is determined in accordance with the wavelength of the exposure light used in the exposure apparatus. Therefore, in the present situation in which high integration of semiconductor devices is accelerated, light having a shorter wavelength than that of currently used light must be used to form a pattern of smaller pitch. For this purpose, it is preferable to use X-rays or E-beams, but due to technical problems and productivity, they are still at the laboratory level. Accordingly, a double exposure etching technique (DEET) has been proposed.

도 1a 내지 도 1c는 이중 노광 식각 기술을 설명하기 위한 단면도로, 도 1a 에 도시하는 바와 같이 식각 대상층(11)을 갖는 반도체 기판(10)상에 제 1 포토레지스트(PR1)를 도포하고 노광 및 현상 공정으로 제 1 포토레지스트(PR1)를 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 식각 대상층(11)을 식각한다. 식각된 식각 대상층(11)의 라인 폭은 150nm이고, 스페이스 폭은 50nm이다.1A to 1C are cross-sectional views illustrating a double exposure etching technique, in which a first photoresist PR1 is coated on a semiconductor substrate 10 having an etching target layer 11 and exposed and exposed as shown in FIG. 1A. After the first photoresist PR1 is patterned by the development process, the etch target layer 11 is etched using the patterned first photoresist PR1 as a mask. The line width of the etched target layer 11 is 150 nm and the space width is 50 nm.

이어, 제 1 포토레지스트(PR1)를 제거하고 전체 구조물상에 제 2 포토레지스트(PR2)를 도포한 후, 도 1b에 도시하는 바와 같이 식각 대상층(11)의 일부분이 노출되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다.Subsequently, after the first photoresist PR1 is removed and the second photoresist PR2 is applied to the entire structure, as shown in FIG. 1B, a portion of the etching target layer 11 is exposed to the exposure and development process. The second photoresist PR2 is patterned.

이후, 도 1c에 도시하는 바와 같이 패터닝된 제 2 포토레지스트(PR2)를 마스크로 식각 대상층(11)을 재식각하여 라인 및 스페이스 폭이 50nm인 최종 패턴을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다.Subsequently, as shown in FIG. 1C, the etching target layer 11 is re-etched using the patterned second photoresist PR2 as a mask to form a final pattern having a line and space width of 50 nm, and then the second photoresist ( PR2) is removed.

전술한 이중 노광 식각 기술에서 제 2 포토레지스트(PR2) 노광 공정시 중첩 정확도(overlay accuracy)는 최종 패턴의 CD(Critical Dimension) 변이(variation)로 직결되게 된다. 실제로 노광 장비의 중첩 정확도는 10nm 이하로 제어하기가 어려워 최종 패턴의 CD 변이를 줄이기 어려운 실정이며, 이중 노광에 따른 회로 분리에 의해 OPC(Optical Proximity Correction) 제어에도 어려움이 있다.In the above-described double exposure etching technique, the overlay accuracy in the second photoresist PR2 exposure process is directly connected to the CD (Critical Dimension) variation of the final pattern. In fact, the overlapping accuracy of the exposure equipment is difficult to control the CD pattern of the final pattern because it is difficult to control less than 10nm, it is also difficult to control OPC (Optical Proximity Correction) by the circuit separation according to the double exposure.

본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 미세 패턴 형성 공정시 노광 공정을 이용한 포토 레지스트 패턴을 이용하여 제1 식각 마스크 패턴들을 형성하고 제1 식각 마스크 패턴들의 측벽에 일정 두께의 보조막을 형성한 후, 보조막을 포함한 제1 식각 마스크 패턴들 사이의 공간에 제2 식각 마스크 패턴들을 형성하여 제1 및 제2 식각 마스크 패턴을 이용하여 미세 패턴을 형성하는 반도체 소자의 패턴 형성방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form the first etching mask patterns using a photoresist pattern using the exposure process during the fine pattern formation process of the semiconductor device and to form an auxiliary layer of a predetermined thickness on the sidewalls of the first etching mask patterns The present invention provides a method of forming a pattern of a semiconductor device in which second etching mask patterns are formed in a space between first etching mask patterns including an auxiliary layer to form a fine pattern using the first and second etching mask patterns.

본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 식각 대상층, 및 반사 방지막을 형성하는 단계와, 제1 베이크 공정을 실시하는 단계와, 상기 반사 방지막 상에 제1 식각 마스크 패턴을 형성하는 단계와, 상기 제1 식각 마스크 패턴의 표면을 포함한 전체 구조 상에 보조막을 형성하는 단계와, 상기 보조막의 요(凹)부에 제2 식각 마스크 패턴을 형성하는 단계와, 상기 제1 베이크 공정과 동일한 온도범위에서 제2 베이크 공정을 실시하는 단계와, 상기 제1 및 제2 식각 마스크 패턴 사이의 상기 보조막을 제거하는 단계, 및 상기 제1 및 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 식각 대상층을 패터닝하는 단계를 포함한다.SUMMARY OF THE INVENTION The present invention provides a method of forming an etching target layer and an antireflection film on a semiconductor substrate, performing a first baking process, forming a first etching mask pattern on the antireflection film, Forming an auxiliary layer on the entire structure including the surface of the first etching mask pattern, forming a second etching mask pattern on the recessed portion of the auxiliary layer, and the same temperature range as that of the first baking process Performing a second bake process, removing the auxiliary layer between the first and second etching mask patterns, and patterning the etch target layer using the first and second etching mask patterns as an etching mask. It includes a step.

상기 제1 베이크 공정은 150 내지 300℃ 범위내에서 45초 내지 120초 내지 실시한 후, 20℃ 내지 30℃의 플레이트에서 45초 내지 120초 식혀준다.The first baking process is carried out in the range of 45 seconds to 120 seconds within the range of 150 to 300 ° C., and then cooled to 45 seconds to 120 seconds in a plate at 20 ° C. to 30 ° C.

상기 식각 대상층은 SOC막으로 형성한다.The etching target layer is formed of an SOC film.

상기 제1 식각 마스크 패턴 및 상기 제2 식각 마스크 패턴은 MFHM(Si를 함유한 BARC)막으로 형성한다.The first etching mask pattern and the second etching mask pattern are formed of a MFHM (BARC containing Si) film.

제1 식각 마스크 패턴을 형성하는 단계에서 상기 제1 식각 마스크 패턴의 피치는 후속 형성되는 상기 제1 식각 마스크 패턴 및 상기 제2 식각 마스크 패턴의 피치보다 두배 크다.In the forming of the first etching mask pattern, the pitch of the first etching mask pattern is twice as large as the pitch of the first etching mask pattern and the second etching mask pattern which are subsequently formed.

본 발명의 실시예에 따르면, 반도체 소자의 미세 패턴 형성 공정시 노광 공정을 이용한 포토 레지스트 패턴을 이용하여 제1 식각 마스크 패턴들을 형성하고 제1 식각 마스크 패턴들의 측벽에 일정 두께의 보조막을 형성한 후, 보조막을 포함한 제1 식각 마스크 패턴들 사이의 공간에 제2 식각 마스크 패턴들을 형성하여 제1 및 제2 식각 마스크 패턴을 이용하여 미세 패턴을 형성함으로써 노광 장비의 해상력 이하의 피치(1/2)를 갖는 미세 패턴을 형성할 수 있다.According to an embodiment of the present invention, after forming the first etching mask patterns using a photoresist pattern using the exposure process during the fine pattern formation process of the semiconductor device and an auxiliary film having a predetermined thickness on the sidewalls of the first etching mask patterns The second etching mask patterns are formed in the space between the first etching mask patterns including the auxiliary layer to form a fine pattern using the first and second etching mask patterns, thereby providing a pitch less than the resolution of the exposure apparatus (1/2). It is possible to form a fine pattern having.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2a 내지 도 2f는 본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of devices for describing a method of forming a pattern of a semiconductor device according to a first embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(100) 상에 식각 대상층(101), 제1 식각 마스크막(102), 반사 방지막(103), 및 포토 레지스트 패턴(104)을 형성한다. 이때 포토 레지스트 패턴(104)의 피치(A)는 최종적으로 형성하려는 패턴의 피치보다 2배 넓게 형성할 수 있다.Referring to FIG. 2A, an etching target layer 101, a first etching mask layer 102, an antireflection layer 103, and a photoresist pattern 104 are formed on the semiconductor substrate 100. In this case, the pitch A of the photoresist pattern 104 may be formed twice as wide as the pitch of the pattern to be finally formed.

식각 대상층(101)은 SOC막(spin on carbon)으로 형성하는 것이 바람직하다. 식각 대상층(101)은 1000Å 내지 3000Å의 두께로 형성하는 것이 바람직하다. 식각 대상층(101)을 형성한 후, 150℃ 내지 300℃의 베이크 공정을 45초 내지 120초 내지 실시한 후, 20℃ 내지 30℃의 플레이트에서 45초 내지 120초 식혀주는 것이 바람직하다.The etching target layer 101 is preferably formed of an SOC film (spin on carbon). The etching target layer 101 is preferably formed to a thickness of 1000 kPa to 3000 kPa. After the etching target layer 101 is formed, a baking process of 150 ° C. to 300 ° C. is performed for 45 seconds to 120 seconds, and then, 45 seconds to 120 seconds is cooled in a plate of 20 ° C. to 30 ° C.

제1 식각 마스크막(102)은 MFHM(Si를 함유한 BARC)막으로 형성하는 것이 바람직하다. MFHM막은 Si를 함유하고 있어 후속 식각 공정시 SOC막으로 형성된 식각 대상층(101)과 식각률 차이가 발생하게 된다. 또한 MFHM막 투명하여 포토 레지스트 패턴(104) 형성 공정시 패턴 정렬을 위한 별도의 키오픈 공정이 생략된다. The first etching mask film 102 is preferably formed of a MFHM (BARC containing Si) film. Since the MFHM film contains Si, an etching rate difference occurs between the etching target layer 101 formed of the SOC film during the subsequent etching process. In addition, since the MFHM film is transparent, a separate key opening process for pattern alignment may be omitted in the process of forming the photoresist pattern 104.

제1 식각 마스크막(102)은 200Å 내지 1000Å의 두께로 형성하는 것이 바람직하다. 제1 식각 마스크막(102)을 형성한 후, 150℃ 내지 300℃의 베이크 공정을 45초 내지 120초 내지 실시한 후, 20℃ 내지 30℃의 플레이트에서 45초 내지 120초 식혀주는 것이 바람직하다.The first etching mask film 102 is preferably formed to a thickness of 200 kPa to 1000 kPa. After the first etching mask film 102 is formed, it is preferable to perform a baking process of 150 ° C to 300 ° C for 45 seconds to 120 seconds, and then cool the plate for 45 seconds to 120 seconds on a plate of 20 ° C to 30 ° C.

반사 방지막(103)은 200Å 내지 1000Å의 두께로 형성하는 것이 바람직하다. 반사 방지막(103)을 형성한 후, 베이크 공정을 45초 내지 120초 내지 실시한 후, 20℃ 내지 30℃의 플레이트에서 45초 내지 120초 식혀주는 것이 바람직하다. 이때 베이크 공정시 온도는 후속 형성되는 제2 식각 마스크 패턴을 형성한 후 실시하는 베이크 공정과 동일한 온도에서 실시하는 것이 바람직하다. 이는 일반적으로 반사 방지막은 210℃의 온도 범위에서 베이크 공정을 실시하고, 후속 형성되는 제2 식각 마스크 패턴은 240℃의 온도 범위에서 베이크 공정을 실시한다. 이로 인하여 반사 방지막(103)은 높은 온도의 영향으로 반사 방지막의 성분들이 디가싱(degasing)되어 식각 대상층(101) 및 제1 식각 마스크막(102)과 반응하여 하부 손상을 유발할 수 있다. 이를 방지하기 위하여 후속 형성되는 제2 식각 마스크 패턴의 베이크 공정과 동일한 온도에서 베이크 공정을 실시하여 미리 디가싱(제거)시킨다. 이때 베이크 공정의 온도는 150 내지 300℃ 범위내에서 실시하며, 바람직하게는 240℃에서 실시하는 것이 바람직하다.The antireflection film 103 is preferably formed to a thickness of 200 kPa to 1000 kPa. After the anti-reflection film 103 is formed, it is preferable to perform the baking process for 45 seconds to 120 seconds and then cool the plate for 45 seconds to 120 seconds in a plate at 20 ° C to 30 ° C. In this case, the baking process may be performed at the same temperature as the baking process after the second etching mask pattern is formed. In general, the anti-reflection film performs a bake process at a temperature range of 210 ° C., and the second etching mask pattern to be formed subsequently performs a bake process at a temperature range of 240 ° C. As a result, the antireflection film 103 may be degassed due to the influence of a high temperature to react with the etch target layer 101 and the first etch mask layer 102 to cause lower damage. In order to prevent this, the baking process is performed at the same temperature as the baking process of the second etching mask pattern which is subsequently formed, and thus degassed (removed). At this time, the temperature of the baking step is carried out in the range of 150 to 300 ℃, preferably at 240 ℃.

도 2b를 참조하면, 포토 레지스트 패턴(104)을 이용한 식각 공정을 실시하여 반사 방지막(103), 및 제1 식각 마스크막(102)을 패터닝하여 제1 식각 마스크 패턴(105)을 형성한다.Referring to FIG. 2B, an etching process using the photoresist pattern 104 is performed to pattern the anti-reflection film 103 and the first etching mask film 102 to form a first etching mask pattern 105.

도 2c를 참조하면, 제1 식각 마스크 패턴(105)을 포함한 식각 대상층(101) 전체 구조 상에 보조막(106)을 형성한다. 더욱 자세하게는 제1 식각 마스크 패턴(105)의 측벽 및 상부를 따라 형성하되, 제1 식각 마스크 패턴(105)들 사이의 공 간이 제1 식각 마스크 패턴(105)의 피치만큼 존재하도록 형성하는 것이 바람직하다. Referring to FIG. 2C, the auxiliary layer 106 is formed on the entire structure of the etching target layer 101 including the first etching mask pattern 105. More specifically, it is formed along the sidewalls and the upper portion of the first etching mask pattern 105, it is preferable to form so that the space between the first etching mask pattern 105 exists as the pitch of the first etching mask pattern 105. Do.

도 2d를 참조하면, 보조막(106)을 포함한 전체 구조 상에 제2 식각 마스크 물질을 증착한 후, 식각 공정을 진행하여 식각 마스크 물질이 보조막(106)의 요(凹)부에 잔류하도록 하여 제2 식각 마스크 패턴(107)을 형성한다. 제2 식각 마스크 패턴(107)은 MFHM(Si를 함유한 BARC)막으로 형성하는 것이 바람직하다. 이 후, 베이킹 공정을 실시하여 막질을 향상시킨다. 이때 베이킹 공정은 반사 방지막(103)을 형성한 후 실시하는 베이킹 공정과 온도를 동일하게 하여 실시하는 것이 바람직하다.Referring to FIG. 2D, after depositing the second etching mask material on the entire structure including the auxiliary film 106, the etching process may be performed so that the etching mask material remains in the recessed portion of the auxiliary film 106. The second etching mask pattern 107 is formed. The second etching mask pattern 107 is preferably formed of a MFHM (BARC containing Si) film. Thereafter, a baking step is performed to improve film quality. At this time, the baking step is preferably performed at the same temperature as the baking step performed after the antireflection film 103 is formed.

도 2e를 참조하면, 식각 공정을 실시하여 노출되는 보조막을 제거하여 제1 식각 마스크 패턴(105) 및 제2 식각 마스크 패턴(107)이 노출된다. 이때 제2 식각 마스크 패턴(107)의 하부에는 보조막(106)이 잔류한다. 제2 식각 마스크 패턴(107)의 상부는 하부보다 좁은 사다리꼴로 형성된다.Referring to FIG. 2E, the first etching mask pattern 105 and the second etching mask pattern 107 are exposed by removing an auxiliary layer exposed by performing an etching process. In this case, the auxiliary layer 106 remains under the second etching mask pattern 107. An upper portion of the second etching mask pattern 107 is formed in a trapezoid narrower than the lower portion.

이때 제1 식각 마스크 패턴(105) 및 제2 식각 마스크 패턴(107)의 피치(B)는 도 2a에 도시된 포토 레지스트 패턴(104)의 피치의 1/2가 된다.In this case, the pitch B of the first etching mask pattern 105 and the second etching mask pattern 107 is 1/2 of the pitch of the photoresist pattern 104 illustrated in FIG. 2A.

도 2f를 참조하면, 제1 식각 마스크 패턴(105) 및 제2 식각 마스크 패턴(107)을 이용한 식각 공정을 실시하여 식각 대상층을 패터닝하여 미세 패턴(101)을 형성한다.Referring to FIG. 2F, an etching process using the first etching mask pattern 105 and the second etching mask pattern 107 is performed to pattern the etching target layer to form a fine pattern 101.

도 1a 내지 도 1c는 이중 노광 식각 기술을 설명하기 위한 단면도이다.1A to 1C are cross-sectional views illustrating a double exposure etching technique.

도 2a 내지 도 2f는 본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of devices for describing a method of forming a pattern of a semiconductor device according to a first embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 식각 대상층100 semiconductor substrate 101 etching target layer

102 : 제1 식각마스크막 103 : 반사 방지막102: first etching mask film 103: anti-reflection film

104 : 포토 레지스트 패턴 105 : 제1 식각 마스크 패턴104: photoresist pattern 105: first etching mask pattern

106 : 보조막 107 : 제2 식각 마스크 패턴106: auxiliary film 107: second etching mask pattern

Claims (8)

반도체 기판 상에 식각 대상층, 식각 마스크막 및 반사 방지막을 형성하는 단계;Forming an etching target layer, an etching mask layer and an anti-reflection film on the semiconductor substrate; 제1 베이크 공정을 실시하여 상기 반사 방지막을 디가싱하는 단계;Degassing the anti-reflection film by performing a first baking process; 상기 반사 방지막 및 상기 식각 마스크막을 패터닝하여 상기 반사 방지막 및 식각 마스크막으로 이루어진 제1 식각 마스크 패턴을 형성하는 단계;Patterning the anti-reflection film and the etch mask film to form a first etch mask pattern including the anti-reflection film and the etch mask film; 상기 제1 식각 마스크 패턴의 표면을 포함한 전체 구조 상에 보조막을 형성하는 단계;Forming an auxiliary layer on the entire structure including the surface of the first etching mask pattern; 상기 보조막의 요(凹)부에 제2 식각 마스크 패턴을 형성하는 단계;Forming a second etching mask pattern on a recess of the auxiliary layer; 상기 반사 방지막이 상기 보조막에 의해 덮여진 상태에서 상기 제2 식각 마스크 패턴 막질을 개선하기 위해 제2 베이크 공정을 실시하는 단계;Performing a second bake process to improve the second etching mask pattern film quality in a state where the anti-reflection film is covered by the auxiliary film; 상기 제1 및 제2 식각 마스크 패턴 사이의 상기 보조막을 제거하는 단계; 및Removing the auxiliary layer between the first and second etching mask patterns; And 상기 제1 및 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 식각 대상층을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.Patterning the etching target layer using the first and second etching mask patterns as an etching mask. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제1 베이크 공정은 150 내지 300℃ 범위내에서 45초 내지 120초 내지 실시한 후, 20℃ 내지 30℃의 플레이트에서 45초 내지 120초 식혀주는 반도체 소자의 패턴 형성 방법.The first baking process is carried out within 45 to 120 seconds to within a range of 150 to 300 ℃, the pattern forming method of a semiconductor device to cool 45 seconds to 120 seconds in a plate of 20 ℃ to 30 ℃. 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 식각 대상층은 SOC막으로 형성하는 반도체 소자의 패턴 형성 방법.The etching target layer is a pattern forming method of a semiconductor device formed of an SOC film. 제 1 항에 있어서,The method of claim 1, 상기 제1 식각 마스크막 및 상기 제2 식각 마스크 패턴은 MFHM(Si를 함유한 BARC)막으로 형성하는 반도체 소자의 패턴 형성 방법.The first etching mask layer and the second etching mask pattern is a pattern forming method of a semiconductor device to form a MFHM (Si-containing BARC) film. 제 1 항에 있어서,The method of claim 1, 상기 제1 식각 마스크 패턴을 형성하는 단계에서 상기 제1 식각 마스크 패턴의 피치는 후속 형성되는 상기 제1 식각 마스크 패턴 및 상기 제2 식각 마스크 패턴의 피치보다 두배 큰 반도체 소자의 패턴 형성 방법.In the forming of the first etching mask pattern, the pitch of the first etching mask pattern is a pattern forming method of a semiconductor device is twice larger than the pitch of the first etching mask pattern and the second etching mask pattern is formed subsequently.
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