KR100958472B1 - 시디엠에이 신호 복조 연산장치 - Google Patents

시디엠에이 신호 복조 연산장치 Download PDF

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Abstract

본 발명은 코드분할다중접속 방식 수신장치에서 다수 사용자 채널 위상정보를 파이프 라인 처리에 의하여 신속하게 추출하는 것에 관한 것이며, 코드분할다중접속 방식 아이와 큐 신호의 심벌 파워와 파일롯 파워와 얼리 수신기 신호를 각각 입력하고 해당 제어신호에 의하여 하나를 선택 출력하는 제1 먹스; 제1 먹스의 출력신호를 해당 제어신호에 의하여 입출력하는 제1 및 제5 레지스터; 제1 레지스터 신호와 하이 레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제2 먹스; 제1 레지스터와 제2 먹스 신호를 곱하여 출력하는 곱셈기; 곱셈기와 제5 레지스터를 해당 제어신호에 의하여 선택 출력하는 제3 및 제4 먹스; 제3 먹스 신호와 로우레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제5 먹스; 제4 먹스 신호와 로우레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제6 먹스; 제5 먹스와 제6 먹스의 신호를 입력받고 더하거나 또는 빼는 덧셈기; 뎃셈기의 신호를 입력하고 전력제어기준신호와 락 기준신호에 의하여 락 상태 신호와 타임트래킹 제어신호를 출력하는 검출부로 이루어진 특징에 의하여, 다수 가입자 채널에 의한 신호의 위상정보를 파이프 라인에 의하여 동시 연산처리하므로, 복조를 신속하게 하고 연산장치의 크기를 작게 하며, 제조비용을 싸게 하는 효과가 있다.

Description

시디엠에이 신호 복조 연산장치{A OPERATING DEVICE OF DECODING SIGNAL FOR CDMA SYSTEM}
도1 은 종래 기술의 시디엠에이 신호 복조 연산장치 기능 구성도,
도2 는 본 발명의 시디엠에이 신호 복조 연산장치 기능 구성도,
도3 은 본 발명 장치의 동작상태 표시 테이블 기능 구성도 이다.
** 도면의 주요 부분에 대한 부호 설명 **
300 : 제어부 310 : 제1 먹스
320 : 게인부 330 : 제5 레지스터
340 : 제1 레지스터 350 : 제2 먹스
360 : 곱셈기 370 : 쉬프트부
380 : 제3 먹스 390 : 제4 먹스
400 : 제2 레지스터 410 : 제3 레지스터
420 : 제5 먹스 430 : 제6 먹스
440 : 덧셈기 450 : 제4 레지스터
460 : 채널메모리 470 : 핑거메모리
480 : 오버부 490 : 검출부
본 발명은 코드분할다중접속 방식 이동통신 시스템의 신호 복조장치에 관한 것으로, 특히, 수신신호로부터 위상정보를 파이프 라인 처리에 의하여 추출하는 복조 연산장치에 관한 것이다.
가입 등록된 휴대단말기(UE)를 이용하여 이동하면서 언제 어디서나 상대방과 즉시 통신하는 이동통신 시스템은, 각 기지국(BS)에 할당된 한정된 주파수 자원을 다수의 휴대단말기가 동시 이용하도록 하기 위하여, 일 예로, 셀룰러 방식 및 코드분할다중접속(CDMA) 방식을 사용한다.
상기와 같은 코드분할다중접속 방식은 디지털 방식이고, 현재 음성 및 데이터 통신으로 사용되는 기술이 IS-95 규격에 정의되어 있으며, 상기 IS-95 방식에는 파일롯(PILOT) 정보를 이용하여 위상정보를 추출하는 코히어런트 복조 방식과 상기 파일롯 정보를 이용하지 않는 논코히어런트 복조 방식이 있다.
코히어런트 복조 방식은 위상정보를 이용하여 수신하는 방식을 말하고, 일반적으로 국부발진기(LOCAL OSCILLATOR)를 사용하여 하향변환(DOWN CONVERSION)하며, 후단에서 위상 회전(PHASE ROTATION) 하여 위상 오차를 보정하고, 논코히어런트 방식의 복조에서는 I, Q 경로의 에너지를 구하여 각종 정보를 추출한다.
상기 파일롯(PILOT) 신호는 다중경로(MULTI-PATH)에 의한 각 경로신호의 위상, 신호세기, 타이밍 동기에 대한 기준(REFERENCE) 신호로 사용된다.
상기와 같은 수신 파일롯 신호의 I 채널과 Q 채널에 대하여 평균(AVERAGE) 값을 취하는 모듈을 파일롯 필터(PILOT FILTER)라고 하며, 상기 파일롯 필터의 I, Q 벡터 출력 신호의 MAGNITUDE가 신호세기가 되고, 극좌표(POLAR COORDINATION) 상의 각이 신호의 위상이 되며, 신호의 위상은 수신되는 주파수의 오류(ERROR)를 추정하는데 사용된다.
상기와 같이 코드분할다중접속 방식 신호를 처리하는 복조장치는, 지속적으로 올바른 신호를 수신하기 위하여 타이밍(TIMING) 동기를 유지하여야 하며, 상기와 같은 타이밍 동기 유지를 위하여 일반적으로 얼리-레이트(EARLY-LATE) 수신기를 사용한다.
얼리(EARLY) 수신기는 원래의 타이밍 보다 일찍 수신하고, 레이트(LATE) 수신기는 원래의 타이밍 보다 늦게 수신하는 것으로, 얼리-레이트 동기회로는 상기 두 수신기의 오차를 이용하여 신호의 타이밍 오류(ERROR)를 검출하고 이를 이용하여 위상제어루프(PLL: PHASE LOCKED LOOP))와 같은 폐루프(CLOSED-LOOP) 제어방식에 의해 타이밍 오차를 보정한다.
상기와 같은 코드분할다중접속(CDMA) 방식 신호처리 장치는, 1.288 MHz의 PN 칩(CHIP) 단위로 신호를 처리하는 부분과 다수의 PN 칩을 누적(ACCUMULATION)하여 심벌(SYMBOL) 단위로 처리하는 부분으로 구분되며, 각 사용자 채널별로 구성되므로, 사용자 채널이 많을 경우는 장치 구성이 복잡하여지고 커지는 등의 문제를 해결할 필요가 있다.
이하, 종래 기술에 의한 시디엠에이 신호 복조 연산장치를 첨부된 도면을 참조하여 설명한다.
종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 종래 기술에 의한 시디엠에이 신호 복조 연산장치 기능 구성도 이다.
상기 도1을 참조하면, 종래 기술에 의한 심벌신호 복조장치의 심벌신호 복조부(10)는, 코드분할다중접속 방식으로 수신된 I 심벌(SYMBOL) 신호와 Q 심벌(SYMBOL) 신호의 파워(POWER)를 입력하여 에너지(ENERGY)를 계산하는 제1 에너지 계산부(20)와; 상기 제1 에너지 계산부(20)의 출력신호를 핑거(FINGER) 단위로 컴바인(COMBINE) 하여 출력하는 제1 핑거에너지 컴바이너부(30)와; 상기 제1 핑거에너지 컴바이너부(30)로부터 출력되는 신호를 프레임(FRAME) 단위로 누적하여 심벌 프레임 에너지로 출력하는 제1 누적부(40)와; 코드분할다중접속(CDMA) 방식으로 수신된 I 파일롯(PILOT) 신호와 Q 파일롯(PILOT) 신호의 파워(POWER)를 입력하여 에너지(ENERGY)를 계산하는 제2 에너지 계산부(50)와; 상기 제2 에너지 계산부(50)의 출력신호를 핑거 단위로 컴바인 하여 출력하는 제2 핑거에너지 컴바이너부(60)와; 상기 제2 핑거에너지 컴바이너부(60)로부터 출력되는 신호를 락 상태(LOCK STATUS) 신호와 전력제어 기준(POWER CONTROL THRESHOLD) 신호에 의하여 전력제어비트를 검출 출력하는 전력제어검출부(70)와; 상기 제2 핑거에너지 컴바이너부(60)로부터 출력되는 신호를 프레임 단위로 누적하여 파일롯 프레임 에너지로 출력하는 제2 누적부(80)와; 상기 제2 에너지 계산부(50)의 출력신호로부터 락(LOCK) 신호를 분리하는 락 필터(90)와; 상기 락 필터(90)의 신호로부터 락 상태(LOCK STATUS) 신호를 검출하여 출력하는 락 검출부(100)와; 얼리 수신기(EARLY RECEIVER)로부터 수신된 얼리 아이(EARLY-I) 신호와 얼리 큐(EARLY-Q) 신호를 입력하고 에너지(ENERGY)를 계산하여 출력하는 제3 에너지계산부(110)와; 레이트 수신기(LATE RECEIVER)로부터 수신된 레이트 아이(LATE-I) 신호와 레이트 큐(LATE-Q) 신호를 입력하고 에너지(ENERGY)를 계산하여 출력하는 제4 에너지계산부(120)와; 상기 제3 에너지계산부(110)와 제4 에너지계산부(120)의 신호를 더하여 출력하는 덧셈부(130)와; 상기 덧셈부(130)의 신호로부터 타임 트래킹(TIME TRACKING) 신호를 분리하는 필터(140)와; 상기 필터(140)의 신호로부터 어드밴스/리타드(ADVANCE/RETARD) 제어신호를 검출하여 출력하는 제어신호부(150)로 이루어진다.
이하, 상기와 같은 구성의 종래 기술에 의한 시디엠에이 심벌신호 복조부(10)를 첨부된 도1을 참조하여 상세히 설명하면, 수신되는 코드분할다중접속 방식 I와 Q 심벌(SYMBOL) 신호의 파워(POWER)는 제1 에너지 계산부(20)에서 입력되어 에너지가 계산되고, 제1 핑거에너지 컴바이너부(30)에 인가되어 핑거 단위로 컴바인되며, 제1 누적부(40)에 의하여 프레임 단위로 누적되어 심벌 프레임 에너지로 출력된다.
또한, I와 Q 파일롯(PILOT) 신호의 파워(POWER)는 제2 에너지 계산부(50)에 의하여 에너지가 계산되어 출력되고, 상기 에너지는 제2 핑거에너지 컴바이너부(60)에 인가되어 핑거 단위로 컴바인되며, 락 상태 신호와 전력제어 기준 신호를 입력받는 전력제어검출부에 인가되어 전력제어비트를 출력하고, 제2 누적부(80)에 의하여 프레임 단위로 누적되어 파일롯 프레임 에너지로 출력하는 동시에 상기 제2 에너지계산부(50)로부터 출력되는 신호를 입력하는 락 필터(90)는 락 신호를 분리하여 추출하고, 상기 락 검출부(100)에 의하여 락 상태 신호가 검출되고 출력된다.
얼리 수신기(EARLY RECEIVER)로부터 수신되는 I 및 Q 신호는, 제3 에너지 계산부(110)에 의하여 에너지가 계산되어 출력되고, 레이트 수신기(LATE RECEIVER)로부터 수신되는 I 및 Q 신호는, 제4 에너지 계산부(120)에 의하여 에너지가 계산되어 출력되며, 상기와 같이 얼리 수신기의 에너지와 레이트 수신기의 에너지는 덧셈기(130)에 의하여 더하여지고 필터(140)에 의하여 타임 트래킹 신호가 추출되고, 제어신호부(150)에 의하여 어드밴스/리타드 제어(ADVANCE/RETARD COMMAND) 신호가 출력된다.
그러나, 상기와 같은 구성의 종래 기술은, 하나의 휴대단말기(UE) 또는 사용자(USER) 채널 신호를 수신 처리하는 것으로 다수의 사용자 채널의 신호를 처리하는 경우, 상기와 같은 심벌신호 복조부(10)가 다수 필요하므로 심벌신호 복조부의 구조가 복잡해지고, 제조비용이 비싸지며, 크기가 커지고, 소모 전력이 많이 필요한 동시에 처리 신호를 저장하는 메모리를 효율적으로 제어하지 못하는 등의 문제가 있다.
본 발명은 코드분할다중접속 방식 이동통신 시스템에서 다수 사용자 채널의 신호를 타임 슬롯으로 구분하여 복조 처리하는 심벌신호 복조장치를 제공하는 것이 그 목적이다.
상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 코드분할다중접속 방식 아이와 큐 신호의 심벌 파워와 파일롯 파워와 얼리 수신기 신호를 각각 입력하고 해당 제어신호에 의하여 하나를 선택 출력하는 제1 먹스와; 상기 제1 먹스의 출력신호를 해당 제어신호에 의하여 입출력하는 제1 및 제5 레지스터와; 상기 제1 레지스터 신호와 하이 레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제2 먹스와; 상기 제1 레지스터와 제2 먹스 신호를 곱하여 출력하는 곱셈기와; 상기 곱셈기와 제5 레지스터를 해당 제어신호에 의하여 선택 출력하는 제3 및 제4 먹스와; 상기 제3 먹스 신호와 로우레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제5 먹스와; 상기 제4 먹스 신호와 로우레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제6 먹스와; 상기 제5 먹스와 제6 먹스의 신호를 입력받고 더하거나 또는 빼는 덧셈기와; 상기 뎃셈기의 신호를 입력하고 전력제어기준신호와 락 기준신호에 의하여 락 상태 신호와 타임트래킹 제어신호를 출력하는 검출부로 이루어진 특징이 있다.
이하 본 발명에 의한 시디엠에이 신호 복조 연산장치를 첨부된 도면을 참조하여 설명한다.
본 발명을 설명하기 위하여 첨부된 것으로, 도2 는 본 발명에 의한 시디엠에이 신호 복조 연산장치 기능 구성도 이고, 도3 은 본 발명 장치의 동작상태 표시 테이블 기능 구성도 이다.
상기 도2를 참조하면, 본 발명에 의한 시디엠에이 신호 복조 연산장치는, 상기 신호 복조 연산장치를 구성하는 각 기능부를 감시하고 해당 제어신호를 출력하 는 제어부(300)와,
코드분할다중접속 방식의 시디엠에이(CDMA) 아이(I)와 큐(Q) 신호에 의한 심벌(SYMBOL) 파워(POWER)와 파일롯(PILOT) 파워(POWER)와 얼리(EARLY) 수신기(RECEIVER) 신호를 각각 입력하고 상기 제어부(300)의 제어신호에 의하여 하나를 선택 출력하는 제1 먹스(310)와,
상기 제1 먹스(310)로부터 출력되는 신호의 이득(GAIN)을 높이어 출력하는 게인부(320)와,
상기 게인부(320)의 신호를 상기 제어부(300)의 제어신호에 의하여 입출력하는 제1 레지스터(340)와,
상기 제1 먹스(310)의 출력신호를 상기 제어부(300)의 제어신호에 의하여 입출력하는 제5 레지스터(330)와,
상기 제1 레지스터(340) 신호와 하이 레벨 신호를 상기 제어부(300)의 제어신호에 의하여 선택 출력하는 제2 먹스(350)와,
상기 제1 레지스터(340) 신호와 제2 먹스(350) 신호를 곱하여 출력하는 곱셈기(360)와,
상기 곱셈기(360)와 제5 레지스터(330)를 상기 제어부(300)의 제어신호에 의하여 선택 출력하는 제3 및 제4 먹스(380, 390)와,
상기 제3 먹스(380)로부터 출력되는 신호를 상기 제어부(300) 신호에 의하여 입출력하는 제2 레지스터(400)와,
상기 제4 먹스(390)로부터 출력되는 신호를 상기 제어부(300) 신호에 의하여 입출력하는 제3 레지스터(410)와,
상기 제2 레지스터(400) 신호와 로우레벨 신호를 상기 제어부(300)의 제어신호에 의하여 선택 출력하는 제5 먹스(420)와,
상기 제3 레지스터(410) 신호와 로우레벨 신호를 상기 제어부(300)의 제어신호에 의하여 선택 출력하는 제6 먹스(430)와,
상기 제5 먹스(420)와 제6 먹스(430)의 신호를 입력받고 더하거나 또는 빼는 덧셈기(440)와,
상기 덧셈기(440)로부터 출력되는 신호를 상기 제어부(300) 신호에 의하여 입력하고 상기 제1 먹스(310)와, 제4 먹스(390)와, 제5 먹스(420)와, 제6 먹스(430)에 출력하는 제4 레지스터(450)와,
상기 제4 레지스터(450) 신호를 쉬프트(SHIFT)하여 제3 먹스(380)에 인가하는 쉬프트부(370)와,
상기 덧셈기(440)로부터 발생하는 오버 플로우(OVF: OVER FLOW) 신호를 입출력하는 오버부(480)와,
상기 제4 레지스터(450)로부터 인가되는 채널(CHANNEL)신호를 저장하는 동시에 상기 제6 먹스(430)에 출력하는 채널메모리(460)와,
상기 제4 레지스터(450)로부터 인가되는 핑거(FINGER)신호를 저장하는 동시에 상기 제6 먹스(430)에 출력하는 핑거메모리(470)와,
상기 제4 레지스터(450)와 오버부(480) 신호를 입력하고 전력제어기준(POWER CONTROL THRESHOLD) 신호와 락 기준(LOCK THRESHOLD) 신호에 의하여 락 상태(LOCK STATUS) 신호와 타임트래킹(TIME TRACKING) 제어신호를 출력하는 검출부(490)로 구성된다.
이하, 상기와 같은 구성의 본 발명에 의한 코드분할다중접속 방식 시디엠에이 신호 복조 연산장치를 첨부된 도2와 도3을 참조하여 상세히 설명한다.
상기 제어부(300)는 신호 복조 연산 장치 전체를 감시하고 제어하는 동시에 각 기능부의 동작을 제어하는 제어신호를 출력한다.
상기 제1 먹스(310)는 얼리 수신기로부터 인가되는 I 신호와 Q 신호를 입력하는 동시에 I와 Q 심벌 파워신호와 I와 Q 파일롯 파워신호와 상기 제4 레지스터로부터 인가되는 신호를 입력하고, 상기 제어부(300)의 제어신호에 의하여 하나의 신호를 선택 출력한다.
상기 제1 먹스(310)로부터 출력되는 신호는 게인부(320)에 인가되어 이득이 높아진 상태로 제1 레지스터에 인가되고, 제2 먹스(350)와 곱셈기(360)에 각각 인가되며, 상기 제2 먹스(350)는 하이 레벨의 신호와 상기 제1 레지스터(340)의 신호를 상기 제어부(300)의 제어신호에 의하여 선택된 신호를 상기 곱셈기(360)에 출력하고, 상기 곱셈기(360)는 입력된 신호를 곱하여 제3 먹스(380)와 제4 먹스(390)에 각각 인가한다.
상기 제1 먹스(310)로부터 출력된 신호는 제5 레지스터(330)에 의하여 제3 먹스(380)와 제4 먹스(390)에 각각 인가된다.
상기 제3 먹스(380)는 상기와 같이 입력된 신호와 상기 제4 레지스터(450)로부터 인가된 신호가 쉬프트부(370)에 의하여 쉬프트된 신호를 함께 인가받고, 상기 제어부(300)의 제어신호에 의하여 선택된 신호를 제2 레지스터(400)에 출력하며, 상기 제2 레지스터(400)는 제5 먹스(420)에 출력하고, 상기 제5 먹스(420)는 로우 레벨의 신호와 제4 레지스터(450)로부터 인가된 신호를 동시 입력하며 상기 제어부(300)의 제어신호에 의하여 선택하여 상기 덧셈기(440)에 출력한다.
상기 제4 먹스(390)는 상기와 같이 곱셈기(360)와 제5 레지스터(330)로부터 인가된 신호와 상기 제4 레지스터(450)로부터 인가된 신호를 상기 제어부(300)로부터 인가된 신호에 의하여 선택된 신호를 제3 레지스터(410)에 출력하며, 상기 제3 레지스터(410)는 제어부(300)의 제어신호에 의하여 제6 먹스(430)에 출력한다.
상기 제6 먹스(430)는 상기 제3 레지스터(410)로부터 인가된 신호와, 로우 레벨의 신호와 상기 채널메모리(460)로부터 인가된 신호와 핑거메모리(470)로부터 인가된 신호와 상기 제4 레지스터(450)로부터 인가된 신호를 상기 제어부(300)의 제어신호에 의하여 선택하여 상기 덧셈기(440)에 출력한다.
상기 덧셈기(440)는 상기 제5 먹스(420)와 제6 먹스(430)로부터 인가된 신호를 더하거나 또는 빼어 제4 레지스터(450)에 출력하는 동시에 발생된 오버 플로우 신호는 오버부(480)에 출력한다.
상기 제4 레지스터(450)는 제어부(300)의 제어신호에 의하여 입력된 신호를 상기 제1 먹스(310), 쉬프트부(370), 제4 먹스(390), 제5 먹스(420), 제6 먹스(430)와 채널메모리(460) 및 핑거메모리(470)에 각각 인가하는 동시에 검출부(490)에 출력하고, 상기 검출부(490)는 오버부(480)의 신호도 입력한다.
상기 검출부(490)는 오버부(48)와 제4 레지스터(450)로부터 입력된 신호를 전력제어기준(POWER CONTROL THRESHOLD) 신호와 락 기준(LOCK THRESHOLD) 신호에 의하여 해당 처리를 하므로써, 락 상태(LOCK STATUS) 신호와 타임 트래킹 제어(TIME TRACKING CONTROL) 신호 및 RPC 신호 등을 출력한다.
상기와 같은 각 기능부에 인가되는 제어신호와 출력되는 신호의 상태는 첨부된 도3의 테이블에 상세히 도시되어 있다.
따라서, 본 발명은 다수의 먹스(310,350,380,390,420,430)와 다수의 레지스터(340,400,410,450,330)를 제어부(300)의 제어에 의하여 순차적으로 운용하므로써, 다수 가입자 채널의 신호를 동시에 파이프 라인(PIPE LINE) 연산처리할 수 있으므로, 먹스와 레지스터와 곱셈기와 덧셈기의 구성 숫자를 줄이는 장점과 크기를 작게하고 가격을 싸게 하는 등의 장점 등이 있다.
상기와 같은 구성의 본 발명은 다수 가입자 채널 신호의 위상정보를 파이프 라인에 의하여 동시 연산처리하므로, 복조를 신속하게 하고 연산장치의 크기를 작게 하며, 제조 비용을 싸게 하는 산업적 이용효과가 있다.
또한, 신호의 위상신호를 신속하게 복조처리하므로 복조성능이 제고되는 사용상 편리한 효과가 있다.

Claims (3)

  1. 코드분할다중접속 방식 신호들 중에서 하나를 선택하는 다수의 먹스와;
    상기 먹스로부터 출력된 신호들을 처리하기 위해 하나의 곱셈기와 하나의 덧셈기/감산기를 파이프라인 방식으로 구성하고,
    덧셈기/가산기로 부터의 출력을 피드백하도록 구성하여 상기 코드분할다중접속 방식 입력신호에 대해 연산을 수행하는 연산장치;를 포함하여 구성되며,
    상기 다수의 먹스는
    코드분할다중접속 방식 아이와 큐 신호의 심벌 파워와 파일롯 파워와 얼리 수신기 신호를 각각 입력하고 해당 제어신호에 의하여 하나를 선택 출력하는 제1 먹스와;
    제1 레지스터 신호와 하이 레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제2 먹스와;
    곱셈기와 제5 레지스터를 해당 제어신호에 의하여 선택 출력하는 제3 및 제4 먹스와;
    상기 제3 먹스 신호와 로우레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제5 먹스와;
    상기 제4 먹스 신호와 로우레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제6 먹스를 포함하는 것을 특징으로 하는 시디엠에이 신호 복조 연산장치.
  2. 코드분할다중접속 방식 아이와 큐 신호의 심벌 파워와 파일롯 파워와 얼리 수신기 신호를 각각 입력하고 해당 제어신호에 의하여 하나를 선택 출력하는 제1 먹스와;
    상기 제1 먹스의 출력신호를 해당 제어신호에 의하여 입출력하는 제1 및 제5 레지스터와;
    상기 제1 레지스터 신호와 하이 레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제2 먹스와;
    상기 제1 레지스터와 제2 먹스 신호를 곱하여 출력하는 곱셈기와;
    상기 곱셈기와 제5 레지스터를 해당 제어신호에 의하여 선택 출력하는 제3 및 제4 먹스와;
    상기 제3 먹스 신호와 로우레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제5 먹스와;
    상기 제4 먹스 신호와 로우레벨 신호를 해당 제어신호에 의하여 선택 출력하는 제6 먹스와;
    상기 제5 먹스와 제6 먹스의 신호를 입력받고 더하거나 또는 빼는 덧셈기와;
    상기 덧셈기의 신호를 입력하고 전력제어기준신호와 락 기준신호에 의하여 락 상태 신호와 타임트래킹 제어신호를 출력하는 검출부;로 이루어진 구성을 특징으로 하는 시디엠에이 신호 복조 연산장치.
  3. 제2 항에 있어서,
    각 기능부를 감시하고 해당 제어신호를 출력하는 제어부와;
    상기 덧셈기로부터 인가되는 채널신호를 저장하는 동시에 상기 제6 먹스에 출력하는 채널메모리와;
    상기 덧셈기로부터 인가되는 핑거신호를 저장하는 동시에 상기 제6 먹스에 출력하는 핑거메모리와;
    상기 제1 먹스로부터 출력되는 신호의 이득을 높이고 제1 레지스터에 인가하는 게인부와;
    상기 제3 먹스로부터 출력되는 신호를 상기 제어부 신호에 의하여 입력하고 제5 먹스에 출력하는 제2 레지스터와;
    상기 제4 먹스로부터 출력되는 신호를 상기 제어부 신호에 의하여 입력하고 제6 먹스에 출력하는 제3 레지스터와;
    상기 덧셈기로부터 출력되는 신호를 상기 제어부 신호에 의하여 입력하고 상기 제1 먹스와, 제4 먹스와, 제5 먹스와, 제6 먹스와, 채널메모리와, 핑거메모리에 출력하는 제4 레지스터와;
    상기 제4 레지스터 신호를 쉬프트하여 제3 먹스에 인가하는 쉬프트부와;
    상기 덧셈기로부터 발생하는 오버 플로우를 입력하고 상기 검출부에 인가하는 오버부;가 더 포함되어 이루어진 구성을 특징으로 하는 시디엠에이 신호 복조 연산장치.
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