KR100958319B1 - Signal detecting apparatus for Multiple-Input Multiple-Output system - Google Patents

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조종민
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Abstract

본 발명은 다중 입력 다중 출력 시스템의 신호 검출 장치에 관한 것으로서, 입력신호를 저장하는 입력 메모리부와; PED(partial Euclidean distance) 연산을 위한 신호를 연산하는 신호 생성부와; 상기 입력 메모리부 및 신호 생성부로부터 입력된 신호에 따라 각 노드의 소정 레벨에서 검색된 노드의 심벌과 그 이전 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 PED 연산부와; 상기 PED 연산부에서 연산 된 PED들을 크기가 작은 순서로 미리 정해진 K개 선택하여 해당 심벌 쌍을 탐색하는 정렬부와; 상기 정렬부에서 탐색 된 심벌 쌍이 저장되는 심벌 쌍 저장부를 포함하는 것을 특징으로 한다. 이에 의해, 신호 검출 성능 및 처리 속도를 향상시킬 수 있으며 별도의 하드웨어를 추가하지 아니하고도 다양한 변조방식을 지원할 수 있다.The present invention relates to a signal detection apparatus of a multiple input multiple output system, comprising: an input memory unit for storing an input signal; A signal generator for calculating a signal for a partial Euclidean distance (PED) operation; A PED calculator for calculating a PED value based on a symbol of a node retrieved at a predetermined level of each node and a symbol of a node retrieved at a previous level according to a signal input from the input memory unit and the signal generator; An alignment unit for selecting K PEDs calculated in the PED operation unit in order of decreasing size and searching for a corresponding pair of symbols; And a symbol pair storage unit for storing the symbol pairs found in the alignment unit. As a result, signal detection performance and processing speed may be improved, and various modulation schemes may be supported without additional hardware.

Description

다중 입력 다중 출력 시스템의 신호 검출 장치{Signal detecting apparatus for Multiple-Input Multiple-Output system}Signal detecting apparatus for multiple input multiple output system

본 발명은 다중 입력 다중 출력 시스템의 신호 검출 장치에 관한 것으로서, 더욱 상세하게는, 공간분할다중화(Space-Division Multiplexing) 방식으로 신호를 송수신하는 다중 입력 다중 출력(Multiple-Input Multiple-Output)시스템에서 공간적으로 다중화되어 있는 데이터를 검출하는 신호 검출 장치의 신호 검출 성능 및 처리 속도를 향상시킬 수 있으며 별도의 하드웨어를 추가하지 아니하고도 다양한 변조방식을 지원할 수 있는 다중 입력 다중 출력 시스템의 신호 검출 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal detection apparatus of a multiple input multiple output system, and more particularly, to a multiple input multiple output system for transmitting and receiving signals in a space-division multiplexing scheme. A signal detection device of a multi-input multiple output system capable of improving signal detection performance and processing speed of a signal detection device that detects spatially multiplexed data and capable of supporting various modulation schemes without adding additional hardware. will be.

최근 무선 통신 환경에서 고품질 및 고속의 데이터 전송이 요구됨에 따라, 한정된 주파수를 효율적으로 사용하기 위하여 다중 안테나를 이용한 다중 입력 다중 출력(Multiple-Input Multiple-Output : 이하 'MIMO'라 칭함)시스템이 사용되고 있다.As high quality and high speed data transmission is required in a wireless communication environment, a multiple-input multiple output (MIMO) system using multiple antennas is used to efficiently use a limited frequency. have.

MIMO 시스템은 시공간부호화(Space-Time Coding) 방식, 혹은, 공간분할다중화(Space-Division Multiplexing) 방식으로 운용될 수 있다. 시공간부호화 방식은 서로 다른 안테나에서 전송되는 데이터를 인코딩함으로써 무선 통신 시스템의 신뢰성을 높일 수 있는 기술이다. 그리고, 공간분할다중화(Space-Division Multiplexing) 방식은, 각 안테나에서 서로 독립적인 데이터를 동시에 전송함으로써 데이터 전송률을 증가시키는 기술이다.The MIMO system may be operated by space-time coding or space-division multiplexing. Space-time encoding is a technology that can improve the reliability of a wireless communication system by encoding data transmitted from different antennas. Space-division multiplexing is a technique for increasing data rate by simultaneously transmitting data independent of each antenna.

MIMO 시스템에서 공간분할다중화를 통해 송신 안테나별로 각각 독립적인 심벌을 전송하는 경우, 수신단에서 수신 심벌로부터 송신 심벌을 검출해 내는 다양한 기술들이 제안된바 있다. 특히, ML(Maximum Likelihood) 검출 기법은 심벌 검출을 위해 전송 가능한 모든 경우의 심벌 벡터에 대해 유클리디언 거리(Euclidean distance)를 계산, 비교하는 기술로서 성능 측면에서 가장 우수한 기술이다. 그러나, 안테나 수와 변조방식의 크기가 증가하면 그 복잡도가 지수적으로 증가하기 때문에 구현이 매우 어렵다는 문제점이 있다. In case of transmitting an independent symbol for each transmitting antenna through spatial division multiplexing in a MIMO system, various techniques for detecting a transmitting symbol from the receiving symbol at the receiving end have been proposed. In particular, the ML (Maximum Likelihood) detection technique is a technique that calculates and compares Euclidean distance with respect to symbol vectors in all cases that can be transmitted for symbol detection. However, as the number of antennas and the size of the modulation scheme increase, the complexity increases exponentially, which makes the implementation very difficult.

이러한 ML 검출의 복잡도를 감소시키기 위하여 스피어 디코딩(sphere decoding) 기법이 개발되었다. 스피어 디코딩 기법은 잡음 분산과 채널 상태를 고려하여 초기에 설정된 반경으로 이루어진 구 내에 존재하는 심벌 벡터 셋에 대해서만 유클리디언 거리 계산이 수행함으로써, ML 검출의 복잡도를 감소시킨다.In order to reduce the complexity of such ML detection, a sphere decoding technique has been developed. The sphere decoding technique reduces the complexity of ML detection by performing Euclidean distance calculation only on a set of symbol vectors existing in a sphere having an initially set radius in consideration of noise variance and channel conditions.

일반적으로 스피어 디코딩 기법은 깊이 우선(depth-first) 탐색과 너비 우선(width-first) 탐색 방법으로 분류할 수 있다. In general, spear decoding techniques can be classified into depth-first search and width-first search.

깊이 우선(depth-first) 탐색 알고리즘은 전후방으로 트리탐색을 함으로써 ML 검출의 복잡도를 낮출 수 있다. 그러나, 디지털 회로에서 처리량(throughput)을 높일 수 있는 파이프라인 특성을 이용하여 구현할 수 없으며, 연산량이 가변적이기 때문에 최악의 경우 ML 검출의 복잡도를 갖는 탐색을 해야 하는 문제점이 있다. The depth-first search algorithm can reduce the complexity of ML detection by tree searching back and forth. However, the digital circuit cannot be implemented by using a pipeline characteristic that can increase throughput, and since the calculation amount is variable, there is a problem that a search having a complexity of ML detection has to be performed in the worst case.

반면에 너비 우선(breadth-first) 탐색 알고리즘은 전방 방향으로만 최적의 후보군을 찾도록 되어 있으며, 특히, K-best 스피어 디코딩 알고리즘은 각 트리탐색 레벨에서 K개의 최적의 후보군만을 저장한다.The breadth-first search algorithm, on the other hand, is designed to find the best candidate only in the forward direction. In particular, the K-best sphere decoding algorithm stores only the K best candidates at each tree search level.

도 1은 종래의 스피어 디코딩 방법에 따른 노드 선택 상태도로서, K-best 스피어 디코딩 알고리즘에 따라 최적의 후보군을 선택하는 과정을 도시한 것이다. FIG. 1 is a node selection state diagram according to a conventional sphere decoding method, and illustrates a process of selecting an optimal candidate group according to a K-best sphere decoding algorithm.

도 1에 도시된 바와 같이, 레벨 i에는 노드 1, 3, 5, 7이 존재하며, 각각의 노드는 0.2, 0.3, 0.4, 0.5의 누적 PED(partial Euclidean distance)값을 가지고 있다. 여기서, 노드 7은 PED 값이 0.5로 가장 높으므로 후보군에서 탈락된다.As shown in FIG. 1, nodes 1, 3, 5, and 7 exist at level i , and each node has a cumulative partial Euclidean distance (PED) value of 0.2, 0.3, 0.4, and 0.5. Here, node 7 is eliminated from the candidate group because the PED value is the highest as 0.5.

레벨 i에서 선택된 후보군 노드들은 레벨 i-1로 확장되어 새로운 PED 값을 연산하고 다시 후보군 노드를 갱신하면 노드 2, 4, 6이 선택된다. 여기서, 노드 8은 PED값이 0.55이고 노드 6은 PED값이 0.7로써, 노드 8이 더 낮은 PED 값을 가지고 있지만 이미 레벨 i에서 노드 7값이 버려 졌기 때문에 두 레벨의 탐색과정 동안 최적의 후보군은 노드 쌍 (1, 2), (3, 4), (5, 6)이 된다.When calculating the new value PED selected candidate nodes are expanded to a level i-1 from the level i, and again updates the candidate node is selected nodes 2, 4, 6. Here, node 8 has a PED value of 0.55 and node 6 has a PED value of 0.7. Since node 8 has a lower PED value, but node 7 has already been discarded at level i , the best candidates for both levels of discovery are Node pairs (1, 2), (3, 4), (5, 6).

이러한 K-best 스피어 디코딩 알고리즘은 K값이 충분히 크지 않을 경우, 이전 레벨의 오차 전달에 의해 성능 저하가 발생하고 처리량을 일정하게 유지시킬 수 있다 할지라도 디코딩 지연이 증가하게 되는 단점이 있다. This K-best sphere decoding algorithm has a disadvantage in that if the K value is not large enough, the decoding delay is increased even though the performance degradation may be caused by the error transfer of the previous level and the throughput may be kept constant.

또한, 종래의 K-best 스피어 디코딩 알고리즘 방식의 하드웨어 구조는 한 가지 변조 방식만 지원되므로, 다양한 변조 방식을 지원하기 위해서는 하드웨어 구성을 추가해야하므로 설계 면적이 증가하는 단점이 있다. In addition, since the hardware structure of the conventional K-best sphere decoding algorithm scheme supports only one modulation scheme, it is necessary to add a hardware configuration in order to support various modulation schemes, thereby increasing the design area.

본 발명은 전술한 문제점을 해결하기 위해 안출 된 것으로서, 공간분할다중화(Space-Division Multiplexing) 방식으로 신호를 송수신하는 다중 입력 다중 출력(Multiple-Input Multiple-Output)시스템에서 공간적으로 다중화되어 있는 데이터를 검출하는 신호 검출 장치의 신호 검출 성능 및 처리 속도를 향상시킬 수 있으며 별도의 하드웨어를 추가하지 아니하고도 다양한 변조방식을 지원할 수 있는 다중 입력 다중 출력 시스템의 신호 검출 장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and the present invention provides a method for spatially multiplexing data in a multiple-input multiple-output system that transmits and receives a signal in a space-division multiplexing scheme. It is an object of the present invention to provide a signal detection device of a multi-input multiple output system that can improve signal detection performance and processing speed of a signal detection device to detect and can support various modulation schemes without adding additional hardware.

전술한 목적을 달성하기 위한 본 발명에 따른 다중 입력 다중 출력 시스템의 신호 검출 장치는, 입력신호를 저장하는 입력 메모리부와; PED(partial Euclidean distance) 연산을 위한 신호를 연산하는 신호를 생성하는 신호 생성부와; 상기 입력 메모리부 및 신호 생성부로부터 입력된 신호에 따라 각 노드의 소정 레벨에서 검색된 노드의 심벌과 그 이전 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 PED 연산부와; 상기 PED 연산부에서 연산 된 PED들을 크기가 작은 순서로 미리 정해진 K개 선택하여 해당 심벌 쌍을 탐색하는 정렬부와; 상기 정렬부에서 탐색 된 심벌 쌍이 저장되는 심벌 쌍 저장부를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a signal detecting apparatus for a multiple input multiple output system, comprising: an input memory unit for storing an input signal; A signal generator for generating a signal for calculating a signal for a partial Euclidean distance (PED) operation; A PED calculator for calculating a PED value based on a symbol of a node retrieved at a predetermined level of each node and a symbol of a node retrieved at a previous level according to a signal input from the input memory unit and the signal generator; An alignment unit for selecting K PEDs calculated in the PED operation unit in order of decreasing size and searching for a corresponding pair of symbols; And a symbol pair storage unit for storing the symbol pairs found in the alignment unit.

여기서, 상기 PED 연산부는, 레벨 i = M, M-1, M-2, ... , 1.이고, 레벨 i에서의 PED L i (s (j-1) )일 경우, 하기 [수학식 6]을 이용하여 상기 트리탐색의 이전 레벨 에서 검색된 노드의 심벌과 현재 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 것이 가능하다.Here, when the PED calculation unit is at level i = M, M-1, M-2, ..., 1. and PED L i (s (j-1) ) at the level i , 6], it is possible to calculate the PED value based on the symbol of the node retrieved at the previous level of the tree search and the symbol of the node retrieved at the current level.

[수학식 6]&Quot; (6) "

Figure 112008043353910-pat00001
Figure 112008043353910-pat00001

여기서, j=2i이고,

Figure 112008043353910-pat00002
는 트리 탐색의 이전 레벨에서 찾아진 심벌의 부분 벡터이다.Where j = 2i,
Figure 112008043353910-pat00002
Is the partial vector of symbols found at the previous level of tree traversal.

또한, 상기 PED 연산부는, 레벨 i = M, M-1, M-2, ... , 1.이고, 레벨 i에서의 PED L i (s (j-1) )일 경우, 하기 [수학식 7]을 이용하여 상기 트리탐색의 이전 레벨에서 검색된 노드의 심벌과 현재 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 것이 가능하다.Further, when the PED calculation unit is at level i = M, M-1, M-2, ..., 1. and PED L i (s (j-1) ) at the level i , 7], it is possible to calculate the PED value based on the symbol of the node retrieved at the previous level of the tree search and the symbol of the node retrieved at the current level.

[수학식 7][Equation 7]

Figure 112008043353910-pat00003
Figure 112008043353910-pat00003

여기서,

Figure 112008043353910-pat00004
항과
Figure 112008043353910-pat00005
항은 이전 레벨에서 검출된 s (j+1) 에 의해서만 영향을 받는다.here,
Figure 112008043353910-pat00004
Section
Figure 112008043353910-pat00005
The term is only affected by s (j + 1) detected at the previous level.

한편, 상기 정렬부는, 상기 PED 연산부에서 출력되는 PED값들을 선택적으로 출력하는 멀티플렉서와; 상기 멀티플렉서를 통해 입력된 PED값들을 오름차순으로 정렬하여 출력하는 정렬기와; 상기 정렬기에서 출력된 PED값이 저장되는 메모리A 및 메모리 B와; 입력신호의 변조 방식에 따라 상기 메모리A 및 메모리 B가 메모리 로직이 사용되지 않을 때는 동작이 정지되는 클록 게이팅(clock gating) 기법으로 동작하도록 제어하는 정렬제어부를 포함하는 것이 가능하다.On the other hand, the alignment unit, and a multiplexer for selectively outputting the PED value output from the PED operation unit; A sorter for sorting and outputting the PED values inputted through the multiplexer in ascending order; Memory A and memory B for storing PED values output from the sorter; According to a modulation method of the input signal, the memory A and the memory B may include an alignment control unit for controlling to operate by a clock gating technique in which the operation is stopped when the memory logic is not used.

여기서, 상기 정렬기는, 소정 클록 사이클마다 상기 멀티플렉서로부터 PED값을 입력받는 버퍼와; 상기 버퍼로 입력되는 PED값들의 크기를 비교하여 오름차순으로 출력하는 복수개의 비교기를 포함하는 것이 가능하다.The sorter may include a buffer configured to receive a PED value from the multiplexer every predetermined clock cycle; It is possible to include a plurality of comparators for comparing the size of the PED value input to the buffer and output in ascending order.

또한, 상기 입력신호의 변조방식은 BPSK, QPSK, 16-QAM, 64-QAM을 포함하는 것이 가능하다.In addition, the modulation scheme of the input signal may include BPSK, QPSK, 16-QAM, and 64-QAM.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 다중 입력 다중 출력 시스템의 신호 검출 장치에 대해서 상세하게 설명한다. 다만, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한 다.Hereinafter, a signal detection apparatus of a multiple input multiple output system according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, in describing the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.

본 발명이 적용되는 다중 입력 다중 출력(Multiple-Input Multiple-Output : 이하 'MIMO'라 칭함)시스템은 M개의 송신 안테나와 N개의 수신 안테나로 이루어지고, 기저대역 N차원 수신 심벌 벡터는 [수학식 1]로 나타낼 수 있다.The multiple-input multiple-output (MIMO) system to which the present invention is applied consists of M transmit antennas and N receive antennas, and the baseband N-dimensional receive symbol vector is represented by 1].

Figure 112008043353910-pat00006
Figure 112008043353910-pat00006

여기서

Figure 112008043353910-pat00007
는 M차원 송신 신호 벡터이고 각 신호성분들은 BPSK, QPSK, 16-QAM, 64-QAM과 같은 복소성좌도 내에서 독립적으로 나타나는 심벌이다.
Figure 112008043353910-pat00008
는 N×M 채널 행렬이고, 행렬 내의
Figure 112008043353910-pat00009
는 j번째 송신안테나와 i번째 수신안테나 사이의 전달함수이다. 모든
Figure 112008043353910-pat00010
는 각 차원마다 평균값이 0이고 분산이 0.5인 i.i.d 복소 랜덤 가우시안 변수이고, 수신기에서는 이 채널 정보를 모두 알고 있다고 가정한다.
Figure 112008043353910-pat00011
는 평균 0, 분산
Figure 112008043353910-pat00012
인 i.i.d 복소 가우시안 잡음이다. [수학식 1]의 복소수 형태의 식은 아래의 [수학식 2]로 나타낼 수 있다.here
Figure 112008043353910-pat00007
Is an M-dimensional transmission signal vector and each signal component is a symbol that appears independently in a complex locus such as BPSK, QPSK, 16-QAM, and 64-QAM.
Figure 112008043353910-pat00008
Is an N × M channel matrix, and
Figure 112008043353910-pat00009
Is a transfer function between the j th transmit antenna and the i th receive antenna. all
Figure 112008043353910-pat00010
Is an iid complex random Gaussian variable with an average value of 0 and a variance of 0.5 for each dimension, and assume that the receiver knows all of this channel information.
Figure 112008043353910-pat00011
Is an average of 0, variance
Figure 112008043353910-pat00012
Iid is a complex Gaussian noise. The complex form of Equation 1 may be represented by Equation 2 below.

Figure 112008043353910-pat00013
Figure 112008043353910-pat00013

여기서

Figure 112008043353910-pat00014
Figure 112008043353910-pat00015
는 (ㆍ)의 실수부와 허수부이다. n을 2N, m을 2M이라 할 경우, [수학식 2]의 N×M채널 행렬
Figure 112008043353910-pat00016
는 아래의 [수학식 3]과 같이 QR분할방식으로 삼각행렬로 표현할 수 있다.here
Figure 112008043353910-pat00014
and
Figure 112008043353910-pat00015
Is the real part and the imaginary part of (·). When n is 2N and m is 2M, the N × M channel matrix of Equation 2
Figure 112008043353910-pat00016
Can be expressed as a triangular matrix by the QR division method as shown in Equation 3 below.

Figure 112008043353910-pat00017
Figure 112008043353910-pat00017

여기서 R은 n×m 상삼각행렬이고 Q는 직교하는 열을 갖는 n×m행렬이다. [수학식 2]에

Figure 112008043353910-pat00018
를 곱하면 다음의 [수학식 4]와 같이 표현할 수 있다.Where R is an n × m upper triangular matrix and Q is an n × m matrix with orthogonal columns. In [Equation 2]
Figure 112008043353910-pat00018
By multiplying it can be expressed as Equation 4 below.

Figure 112008043353910-pat00019
Figure 112008043353910-pat00019

여기서

Figure 112008043353910-pat00020
이고
Figure 112008043353910-pat00021
이다. MIMO 검출의 목적은 성상도 상에서 가장 가까운 심벌위치,
Figure 112008043353910-pat00022
를 찾는 것이고 이는 [수학식 5]와 같이 나타낼 수 있다.here
Figure 112008043353910-pat00020
ego
Figure 112008043353910-pat00021
to be. The purpose of MIMO detection is to locate the nearest symbol position on the constellation,
Figure 112008043353910-pat00022
This can be expressed as [Equation 5].

Figure 112008043353910-pat00023
Figure 112008043353910-pat00023

여기서 각 s의 값은 실수 성좌도내의 점 Ω, 즉

Figure 112008043353910-pat00024
에서 정의된다.Where the value of each s is the point Ω in real constellation
Figure 112008043353910-pat00024
Is defined in.

도 2는 본 발명의 실시 예에 따른 다중 입력 다중 출력 시스템의 신호 검출 장치의 제어 블록도로서, 4 x 4 MIMO 신호 검출 장치를 예시하고 있다. 따라서, 4 레벨의 트리로 구성되어 K i = 4, 레벨 i = 2, 3, 4의 값을 가질 수 있으며, 최대 4개(BPSK, QPSK, 16-QAM, 64-QAM)까지의 다른 변조 방식을 지원할 수 있다. 2 is a control block diagram of a signal detection apparatus of a multiple input multiple output system according to an exemplary embodiment of the present invention, illustrating a 4 x 4 MIMO signal detection apparatus. Thus, K i consists of a tree of four levels = 4, level i = 2, 3, 4, and can support up to four other modulation schemes (BPSK, QPSK, 16-QAM, 64-QAM).

도 2에 도시된 바와 같이, 본 발명의 신호 검출 장치는 입력신호를 저장하는 RAM Y(2)와 RAM R(4)과, PED(partial Euclidean distance) 연산을 위한 신호를 연산하는 신호를 생성하는 신호 생성부(6)와, RAM Y(2)와 RAM R(4) 및 신호 생성부(6)로부터 입력된 신호에 따라 PED를 연산하는 PED 연산부(100)와, PED 연산부(100)에서 연산 된 PED값으로부터 최적의 K개의 PED값들을 선택하여 그 심벌 쌍을 RAM PE1(12), RAM PE2(14), RAM PE3(16), RAM PE4(18)에 저장하고 그 누적값을 RAM PED(8)에 저장하는 정렬부(200)와, 이들의 동작을 제어하는 제어부(10)를 포함한다.As shown in FIG. 2, the signal detection apparatus of the present invention generates a signal for calculating a signal for RAM Y (2) and RAM R (4) for storing an input signal and a PED (partial Euclidean distance) operation. The PED calculator 100 calculates the PED according to the signals input from the signal generator 6, the RAM Y (2), the RAM R (4), and the signal generator 6, and the PED calculator 100 Select the optimal K PED values from the calculated PED values and store the symbol pairs in RAM PE1 (12), RAM PE2 (14), RAM PE3 (16), and RAM PE4 (18), and store the accumulated values in RAM PED ( And a control unit 10 for controlling the operation thereof.

RAM Y(2)와 RAM R(4)에는 검출하고자 하는 입력신호가 [수학식 3] 및 [수학식 5]에 따 변수 y와 R의 형태로 저장된다.In RAM Y (2) and RAM R (4), input signals to be detected are stored in the form of variables y and R according to [Equation 3] and [Equation 5].

신호 생성부(6)는 PED 연산부(100)에서 PED 연산 시 사용되는 잠재적인 후보군{s j , s j-1 }을 연산한다. The signal generator 6 calculates a potential candidate group { s j , s j-1 } used in the PED calculation in the PED calculator 100.

정렬부(200)는 PED 연산부(100)에서 출력된 PED값들을 정렬하고 최적의 K i 개 의 값을 찾고 그에 대응하는 심벌 쌍 {s j , s j -1 }을 찾는다. The sorter 200 sorts the PED values output from the PED calculator 100, finds the optimal K i values, and finds a corresponding pair of symbols { s j , s j -1 }.

RAM PED(8)에는 PED 연산부(100)에서 정렬 연산 후에 누적된 PED 값들이 저장된다. The RAM PED 8 stores PED values accumulated after the sorting operation in the PED calculator 100.

RAM PE1(12), RAM PE2(14), RAM PE3(16), RAM PE4(18)는 각각 심벌 쌍 {s 8 , s 7 }, {s 6 , s 5 }, {s 4 , s 3 }, {s 2 , s 1 }을 저장한다. 이 심벌 쌍은 정렬연산에 따라 결정된 최적의 후보군으로서, 출력버퍼(18)를 통해 출력된다. RAM PE1 (12), RAM PE2 (14), RAM PE3 (16), and RAM PE4 (18) are symbol pairs { s 8 , s 7 }, { s 6 , s 5 }, { s 4 , s 3 } respectively. , { s 2 , s 1 }. This symbol pair is an optimal candidate group determined by the sort operation, and is output through the output buffer 18.

여기서, PED 연산부(100)는 최적의 후보군을 찾는 과정에서 성능 향상에 도움을 줄 수 있는 잠재적인 후보군이 삭제될 가능성을 배제하기 위해서 트리탐색시 2개 레벨에서 동시에 심벌검출을 수행하며, 탐색의 각 레벨에서는 K i 개의 심벌 쌍이 유지된다. Here, the PED calculation unit 100 performs symbol detection at two levels at the time of tree search in order to exclude the possibility that potential candidate groups that can help improve performance in the process of finding an optimal candidate group are deleted. At each level, K i symbol pairs are maintained.

도 3은 PED 연산부의 제어 블록도로서, PED 연산을 위한 연산블록들로 구성할 수 있다.3 is a control block diagram of the PED calculation unit, and may be configured with operation blocks for PED operation.

신호 탐색 시, 초기 PED L M +1 = 0, 입력 y, R 을 설정하여 PED 값이 초기화되며, PED 연산부(100)는 각 레벨 i에서 PED값을 연산한다. 여기서, i = M, M-1, M-2, ... , 1.일때, 레벨 i에서 PED L i (s (j-1) )는 [수학식 6]과 같이 산출될 수 있다.During signal search, the PED value is initialized by setting initial PED L M +1 = 0, input y, R, and the PED calculator 100 calculates the PED value at each level i. Here, when i = M, M-1, M-2, ..., 1. PED L i (s (j-1) ) at the level i may be calculated as shown in [Equation 6].

Figure 112008043353910-pat00025
Figure 112008043353910-pat00025

여기서 j=2i이다. [수학식 6]에서

Figure 112008043353910-pat00026
는 트리 탐색의 이전 레벨에서 찾아진 심벌의 부분 벡터이다. [수학식 6]은 [수학식 7] 같이 다시 나타낼 수 있다.Where j = 2i. In [Equation 6]
Figure 112008043353910-pat00026
Is the partial vector of symbols found at the previous level of tree traversal. Equation 6 may be represented again as in Equation 7.

Figure 112008043353910-pat00027
Figure 112008043353910-pat00027

[수학식 7]에서의

Figure 112008043353910-pat00028
항과
Figure 112008043353910-pat00029
항은 이전 레벨에서 검출된 s (j+1) 에 의해서만 영향을 받는다. ΩQ개이고 레벨 i-1에서 K i -1 개의 후보군 s (j+1) 을 갖는다면, 이 단계에서 전체 PED 값의 개수는 G= K i -1 ×Q가 된다.In [Equation 7]
Figure 112008043353910-pat00028
Section
Figure 112008043353910-pat00029
The term is only affected by s (j + 1) detected at the previous level. If Ω is Q and has K i -1 candidate groups s (j + 1) at level i-1 , the total number of PED values at this stage is G = K i -1 x Q.

PED 연산부(100)는 상기 [수학식 7]의 연산을 수행할 수 있는 복수개의 연산블록으로 구성된다. 먼저 RAM R(4) 및 신호 생성부(6)로부터 입력된 신호가 저장 블록(110, 112, 114)에 저장된다. 저장된 입력신호에는 제1합산블록(120) 및 제2합산블록(126)에서 RAM Y(2)로부터 출력된 값 yj -1, yj가 각각 합산된다. 이 후, 각기 연산 된 신호는 합산블록들(122, 124, 128, 130)을 통해 이전 레벨에서 검출된 s (j+1 에 따른

Figure 112008043353910-pat00030
Figure 112008043353910-pat00031
등이 합산되어 최종적으로 PED L i (s (j-1) )이 출력된다. PED calculation unit 100 is composed of a plurality of operation blocks that can perform the operation of the equation (7). First, signals input from the RAM R 4 and the signal generator 6 are stored in the storage blocks 110, 112, and 114. The values y j -1 and y j output from the RAM Y (2) at the first sum block 120 and the second sum block 126 are added to the stored input signals, respectively. After that, the computed signal is calculated according to s (j + 1 ) detected at the previous level through the summation blocks 122, 124, 128, and 130.
Figure 112008043353910-pat00030
And
Figure 112008043353910-pat00031
Etc. are summed and finally PED L i (s (j-1) ) is output.

이러한 구성을 갖는 PED 연산부(100)를 통해 최적의 후보군을 탐색하는 경우 트리탐색시 2개 레벨에서 동시에 심벌 검출을 수행할 수 있다. 도 4는 본 신호 수신 장치의 PED 연산부(100)의 노드 선택 상태도이다.When searching for an optimal candidate group through the PED calculator 100 having such a configuration, symbol detection may be simultaneously performed at two levels during tree search. 4 is a node selection state diagram of the PED calculator 100 of the present signal receiving apparatus.

도 4에 도시된 바와 같이, 레벨 i에 존재하는 노드 1, 3, 5, 7과, 레벨 i-1에 존재하는 노드 2, 4, 6, 8은 동시에 탐색 된다. 레벨 i에는 노드 1, 3, 5, 7이 존재하며, 각각의 노드는 0.2, 0.3, 0.4, 0.5의 누적 PED 값을 가지고 있다. 그리고, 레벨 i-1에는 노드 2, 4, 6, 8이 존재하며, 각각의 노드는 0.3, 0.4, 0.7, 0.55의 누적 PED 값을 가지고 있다.4, the level of the node i exists, 1, 3, 5, 7, and nodes existing in, a level i-1 2, 4, 6 , 8 which is in the search at the same time. At level i, there are nodes 1, 3, 5, and 7, and each node has a cumulative PED of 0.2, 0.3, 0.4, and 0.5. At level i-1 , nodes 2, 4, 6, and 8 exist, and each node has a cumulative PED value of 0.3, 0.4, 0.7, and 0.55.

이에, 레벨 i의 노드 및 레벨 i-1의 노드를 동시에 탐색하면, 노드 쌍 (7, 8)의 최종 누적 PED 값은 0.55이고 노드 (5, 6)의 최종 누적 PED는 0.7이기 때문에 현재 레벨에서의 최종적으로 선택된 후보군은 (7, 8), (1, 2), (3, 4)가 된다.Therefore, when the search for a node of a node and a level i-1 of level i at the same time, the node pair final cumulative PED value of (7,8) is 0.55, and the current level because the final cumulative PED 0.7 the nodes (5, 6) The finally selected candidate groups of are (7, 8), (1, 2), (3, 4).

이상 설명한 바와 같이, PED 연산부(100)는 최적의 후보군을 찾는 과정에서 성능 향상에 도움을 줄 수 있는 잠재적인 후보군이 삭제될 가능성을 배제하기 위해서 트리 탐색시 2개 레벨에서 동시에 심벌검출을 수행한다. 탐색의 각 레벨에서는 K i 개의 심벌 쌍이 유지된다. 기존의 알고리즘과 비교했을 때 제안된 알고리즘의 탐색 레벨의 수는 절반으로 감소되었고, 잠재적인 후보군을 찾기 위한 심벌탐색 공간이 확장되었기 때문에 성능을 향상시킬 수 있다. As described above, the PED calculation unit 100 performs symbol detection at two levels at the time of tree search in order to exclude the possibility that potential candidate groups that can help improve performance in the process of finding an optimal candidate group are deleted. . At each level of the search, K i symbol pairs are maintained. Compared with the conventional algorithm, the number of search levels of the proposed algorithm is reduced by half, and the performance is improved because the symbol search space for searching for potential candidates is expanded.

한편, 정렬부(200)는 PED 연산부(100)에서 출력된 PED L i (s (j-1) )을 오름차순으로 정렬하고 최적의 K i 개의 값을 찾고 그에 대응하는 심벌 쌍 {s j , s j -1 }을 찾는 한편, 정렬 연산 후에 누적된 PED 값들을 RAM PED(8)에 저장한다. 이러한 정렬부(200)의 구성은 도 5에 도시된 바와 같다. Meanwhile, the sorting unit 200 sorts the PED L i (s (j-1) ) output from the PED calculating unit 100 in ascending order, finds the optimal K i values, and corresponds to the symbol pair { s j , s j −1 }, while storing the accumulated PED values in the RAM PED 8 after the sort operation. The configuration of the alignment unit 200 is as shown in FIG.

도 5는 본 발명의 일 실시예에 따른 정렬부(200)의 제어블록도로서, 도 3의 4 x 4 MIMO 신호 검출 장치에 실시 가능한 구성을 예시하고 있다.5 is a control block diagram of the alignment unit 200 according to an embodiment of the present invention, illustrating a configuration that may be implemented in the 4 x 4 MIMO signal detection apparatus of FIG.

도 5에 도시된 바와 같이 정렬부(200)는, PED 연산부(100)에서 출력되는 PED값들을 1개씩 선택하여 출력하는 멀티플렉서(210)와 멀티플렉서(210)를 통해 입력된 PED값들을 오름차순으로 정렬하여 출력하는 정렬기(220)와, 정렬기(220)에서 출력된 PED값을 저장하는 메모리A, B(240, 250)와, 이들을 제어하는 정렬제어부(230)를 포함한다.As shown in FIG. 5, the sorter 200 sorts the PED values input through the multiplexer 210 and the multiplexer 210 in ascending order by selecting the PED values output by the PED calculator 100 one by one. And a sorter 220 for outputting the memory, memory A and B 240 and 250 for storing the PED values output from the sorter 220, and an alignment controller 230 for controlling them.

멀티플렉서(210)는 정렬제어부(230)에서 출력된 선택신호(SEL)에 따라, 입력된 PED값들을 선택적으로 출력한다.The multiplexer 210 selectively outputs the input PED values according to the selection signal SEL output from the alignment controller 230.

정렬기(220)는 16개의 입력을 가지고, BPSK, QPSK, 16-QAM, 64-QAM의 4가지 변조방식을 지원한다. 이에, 256, 64개의 입력을 갖는 정렬기(220)는 16개의 입력을 갖는 정렬기(220)로 구현되어 복잡도를 감소시킬 수 있다.Aligner 220 has 16 inputs and supports four modulation schemes: BPSK, QPSK, 16-QAM, and 64-QAM. Accordingly, the sorter 220 having 256 and 64 inputs may be implemented as the sorter 220 having 16 inputs, thereby reducing complexity.

메모리A, B(240, 250)는 4-word RAM으로 구성되어 정렬기(220)에서 정렬된 PED값이 저장된다. 여기서, 정렬기(220)에서 출력된 값은 4가지 변조 방식에 따라 각기 다르게 출력되므로, 정렬제어부(230)는 각 변조 방식에 따라 메모리A, B(240, 250)가 메모리 로직이 사용되지 않을 때는 동작을 정지시키는 클록 게이팅(clock gating) 기법으로 동작하여 전력소모를 줄일 수 있다. 예컨대, 16-QAM과 64-QAM 모드에서는 정렬기(220)에서 정렬된 값들이 4-word RAM인 메모리A, B(240, 250)에 저장된다. 반면, BPSK, QPSK 모드에서는 메모리A, B(240, 250)가 클록 게이팅 기법으로 동작하고, 16-QAM 모드에서는 메모리B(250)가 같은 방식으로 클록 게이팅 기법으로 동작한다.Memory A, B (240, 250) is composed of 4-word RAM to store the PED value sorted in the sorter 220. Here, since the values output from the sorter 220 are differently output according to four modulation schemes, the alignment controller 230 may not use memory logic in memory A and B 240 and 250 according to each modulation scheme. In this case, the power consumption can be reduced by operating with a clock gating technique that stops operation. For example, in 16-QAM and 64-QAM modes, the values sorted by the sorter 220 are stored in the memories A and B 240 and 250 which are 4-word RAMs. On the other hand, in the BPSK and QPSK modes, the memory A and B (240 and 250) operate in the clock gating scheme, and in the 16-QAM mode, the memory B 250 operates in the same manner in the clock gating technique.

한편, 16개의 입력을 가지고, BPSK, QPSK, 16-QAM, 64-QAM의 4가지 변조방식을 지원하는 정렬기(220)의 구조는 도 6에 도시된 바와 같다.Meanwhile, the structure of the aligner 220 having 16 inputs and supporting four modulation schemes of BPSK, QPSK, 16-QAM, and 64-QAM is illustrated in FIG. 6.

도 6은 본 발명의 일 실시예에 따른 정렬기의 제어블록도로서, 도 5의 16개의 입력을 갖는 정렬기에 구현 가능한 구성을 예시한 것이다.FIG. 6 is a control block diagram of an aligner according to an embodiment of the present invention, illustrating a configuration that may be implemented in the aligner having 16 inputs of FIG. 5.

도 6에 도시된 바와 같이, 본 발명의 정렬기(220)는 입력신호가 버퍼링되는 버퍼(222)와, 각 입력값의 크기를 비교하기 위한 다수개의 비교기(224)를 구비하 여, 입력값을 그 크기에 따라 오름 차순으로 정렬한다.As shown in FIG. 6, the sorter 220 of the present invention includes a buffer 222 in which an input signal is buffered, and a plurality of comparators 224 for comparing the magnitude of each input value. Sort in ascending order according to their size.

버퍼(222)에는 매 클록 사이클마다 입력포트 p로 새로운 PED값이 입력된다. 입력된 PED값은 복수개의 비교기(224)를 통해 크기가 비교되어, p1부터 p7까지 오름차순으로 정렬된 PED 값은 출력포트를 통해서 출력된다. 정렬기(220)에서 출력된 PED값을 저장하는 메모리A, B(240, 250)(도 5 참조)에 저장된다. A new PED value is input to the buffer 222 through the input port p every clock cycle. The input PED values are compared in size through a plurality of comparators 224, and the PED values arranged in ascending order from p1 to p7 are output through the output port. The PED values output from the sorter 220 are stored in memories A and B 240 and 250 (see FIG. 5).

이상 설명한 바와 같이, 본 발명의 신호 검출 장치는, PED 연산부(100)에서 트리탐색시 2개 레벨에서 동시에 심벌 검출을 수행함으로써, 기존의 알고리즘과 비교했을 때 탐색 레벨의 수는 절반으로 감소시키고, 잠재적인 후보군을 찾기 위한 심벌탐색 공간을 확장하여 성능을 향상시킬 수 있다. 또한, 정렬부(200)는 입력신호의 변조방식에 따라 내부 메모리를 클록 게이팅 기법으로 운용하여 PED 연산부에서 출력된 PED값을 정렬하고 K i 개의 심벌 쌍 {s j , s j -1 }을 출력함으로써, 다양한 변조방식을 지원하면서 그 크기는 최소화할 수 있다.As described above, the signal detection apparatus of the present invention performs symbol detection at two levels at the time of tree search by the PED calculation unit 100, thereby reducing the number of search levels by half compared with the conventional algorithm. Performance can be improved by expanding the symbol search space to find potential candidates. In addition, the alignment unit 200 operates the internal memory using a clock gating method according to the modulation method of the input signal to align the PED values output from the PED calculator and output K i symbol pairs { s j , s j -1 }. Thus, the size can be minimized while supporting various modulation schemes.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Although the present invention has been described in detail with reference to exemplary embodiments above, those skilled in the art to which the present invention pertains can make various modifications to the above-described embodiments without departing from the scope of the present invention. Will understand. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

도 1은 종래의 스피어 디코딩 방법에 따른 노드 선택 상태도1 is a node selection state diagram according to a conventional sphere decoding method

도 2는 본 발명의 실시 예에 따른 다중 입력 다중 출력 시스템의 신호 검출 장치의 제어 블록도,2 is a control block diagram of a signal detection apparatus of a multiple input multiple output system according to an embodiment of the present invention;

도 3은 도 1의 PED 연산부의 제어 블록도,3 is a control block diagram of the PED calculation unit of FIG.

도 4는 본 발명의 PED 연산부의 최적의 후보 노드 선택 상태도,4 is an optimal candidate node selection state diagram of the PED calculation unit of the present invention;

도 5는 도 1의 정렬부의 제어 블록도,5 is a control block diagram of the alignment unit of FIG. 1;

도 6은 도 5의 정렬기의 제어블록도이다.6 is a control block diagram of the aligner of FIG.

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

6 : 신호 생성부 10 : 제어부 6: signal generator 10: controller

18 : 출력버퍼 100 : PED 연산부18: output buffer 100: PED calculation unit

200 : 정렬부 210 : 멀티플렉서200: alignment unit 210: multiplexer

220 : 정렬기 222 : 버퍼220: sorter 222: buffer

224 : 비교기 230 : 정렬제어부224: comparator 230: alignment control unit

240 : 메모리부A 250 : 메모리부B240: memory section A 250: memory section B

Claims (6)

입력신호를 저장하는 입력 메모리부와;An input memory unit for storing an input signal; PED(partial Euclidean distance) 연산을 위한 신호를 연산하는 신호를 생성하는 신호 생성부와;A signal generator for generating a signal for calculating a signal for a partial Euclidean distance (PED) operation; 상기 입력 메모리부 및 신호 생성부로부터 입력된 신호에 따라 각 노드의 소정 레벨에서 검색된 노드의 심벌과 그 이전 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 PED 연산부와;A PED calculator for calculating a PED value based on a symbol of a node retrieved at a predetermined level of each node and a symbol of a node retrieved at a previous level according to a signal input from the input memory unit and the signal generator; 상기 PED 연산부에서 연산 된 PED들을 크기가 작은 순서로 미리 정해진 K개 선택하여 해당 심벌 쌍을 탐색하는 정렬부와;An alignment unit for selecting K PEDs calculated in the PED operation unit in order of decreasing size and searching for a corresponding pair of symbols; 상기 정렬부에서 탐색 된 심벌 쌍이 저장되는 심벌 쌍 저장부를 포함하며,A symbol pair storage unit for storing the symbol pairs found in the alignment unit, 상기 PED 연산부는, 레벨 i = M, M-1, M-2, ... , 1.이고, 레벨 i에서의 PED Li(s(j-1))일 경우, 하기 [수학식 6]을 이용하여 트리탐색의 이전 레벨에서 검색된 노드의 심벌과 현재 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 것을 특징으로 하는 다중 입력 다중 출력 시스템의 신호 검출 장치.When the PED calculation unit is at level i = M, M-1, M-2, ..., 1. and PED L i (s (j-1) ) at the level i , Equation 6 And a PED value is calculated based on a symbol of a node retrieved at a previous level of a tree search and a symbol of a node retrieved at a current level using the PED. [수학식 6]&Quot; (6) "
Figure 112010010791665-pat00043
Figure 112010010791665-pat00043
여기서, j=2i이고,
Figure 112010010791665-pat00044
는 트리 탐색의 이전 레벨에서 찾아진 심벌의 부분 벡터이다.
Where j = 2i,
Figure 112010010791665-pat00044
Is the partial vector of symbols found at the previous level of tree traversal.
삭제delete 입력신호를 저장하는 입력 메모리부와;An input memory unit for storing an input signal; PED(partial Euclidean distance) 연산을 위한 신호를 연산하는 신호를 생성하는 신호 생성부와;A signal generator for generating a signal for calculating a signal for a partial Euclidean distance (PED) operation; 상기 입력 메모리부 및 신호 생성부로부터 입력된 신호에 따라 각 노드의 소정 레벨에서 검색된 노드의 심벌과 그 이전 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 PED 연산부와;A PED calculator for calculating a PED value based on a symbol of a node retrieved at a predetermined level of each node and a symbol of a node retrieved at a previous level according to a signal input from the input memory unit and the signal generator; 상기 PED 연산부에서 연산 된 PED들을 크기가 작은 순서로 미리 정해진 K개 선택하여 해당 심벌 쌍을 탐색하는 정렬부와;An alignment unit for selecting K PEDs calculated in the PED operation unit in order of decreasing size and searching for a corresponding pair of symbols; 상기 정렬부에서 탐색 된 심벌 쌍이 저장되는 심벌 쌍 저장부를 포함하며,A symbol pair storage unit for storing the symbol pairs found in the alignment unit, 상기 PED 연산부는, 레벨 i = M, M-1, M-2, ... , 1.이고, 레벨 i에서의 PED Li(s(j-1))일 경우, 하기 [수학식 7]을 이용하여 트리탐색의 이전 레벨에서 검색된 노드의 심벌과 현재 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 것을 특징으로 하는 다중 입력 다중 출력 시스템의 신호 검출 장치.When the PED calculation unit is at level i = M, M-1, M-2, ..., 1. and PED L i (s (j-1) ) at the level i , Equation 7 And a PED value is calculated based on a symbol of a node retrieved at a previous level of a tree search and a symbol of a node retrieved at a current level using the PED. [수학식 7][Equation 7]
Figure 112010010791665-pat00034
Figure 112010010791665-pat00034
여기서,
Figure 112010010791665-pat00035
항과
Figure 112010010791665-pat00036
항은 이전 레벨에서 검출된 s(j+1) 에 의해서만 영향을 받는다.
here,
Figure 112010010791665-pat00035
Section
Figure 112010010791665-pat00036
The term is only affected by s (j + 1) detected at the previous level.
입력신호를 저장하는 입력 메모리부와;An input memory unit for storing an input signal; PED(partial Euclidean distance) 연산을 위한 신호를 연산하는 신호를 생성하는 신호 생성부와;A signal generator for generating a signal for calculating a signal for a partial Euclidean distance (PED) operation; 상기 입력 메모리부 및 신호 생성부로부터 입력된 신호에 따라 각 노드의 소정 레벨에서 검색된 노드의 심벌과 그 이전 레벨에서 검색된 노드의 심벌에 기초하여 PED값을 연산하는 PED 연산부와;A PED calculator for calculating a PED value based on a symbol of a node retrieved at a predetermined level of each node and a symbol of a node retrieved at a previous level according to a signal input from the input memory unit and the signal generator; 상기 PED 연산부에서 연산 된 PED들을 크기가 작은 순서로 미리 정해진 K개 선택하여 해당 심벌 쌍을 탐색하는 정렬부와;An alignment unit for selecting K PEDs calculated in the PED operation unit in order of decreasing size and searching for a corresponding pair of symbols; 상기 정렬부에서 탐색 된 심벌 쌍이 저장되는 심벌 쌍 저장부를 포함하며,A symbol pair storage unit for storing the symbol pairs found in the alignment unit, 상기 정렬부는, 상기 PED 연산부에서 출력되는 PED값들을 선택적으로 출력하는 멀티플렉서와; 상기 멀티플렉서를 통해 입력된 PED값들을 오름차순으로 정렬하여 출력하는 정렬기와; 상기 정렬기에서 출력된 PED값이 저장되는 메모리A 및 메모리 B와; 입력신호의 변조 방식에 따라 상기 메모리A 및 메모리 B가 메모리 로직이 사용되지 않을 때는 동작이 정지되는 클록 게이팅(clock gating) 기법으로 동작하도록 제어하는 정렬제어부를 포함하는 것을 특징으로 하는 다중 입력 다중 출력 시스템의 신호 검출 장치.The alignment unit may include a multiplexer for selectively outputting PED values output from the PED calculator; A sorter for sorting and outputting the PED values inputted through the multiplexer in ascending order; Memory A and memory B for storing PED values output from the sorter; According to a modulation method of the input signal, the memory A and the memory B includes an alignment control unit for controlling to operate by a clock gating technique that stops operation when the memory logic is not used, multiple input multiple output Signal detection device of the system. 제 4 항에 있어서,The method of claim 4, wherein 상기 정렬기는,The sorter, 소정 클록 사이클마다 상기 멀티플렉서로부터 PED값을 입력받는 버퍼와;A buffer which receives a PED value from the multiplexer every predetermined clock cycle; 상기 버퍼로 입력되는 PED값들의 크기를 비교하여 오름차순으로 출력하는 복수개의 비교기를 포함하는 것을 특징으로 하는 다중 입력 다중 출력 시스템의 신호 검출 장치.And a plurality of comparators for comparing the PED values inputted to the buffer and outputting the PED values in an ascending order. 제 4 항에 있어서,The method of claim 4, wherein 상기 입력신호의 변조방식은 BPSK, QPSK, 16-QAM, 64-QAM 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 다중 입력 다중 출력 시스템의 신호 검출 장치.The signal detection apparatus of the multiple input multiple output system, characterized in that the modulation method of the input signal comprises at least one of BPSK, QPSK, 16-QAM, 64-QAM.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006099973A1 (en) 2005-03-21 2006-09-28 Telefonaktiebolaget Lm Ericsson (Publ) Determining a detection signal in a spread spectrum communications system
KR20070090134A (en) * 2007-08-17 2007-09-05 한국정보통신대학교 산학협력단 Signal detect device and driving method thereof
KR20080104724A (en) * 2007-05-29 2008-12-03 삼성전자주식회사 Apparatus and method for detecting signal based on qr-decomposition in multiple input multiple output wireless communication system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006099973A1 (en) 2005-03-21 2006-09-28 Telefonaktiebolaget Lm Ericsson (Publ) Determining a detection signal in a spread spectrum communications system
KR20080104724A (en) * 2007-05-29 2008-12-03 삼성전자주식회사 Apparatus and method for detecting signal based on qr-decomposition in multiple input multiple output wireless communication system
KR20070090134A (en) * 2007-08-17 2007-09-05 한국정보통신대학교 산학협력단 Signal detect device and driving method thereof

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
다중 송수신 안테나 시스템 기반에서 복잡도를 감소시킨 K-BEST 복호화 알고리듬, 전자공학회 논문지 제43권 TC편 제3호, 2006년 3월*

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