KR100935729B1 - Sense Amplifier Overdriving Voltage Supply Device - Google Patents

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Abstract

본 발명은 센스앰프 오버드라이빙을 위해 인에이블되는 제1 제어신호에 응답하여 제1 전압으로 풀다운 구동되는 제2 제어신호를 생성하는 제어신호 생성부; 및 상기 제2 제어신호에 응답하여 센스앰프에 오버드라이빙 전압을 공급하는 스위치를 포함하는 센스앰프 오버드라이빙 전압 공급 장치를 제공한다.

Figure R1020070141050

센스앰프 오버드라이빙, 고전압(VPP)

The present invention provides a control signal generation unit for generating a second control signal that is pulled down to a first voltage in response to a first control signal enabled for sense amplifier overdriving; And a switch for supplying an overdriving voltage to the sense amplifier in response to the second control signal.

Figure R1020070141050

Sense Amplifier Overdriving, High Voltage (VPP)

Description

센스앰프 오버드라이빙 전압 공급 장치{Sense Amplifier Overdriving Voltage Supply Device}Sense Amplifier Overdriving Voltage Supply Device

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 tRCD 특성을 개선하고 전류소모를 절감할 수 있는 센스앰프 오버드라이빙 전압 공급 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a sense amplifier overdriving voltage supply device capable of improving tRCD characteristics and reducing current consumption.

컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.With the advancement of technology in computer systems and electronic communication fields, semiconductor memory devices used for storing information are becoming increasingly lower in cost, smaller in size, and larger in capacity, and the demand for energy efficiency is also increasing. In the direction of the development of technology for semiconductor devices is being made.

일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다. In general, a cell array that stores data of a DRAM device has a structure in which many cells each consisting of one NMOS transistor and a capacitor are connected to word lines and bit lines connected in a mesh shape.

일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.The operation of a typical DRAM device will be briefly described.

먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로 우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다. First, the Ras (/ RAS) signal, which is the main signal for operating the DRAM device, changes to an active state (low) and receives an address signal input to a row address buffer. A row decoding operation of decoding and selecting one of the word lines of the cell array is performed.

이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시키게 된다. 상기 센스앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력하게 된다.At this time, when the data of the cells connected to the selected word line is loaded on the bit line pair BL and / BL consisting of the bit line and the complementary bit line, the sense amplifier enable signal indicating the operation time of the sense amplifier is enabled. The sense amplifier driving circuit of the cell block selected by the row address is driven. The sense amplifier bias potential is shifted to the core potential Vcore and the ground potential Vss by the sense amplifier driving circuit to drive the sense amplifier. When the sense amplifier starts to operate, the bit line pairs BL and / BL, which have maintained a small potential difference, are shifted to a large potential difference. Then, the column decoder selected by the column address converts the data of the bit line into the data bus line. By turning on the transferred column transfer transistor, the data transferred to the bit line pair BL and / BL is transferred to the data bus lines DB and / DB and output to the outside of the device.

즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2Vcc로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이 렇게 증폭된 비트 라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.That is, in this operation, the bit line pairs BL and / BL are precharged at 1/2 Vcc in the standby mode before the semiconductor memory device starts to operate, and when the device is operated, data of the cell is transferred to provide a minute potential difference. Has different potentials. When the sense amplifier starts to operate in this state, the potentials of the bit line pairs BL and / BL which have maintained the minute potential difference are changed to the core potential Vcore and the ground potential Vss, respectively. The data of the bit line thus amplified is transferred to the data bus lines DB and / DB by the column decoder output signal yi.

그런데, 상기에서 센스앰프가 코어전압인 내부전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 내부전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프가 동작을 시작하는 시점에 외부전압단과 내부전압단을 단락시켜 상기 내부전압단으로 외부전압(VDD)을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 한다.However, when the sense amplifier receives the internal voltage VCORE, which is the core voltage, and starts the operation, a large amount of current is suddenly consumed, which causes the internal voltage VCORE to drop rapidly. Therefore, in order to solve this problem, a method of supplying the external voltage VDD to the internal voltage terminal by shorting the external voltage terminal and the internal voltage terminal at the time when the sense amplifier starts operation has been widely applied. It is called driving.

도 1은 종래 기술에 의한 센스앰프 오버드라이빙 전압 공급 장치를 도시한 도면이다.1 is a view showing a sense amplifier overdriving voltage supply apparatus according to the prior art.

도시된 바와 같이, 센스앰프 오버드라이빙 전압 공급 장치는 외부전압(VDD) 레벨의 제어신호(SAP1_con)를 고전압(VPP) 레벨로 레벨시프트하는 레벨시프터(1)와, 레벨시프터(1)의 출력신호를 버퍼링하여 고전압(VPP) 레벨의 전원제어신호(SAP1)를 생성하는 버퍼(2) 및 제어신호(SAP1)에 응답하여 외부전압(VDD)을 센스앰프(3)의 전원라인(RTO)으로 공급하는 NMOS 트랜지스터(N3)로 구성된다.As shown, the sense amplifier overdriving voltage supply device includes a level shifter 1 for level shifting a control signal SAP1_con of an external voltage VDD level to a high voltage VPP level, and an output signal of the level shifter 1. The external voltage VDD is supplied to the power line RTO of the sense amplifier 3 in response to the buffer 2 and the control signal SAP1 generating the power control signal SAP1 having a high voltage VPP level by buffering the voltage. Is composed of an NMOS transistor N3.

이와 같이 구성된 센스앰프 오버드라이빙 전압 공급 장치의 경우 전원라인(RTO)을 구동하는 구동력을 크게 하기 위해 모빌러티(mobility) 특성이 좋은 NMOS 트랜지스터(N3)를 사용한다. 또한, NMOS 트랜지스터(N3)를 턴온시키는 전원제어신호(SAP1)의 레벨은 NMOS 트랜지스터(N3)의 문턱전압(Vt)을 고려하여 고전압(VPP) 레벨로 설정된다. In the sense amplifier overdriving voltage supply device configured as described above, an NMOS transistor N3 having good mobility characteristics is used to increase driving force for driving the power line RTO. In addition, the level of the power supply control signal SAP1 for turning on the NMOS transistor N3 is set to the high voltage VPP level in consideration of the threshold voltage Vt of the NMOS transistor N3.

외부전압(VDD)을 센스앰프(3)의 전원라인(RTO)으로 공급하는 NMOS 트랜지스터(N3)를 동작시키기 위해서는 고전압(VPP) 레벨의 전원제어신호(SAP1)가 필요하다. 일반적으로 고전압(VPP)은 전압 펑핑 장치의 펌핑동작을 통해 생성하는 데, 이러한 펌핑 동작에는 많은 전류가 소모된다. 또한, 스탠바이 상태에서는 NMOS 트랜지스터(N3)를 통해 흘러나가는 누설전류의 양이 증가하여 전류 소모가 커진다.In order to operate the NMOS transistor N3 for supplying the external voltage VDD to the power supply line RTO of the sense amplifier 3, a power supply control signal SAP1 having a high voltage VPP level is required. In general, the high voltage VPP is generated through the pumping operation of the voltage popping device, and this pumping operation consumes a lot of current. In addition, in the standby state, the amount of leakage current flowing through the NMOS transistor N3 increases to increase current consumption.

이에, 본 발명은 센스앰프 오버드라이빙을 위해 전원라인(RTO)에 외부전압(VDD)을 공급하는 소자로 PMOS 트랜지스터를 사용한다. PMOS 트랜지스터의 경우 NMOS 트랜지스터와 달리 문턱전압(threshold voltage)에 의한 손실이 없으므로 전류소모가 큰 고전압(VPP)을 사용할 필요가 없다. 또한, PMOS 트랜지스터를 제어하는 제어신호를 백바이어스 전압(VBB) 레벨로 풀다운 구동하여 PMOS 트랜지스터의 전류 구동력을 증가시킨다.Accordingly, the present invention uses a PMOS transistor as a device for supplying the external voltage VDD to the power line RTO for sense amplifier overdriving. Unlike the NMOS transistor, the PMOS transistor does not have a loss due to a threshold voltage, so it is not necessary to use a high current consumption high voltage (VPP). In addition, the control signal for controlling the PMOS transistor is pulled down to the back bias voltage (VBB) level to increase the current driving force of the PMOS transistor.

이를 위해 본 발명은 센스앰프 오버드라이빙을 위해 인에이블되는 제1 제어신호에 응답하여 제1 전압으로 풀다운 구동되는 제2 제어신호를 생성하는 제어신호 생성부; 및 상기 제2 제어신호에 응답하여 센스앰프에 오버드라이빙 전압을 공급하는 스위치를 포함하는 센스앰프 오버드라이빙 전압 공급 장치를 제공한다.To this end, the present invention includes a control signal generator for generating a second control signal that is pulled down to a first voltage in response to the first control signal enabled for sense amplifier overdriving; And a switch for supplying an overdriving voltage to the sense amplifier in response to the second control signal.

본 발명에서, 상기 제어신호 생성부는 상기 제1 제어신호에 응답하여 출력노드를 풀업구동하는 풀업부; 상기 제1 제어신호를 소정 구간 지연시키는 지연부; 상기 제1 제어신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 제1 풀다운신호 및 제2 풀다운신호를 생성하는 논리부; 상기 제1 제어신호 및 상기 제1 풀다운신호에 응답하여 상기 출력노드를 제2 전압으로 풀다운 구동하는 제1 풀다운부; 및 상기 제2 풀다운신호에 응답하여 상기 출력노드를 상기 제1 전압으로 풀다운 구동하는 제2 풀다운부를 포함한다.In the present invention, the control signal generation unit pull-up unit for driving the output node in response to the first control signal; A delay unit delaying the first control signal by a predetermined period; A logic unit configured to receive the first control signal and the output signal of the delay unit and perform a logic operation to generate a first pull-down signal and a second pull-down signal; A first pull-down unit configured to pull down the output node to a second voltage in response to the first control signal and the first pull-down signal; And a second pull-down unit configured to pull-down the output node to the first voltage in response to the second pull-down signal.

본 발명에서, 상기 논리부는 상기 제1 제어신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 제1 풀다운 신호를 생성하는 논리소자; 및 상기 제1 풀다운 신호를 버퍼링하여 상기 제2 풀다운 신호를 생성하는 버퍼를 포함한다.In an embodiment of the present invention, the logic unit may include a logic device configured to receive the first control signal and an output signal of the delay unit and perform a logic operation to generate the first pull-down signal; And a buffer configured to buffer the first pull down signal to generate the second pull down signal.

본 발명에서, 상기 논리소자는 부정논리곱 연산을 수행하는 것이 바람직하다.In the present invention, it is preferable that the logic element performs a negative logical operation.

본 발명에서, 상기 제1 풀다운부는 상기 출력노드와 접지단 사이에 직렬로 연결된 제1 풀다운소자 및 제2 풀다운소자를 포함하되, 상기 제1 풀다운소자는 상기 제1 제어신호에 응답하여 동작하고, 상기 제2 풀다운소자는 상기 제1 풀다운신호에 응답하여 동작하는 것이 바람직하다.In the present invention, the first pull-down unit includes a first pull-down device and a second pull-down device connected in series between the output node and the ground terminal, the first pull-down device operates in response to the first control signal, Preferably, the second pull-down element operates in response to the first pull-down signal.

본 발명에서, 상기 제2 풀다운부는 상기 출력노드와 접지단 사이에 연결되어 상기 제2 풀다운신호에 응답하여 동작하는 것이 바람직하다.In the present invention, the second pull-down unit is connected between the output node and the ground terminal is preferably operated in response to the second pull-down signal.

본 발명에서, 상기 제1 전압은 백바이어스 전압인 것이 바람직하다.In the present invention, the first voltage is preferably a back bias voltage.

본 발명에서, 상기 제2 전압은 접지전압인 것이 바람직하다.In the present invention, the second voltage is preferably a ground voltage.

본 발명에서, 상기 스위치는 오버드라이빙 전압 공급단과 센스앰프 사이에 연결된 PMOS 트랜지스터인 것이 바람직하다.In the present invention, the switch is preferably a PMOS transistor connected between the overdriving voltage supply terminal and the sense amplifier.

본 발명에서, 상기 제어신호 생성부는 외부전압과 제2 전압 사이에서 스윙하 는 상기 제1 제어신호를 입력받아 레벨시프트하여 외부전압과 상기 제1 전압 사이에서 스윙하는 상기 제2 제어신호를 생성하는 레벨시프터를 포함한다.In the present invention, the control signal generation unit receives the first control signal swinging between an external voltage and a second voltage and level shifts to generate the second control signal swinging between an external voltage and the first voltage. It includes a level shifter.

본 발명에서, 상기 레벨시프터의 출력신호를 입력받아 버퍼링하는 버퍼를 포함한다.In the present invention, a buffer for receiving and buffering the output signal of the level shifter.

또한, 본 발명은 제1 레벨로 구동되는 센스앰프 오버드라이빙 제어신호를 생성하는 센스앰프 오버드라이빙 제어신호 생성회로; 및 상기 센스앰프 오버드라이빙 제어신호에 응답하여 센스앰프에 오버드라이빙 전압을 공급하는 센스앰프 오버드라이빙 전압 공급부를 포함하는 센스앰프 오버드라이빙 전압 공급 장치를 제공한다.The present invention also provides a sense amplifier overdriving control signal generation circuit for generating a sense amplifier overdriving control signal driven at a first level; And a sense amplifier overdriving voltage supply unit configured to supply an overdriving voltage to the sense amplifier in response to the sense amplifier overdriving control signal.

본 발명에서, 상기 센스앰프 오버드라이빙 전압 공급부는 센스앰프 오버드라이빙을 위해 인에이블되는 제1 제어신호를 버퍼링하는 버퍼; 상기 버퍼의 출력신호에 응답하여 상기 센스앰프 오버드라이빙 제어신호를 풀업구동하는 제1 구동부; 상기 제1 제어신호를 소정 구간 지연시키는 지연부; 상기 지연부의 출력신호와 상기 제1 제어신호를 입력받아 논리연산을 수행하는 논리부; 상기 논리부의 출력신호에 응답하여 상기 센스앰프 오버드라이빙 제어신호를 상기 제1 레벨로 풀다운 구동하는 제2 구동부; 및 상기 버퍼 및 상기 논리부의 출력신호에 응답하여 상기 센스앰프 오버드라이빙 제어신호를 제2 레벨로 풀다운 구동하는 제3 구동부를 포함한다.In the present invention, the sense amplifier overdriving voltage supply unit includes a buffer for buffering a first control signal enabled for sense amplifier overdriving; A first driver configured to pull-up the sense amplifier overdriving control signal in response to an output signal of the buffer; A delay unit delaying the first control signal by a predetermined period; A logic unit configured to receive an output signal of the delay unit and the first control signal and perform logic operation; A second driver configured to pull down the sense amplifier overdriving control signal to the first level in response to an output signal of the logic unit; And a third driver that pulls down the sense amplifier overdriving control signal to a second level in response to an output signal of the buffer and the logic unit.

본 발명에서, 상기 센스앰프 오버드라이빙 전압 공급부는 오버드라이빙 전압 공급단과 센스앰프 사이에 연결된 PMOS 트랜지스터인 것이 바람직하다.In the present invention, the sense amplifier overdriving voltage supply unit is preferably a PMOS transistor connected between the overdriving voltage supply terminal and the sense amplifier.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2는 본 발명의 일실시예에 따른 센스앰프 오버드라이빙 전압 공급 장치의 구성을 도시한 블럭도이다.2 is a block diagram illustrating a configuration of a sense amplifier overdriving voltage supply device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 실시예에 따른 센스앰프 오버드라이빙 전압 공급 장치는 센스앰프 오버드라이빙을 위해 인에이블되는 제1 제어신호(SAP1_con)에 응답하여 백바이어스 전압(VBB)으로 풀다운 구동되는 제2 제어신호(SAP1N)를 생성하는 제어신호 생성부(10) 및 제2 제어신호(SAP1N)에 응답하여 센스앰프(20)에 외부전압(VDD)을 공급하는 PMOS 트랜지스터(P13)로 구성된다.As illustrated in FIG. 2, the sense amplifier overdriving voltage supply device according to the present embodiment is pulled down to the back bias voltage VBB in response to the first control signal SAP1_con enabled for sense amplifier overdriving. The control signal generator 10 generates the second control signal SAP1N and the PMOS transistor P13 supplies the external voltage VDD to the sense amplifier 20 in response to the second control signal SAP1N. .

이와 같이 구성된 센스앰프 오버드라이빙 전압 공급 장치는 PMOS 트랜지스터(P13)를 통해 종래와 달리 외부전압(VDD)을 센스앰프(20)의 전원라인(RTO)에 공급한다. PMOS 트랜지스터(P13)는 NMOS 트랜지스터와 달리 문턱전압(threshold voltage)에 의한 손실이 없으므로 전류소모가 큰 고전압(VPP)을 사용할 필요가 없다. 따라서, 경우 고전압(VPP) 펌핑에 소모되는 전류 소모를 절감할 수 있다.The sense amplifier overdriving voltage supply device configured as described above supplies the external voltage VDD to the power line RTO of the sense amplifier 20 unlike the conventional method through the PMOS transistor P13. Unlike the NMOS transistor, the PMOS transistor P13 does not have a loss due to a threshold voltage, and thus it is not necessary to use a high voltage consumption VPP having a large current consumption. Therefore, it is possible to reduce the current consumption consumed in the high voltage (VPP) pumping.

그러나, 도 4에 도시된 바와 같이, 고전압(VPP) 레벨의 제어신호(SAP1, NMOS)(A1)에 의해 동작하는 NMOS 트랜지스터 대신에 접지전압(VSS) 레벨의 제2 제어신호(SAP1N, PMOS(VSS))에 의해 동작하는 PMOS 트랜지스터(P13)를 사용하는 경우 전원라인(RTO)을 구동하는 구동능력이 떨어진다. 이는 PMOS 트랜지스터의 전류 구동 능력이 NMOS 트랜지스터의 전류 구동 능력보다 떨어지는 특성에 기인한다. 도 5 를 참고하면 접지전압(VSS) 레벨의 제2 제어신호(SAP1N, PMOS(VSS))에 의해 제어되는 PMOS 트랜지스터(P13)를 사용하여 구동되는 전원라인(RTO)의 레벨(B2)이 고전압(VPP) 레벨의 제어신호(SAP1, NMOS)(A1)에 의해 제어되는 NMOS 트랜지스터를 통해 구동되는 전원라인(RTO)의 레벨(A2)에 비해 감소되는 것을 확인할 수 있다.However, as shown in FIG. 4, instead of the NMOS transistor operated by the control signals SAP1 and NMOS of the high voltage (VPP) level, the second control signal SAP1N and PMOS of the ground voltage (VSS) level is used. When the PMOS transistor P13 operated by the VSS) is used, the driving capability for driving the power supply line RTO is poor. This is due to the property that the current driving capability of the PMOS transistor is lower than that of the NMOS transistor. Referring to FIG. 5, the level B2 of the power line RTO driven by using the PMOS transistor P13 controlled by the second control signals SAP1N and PMOS VSS of the ground voltage VSS level is high voltage. It can be seen that it is reduced compared to the level A2 of the power supply line RTO driven through the NMOS transistor controlled by the control signals SAP1 and NMOS A1 at the (VPP) level.

따라서, 본 실시에에 따른 오버드라이빙 전압 공급 장치는 제2 제어신호(SAP1N)를 백바이어스전압(VBB) 레벨까지 풀다운 구동하는 제어신호 생성부(10)를 구비하여, PMOS 트랜지스터(P13)의 전류구동 능력을 보강하고 있다. 이하, 제어신호 생성부(10)의 제 1 실시예에 따른 회로를 도시한 도 3을 참고하여, 제어신호 생성부(10)의 구성 및 동작을 구체적으로 살펴본다.Accordingly, the overdriving voltage supply device according to the present embodiment includes a control signal generation unit 10 that pulls down the second control signal SAP1N to the back bias voltage VBB level, thereby providing a current of the PMOS transistor P13. The driving ability is reinforced. Hereinafter, the configuration and operation of the control signal generator 10 will be described in detail with reference to FIG. 3, which shows a circuit according to the first embodiment of the control signal generator 10.

제어신호 생성부(10)는 도 3에 도시된 바와 같이 버퍼(200), 풀업부(210), 지연부(220), 논리부(230), 제1 풀다운부(240) 및 제2 풀다운부(250)로 구성된다.As shown in FIG. 3, the control signal generator 10 includes a buffer 200, a pull-up unit 210, a delay unit 220, a logic unit 230, a first pull-down unit 240, and a second pull-down unit. It consists of 250.

버퍼(200)는 제1 제어신호(SAP1_con)를 버퍼링하는 인버터(IV20, IV21)로 구성된다. 풀업부(210)는 제1 제어신호(SAP1_con)에 응답하여 노드(nd1)를 풀업구동하는 PMOS 트랜지스터(P20, P22)로 구성된다. 지연부(220)는 제1 제어신호(SAP1_con)를 소정 구간 지연시켜 출력한다. 논리부(230)는 제1 제어신호(SAP1_con)와 지연부(220)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 제1 풀다운 신호(PD1)를 생성하는 낸드게이트(ND20)와, 낸드게이트(ND20)의 출력신호를 반전하여 제2 풀다운 신호(PD2)를 생성하는 인버터(IV22)로 구성된다.The buffer 200 is composed of inverters IV20 and IV21 that buffer the first control signal SAP1_con. The pull-up unit 210 includes PMOS transistors P20 and P22 that pull-up the node nd1 in response to the first control signal SAP1_con. The delay unit 220 delays and outputs the first control signal SAP1_con for a predetermined period. The logic unit 230 receives a first control signal SAP1_con and an output signal of the delay unit 220 and performs a negative logic operation to generate a first pull-down signal PD1, and a NAND. Inverter IV22 generates the second pull-down signal PD2 by inverting the output signal of the gate ND20.

제1 풀다운부(240)는 노드(nd1)와 노드(nd2) 사이에 연결되어 버퍼(200)의 출력신호에 응답하여 턴온되는 NMOS 트랜지스터(N20)와, 노드(nd2)와 접지전 압(VSS) 사이에 연결되어 제1 풀다운 신호(PD1)에 응답하여 턴온되는 NMOS 트랜지스터(N22)로 구성된다. 제2 풀다운부(250)는 노드(nd1)과 백바이어스 전압(VBB) 사이에 연결되어 논리부(230)의 출력신호에 응답하여 턴온되는 NMOS 트랜지스터(N24)로 구성된다. The first pull-down unit 240 is connected between the node nd1 and the node nd2 and is turned on in response to an output signal of the buffer 200, the NMOS transistor N20, and the node nd2 and the ground voltage VSS. NMOS transistors N22 connected to each other and turned on in response to the first pull-down signal PD1. The second pull-down unit 250 includes an NMOS transistor N24 connected between the node nd1 and the back bias voltage VBB and turned on in response to an output signal of the logic unit 230.

이와 같이 구성된 제어신호 생성부(10)는 센스앰프(20)의 오버드라이빙을 위해 인에이블되는 제1 제어신호(SAP1_con)를 입력받아, 백바이어스전압(VSS) 레벨로 풀다운 구동하는 제2 제어신호(SAP1N)를 생성한다. 이를 구체적으로 살펴보면 다음과 같다.The control signal generator 10 configured as described above receives the first control signal SAP1_con which is enabled for overdriving the sense amplifier 20, and the second control signal that pulls down to the back bias voltage VSS level. Create (SAP1N). Looking at this in detail.

우선, 센스앰프(20)의 오버드라이빙 전 제1 제어신호(SAP1_con)는 로우레벨이다. 로우레벨의 제1 제어신호(SAP1_con)에 의해 낸드게이트(ND20)은 하이레벨을 출력하며, 버퍼부(200)는 하이레벨을 출력하여 PMOS 트랜지스터(P20, P22)를 턴온시킨다. 따라서, 제2 제어신호(SAP1N)는 외부전압(VDD) 레벨로 풀업 구동된다.First, the first control signal SAP1_con before the overdriving of the sense amplifier 20 is at a low level. The NAND gate ND20 outputs a high level by the first control signal SAP1_con having a low level, and the buffer unit 200 outputs a high level to turn on the PMOS transistors P20 and P22. Accordingly, the second control signal SAP1N is driven up to the external voltage VDD level.

이후, 제1 제어신호(SAP1_con)가 오버드라이빙을 위해 로우레벨에서 하이레벨로 천이하면 버퍼부(200)는 하이레벨을 출력하여 PMOS 트랜지스터(P20, P22)를 턴오프시키고, NMOS 트랜지스터(N20)를 턴온시킨다. 이때, 하이레벨의 제1 풀다운신호(PD1)에 의해 NMOS 트랜지스터(N22)가 턴온되므로 제2 제어신호(SAP1N)는 접지전압(VSS) 레벨로 풀다운 구동된다.Thereafter, when the first control signal SAP1_con transitions from the low level to the high level for overdriving, the buffer unit 200 outputs a high level to turn off the PMOS transistors P20 and P22, and the NMOS transistor N20. Turn on. In this case, since the NMOS transistor N22 is turned on by the first pull-down signal PD1 having a high level, the second control signal SAP1N is driven down to the ground voltage VSS level.

이후, 지연부(220)의 지연구간이 경과되면 낸드게이트(ND20)에서 출력되는 제1 풀다운신호(PD1)는 로우레벨로 천이되어 NMOS 트랜지스터(N22)를 턴오프시키고, 제2 풀다운신호(PD2)는 하이레벨로 천이되어 NMOS 트랜지스터(N24)를 턴온시킨 다. 따라서, 제2 제어신호(SAP1N)는 백바이어스전압(VBB) 레벨로 풀다운 구동된다.After that, when the delay period of the delay unit 220 elapses, the first pull-down signal PD1 output from the NAND gate ND20 transitions to a low level to turn off the NMOS transistor N22, and the second pull-down signal PD2. ) Transitions to a high level to turn on the NMOS transistor N24. Therefore, the second control signal SAP1N is pulled down to the back bias voltage VBB level.

이상을 정리하면 본 실시예의 제어신호 생성부(10)에서 생성되는 제2 제어신호(SAP1N)는 오버드라이빙이 개시되면 접지전압(VSS) 레벨로 풀다운 구동되며, 오버드라이빙 개시 후 지연부(220)의 지연구간이 경과된 후에는 백바이어스 전압(VBB) 레벨로 풀다운 구동된다. 즉, 도 4를 참고하면 제어신호 생성부(10)에서 생성되는 제2 제어신호(SAP1N)는 지연구간(D)이 경과된 후 백바이어스 전압(VBB) 레벨로 풀다운 구동되는 것을 확인할 수 있다.In summary, the second control signal SAP1N generated by the control signal generator 10 of the present exemplary embodiment is pulled down to the ground voltage VSS level when overdriving starts, and the delay unit 220 after the overdriving starts. After the delay period of elapses, the pull-down driving to the back bias voltage (VBB) level. That is, referring to FIG. 4, it can be seen that the second control signal SAP1N generated by the control signal generator 10 is pulled down to the back bias voltage VBB level after the delay period D passes.

이와 같이 백바이어스 전압(VBB) 레벨로 풀다운 구동되는 제2 제어신호(SAP1N)에 응답하여 동작하는 PMOS 트랜지스터(P13)는 전류 구동 능력이 증대된다. 도 5를 참고하면 본 실시예의 PMOS 트랜지스터(P13)를 통해 구동되는 전원라인(RTO)의 레벨(C2)이 고전압(VPP) 레벨의 제어신호(SAP1, NMOS)(A1)에 의해 제어되는 NMOS 트랜지스터를 통해 구동되는 전원라인(RTO)의 레벨(A2)에 비해 높은 것을 확인할 수 있다.As such, the PMOS transistor P13 operating in response to the second control signal SAP1N pull-down driven to the back bias voltage VBB level has an increased current driving capability. Referring to FIG. 5, the NMOS transistor whose level C2 of the power supply line RTO driven through the PMOS transistor P13 of the present embodiment is controlled by the control signals SAP1 and NMOS A1 having a high voltage VPP level. It can be seen that higher than the level (A2) of the power line (RTO) driven through.

본 실시예에 따른 센스앰프 오버드라이빙 전압 공급 장치는 PMOS 트랜지스터(P13)를 사용하여 고전압(VPP)을 사용하지 않고 전원라인(RTO)에 외부전압(VDD)을 공급한다. 따라서, NMOS 트랜지스터를 사용하는 종래 기술에 비해 전류소모가 적다. 도 6을 참고하면 종래기술의 경우 43.3(mV)의 전류가 소모되나 본 실시예의 경우 40.9(mV)의 전류만 소모된다. PMOS 트랜지스터를 사용하면서 접지전압(VSS)으로 풀다운 구동되는 제어전압을 사용하는 경우 소모되는 전류는 38.2(mV)로 가장 작으나 PMOS 트랜지스터의 구동 능력이 감소되어 tRCD 특성이 열화된다. The sense amplifier overdriving voltage supply device according to the present embodiment uses the PMOS transistor P13 to supply the external voltage VDD to the power supply line RTO without using the high voltage VPP. Therefore, the current consumption is less than in the prior art using an NMOS transistor. Referring to FIG. 6, in the prior art, 43.3 (mV) current is consumed, but in the present embodiment, only 40.9 (mV) current is consumed. When using a control voltage that is pulled down to ground voltage (VSS) while using a PMOS transistor, the current consumed is the smallest at 38.2 (mV), but the driving capability of the PMOS transistor is reduced, resulting in deterioration of the tRCD characteristic.

도 7은 도 2에 포함된 제어신호 생성부의 제2 실시예에 따른 회로도이다.7 is a circuit diagram according to a second embodiment of the control signal generator included in FIG. 2.

도시된 바와 같이, 제어신호 생성부(10)는 제1 제어신호(SAP1_con)를 입력받아 전원전압(VDD)과 접지전압(VSS) 레벨로 버퍼링하는 인버터(IV25)와, 전원전압(VDD) 레벨과 접지전압(VSS) 레벨에서 스윙하는 인버터(IV25)의 출력신호를 전원전압(VDD) 레벨과 백바이어스전압(VBB) 레벨에서 스윙하도록 전압 레벨을 시프트하는 레벨시프터(260) 및 레벨시프터(260)의 출력신호를 전원전압(VDD)과 백바이어스전압(VBB)로 버퍼링하는 버퍼(270)로 구성된다. 레벨시프터(260)는 일반적인 레벨시프터 회로로 구현할 수 있다.As shown, the control signal generation unit 10 receives the first control signal SAP1_con and buffers the inverter voltage IV25 and the power supply voltage VDD level to the power supply voltage VDD and the ground voltage VSS level. The level shifter 260 and the level shifter 260 for shifting the voltage level so that the output signal of the inverter IV25 swinging at the ground voltage VSS level is at the power supply voltage VDD level and the back bias voltage VBB level. It is composed of a buffer 270 for buffering the output signal of the power supply voltage (VDD) and the back bias voltage (VBB). The level shifter 260 may be implemented by a general level shifter circuit.

이와 같이 구성된 제어신호 생성부(10)의 동작을 살펴보면 다음과 같다.Looking at the operation of the control signal generator 10 configured as described above is as follows.

제1 제어신호(SAP1_con)가 오버드라이빙을 위해 로우레벨에서 하이레벨로 천이하면 인버터(IV25)는 접지전압(VSS) 레벨의 신호를 출력하고, 레벨시프터(260)는 접지전압(VSS) 레벨의 신호를 백바이어스전압(VBB) 레벨의 신호로 레벨 시프트한다. 레벨시프터(260)의 출력신호는 버퍼(270)를 통해 버퍼링되어 제2 제어신호(SAP1N)로 출력된다. 이때, 출력되는 제2 제어신호(SAP1N)는 백바이어스전압(VBB) 레벨로 풀다운 구동된 신호이다.When the first control signal SAP1_con transitions from the low level to the high level for overdriving, the inverter IV25 outputs a signal of the ground voltage VSS level, and the level shifter 260 of the ground voltage VSS level The signal is level shifted to a signal having a back bias voltage (VBB) level. The output signal of the level shifter 260 is buffered through the buffer 270 and output as the second control signal SAP1N. At this time, the output second control signal SAP1N is a signal pull-down driven to the back bias voltage VBB level.

이와 같이 생성된 백바이어스전압(VBB) 레벨의 제2 제어신호(SAP1N)는 PMOS 트랜지스터(P13)를 턴온시켜 센스앰프(20)의 전원라인(RTO)에 외부전압(VDD)을 공급한다. 본 실시예의 제어신호 생성부(10)를 구비한 오버드라이빙 전압 공급 장치는 전류소모가 고전압(VPP)을 제어신호로 사용하여 동작하는 NMOS 트랜지스터를 사용하는 종래기술과 달리 PMOS 트랜지스터(P13)를 사용하여 전류소모를 절감하고, 백바이어스전압(VBB) 레벨로 풀다운 구동된 제어신호를 사용하여 PMOS 트랜지스터(P13)의 전류 구동 능력을 향상시키고 있다.The second control signal SAP1N having the back bias voltage VBB level generated as described above turns on the PMOS transistor P13 to supply the external voltage VDD to the power supply line RTO of the sense amplifier 20. The overdriving voltage supply device including the control signal generator 10 of the present embodiment uses a PMOS transistor P13 unlike the conventional art in which an NMOS transistor whose current consumption operates by using a high voltage VPP as a control signal. Therefore, current consumption is reduced, and the current driving capability of the PMOS transistor P13 is improved by using a control signal pulled down to the back bias voltage VBB level.

도 1은 종래기술에 따른 센스앰프 오버드라이빙 전압 공급 장치의 회로도이다.1 is a circuit diagram of a sense amplifier overdriving voltage supply device according to the prior art.

도 2는 본 발명의 일실시예에 따른 센스앰프 오버드라이빙 전압 공급 장치의 구성을 도시한 블럭도이다. 2 is a block diagram illustrating a configuration of a sense amplifier overdriving voltage supply device according to an embodiment of the present invention.

도 3은 도 2에 포함된 제어신호 생성부의 제1 실시예에 따른 회로도이다.3 is a circuit diagram according to a first embodiment of the control signal generator included in FIG. 2.

도 4는 도 1에서 생성되는 제어신호(SAP1)와 도 2에서 생성되는 제2 제어신호(SAP1N)의 파형을 도시한 파형도이다.4 is a waveform diagram illustrating waveforms of the control signal SAP1 generated in FIG. 1 and the second control signal SAP1N generated in FIG. 2.

도 5는 도 1에서 제어신호(SAP1)의 제어에 의해 구동되는 전원라인(RTO)과 도 2에서 제2 제어신호(SAP1N)의 제어에 의해 구동되는 전원라인(RTO)의 파형을 도시한 파형도이다.5 illustrates waveforms of a power line RTO driven by the control of the control signal SAP1 in FIG. 1 and a power line RTO driven by the control of the second control signal SAP1N in FIG. 2. It is also.

도 6은 종래기술과 본 발명의 일 실시예에 따른 센스앰프 오버드라이빙 전압 공급 장치의 누설전류와 tRCD 특성을 비교하기 위한 도면이다.6 is a view for comparing the leakage current and the tRCD characteristics of the sense amplifier overdriving voltage supply apparatus according to an embodiment of the present invention.

도 7은 도 2에 포함된 제어신호 생성부의 제2 실시예에 따른 회로도이다.7 is a circuit diagram according to a second embodiment of the control signal generator included in FIG. 2.

Claims (16)

센스앰프 오버드라이빙을 위해 인에이블되는 제1 제어신호가 인에이블되는 경우 제2 제어신호를 제1 전압의 레벨로 풀다운구동하고, 상기 제1 제어신호가 인에이블되고 소정 구간 지연된 후 상기 제2 제어신호를 제2 전압의 레벨로 풀다운구동하는 제어신호 생성부; 및When the first control signal enabled for sense amplifier overdriving is enabled, the second control signal is pulled down to the level of the first voltage, and the second control after the first control signal is enabled and delayed by a predetermined interval. A control signal generator configured to pull down the signal to a level of the second voltage; And 상기 제2 제어신호에 응답하여 센스앰프에 오버드라이빙 전압을 공급하는 스위치를 포함하는 센스앰프 오버드라이빙 전압 공급 장치.And a switch configured to supply an overdriving voltage to a sense amplifier in response to the second control signal. 제 1 항에 있어서, 상기 제어신호 생성부는 The method of claim 1, wherein the control signal generator 상기 제1 제어신호에 응답하여 출력노드를 풀업구동하는 풀업부;A pull-up unit configured to pull-up the output node in response to the first control signal; 상기 제1 제어신호를 소정 구간 지연시키는 지연부;A delay unit delaying the first control signal by a predetermined period; 상기 제1 제어신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 제1 풀다운신호 및 제2 풀다운신호를 생성하는 논리부;A logic unit configured to receive the first control signal and the output signal of the delay unit and perform a logic operation to generate a first pull-down signal and a second pull-down signal; 상기 제1 제어신호 및 상기 제1 풀다운신호에 응답하여 상기 출력노드를 제1 전압으로 풀다운 구동하는 제1 풀다운부; 및A first pull-down unit configured to pull down the output node to a first voltage in response to the first control signal and the first pull-down signal; And 상기 제2 풀다운신호에 응답하여 상기 출력노드를 상기 제2 전압으로 풀다운 구동하는 제2 풀다운부를 포함하는 센스앰프 오버드라이빙 전압 공급 장치.And a second pull-down unit configured to pull-down the output node to the second voltage in response to the second pull-down signal. 제 2 항에 있어서, 상기 논리부는The logic unit of claim 2, wherein the logic unit 상기 제1 제어신호와 상기 지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 제1 풀다운 신호를 생성하는 논리소자; 및A logic element configured to receive the first control signal and the output signal of the delay unit and perform a logic operation to generate the first pull-down signal; And 상기 제1 풀다운 신호를 버퍼링하여 상기 제2 풀다운 신호를 생성하는 버퍼를 포함하는 센스앰프 오버드라이빙 전압 공급 장치.And a buffer configured to buffer the first pull-down signal to generate the second pull-down signal. 제 3 항에 있어서, 상기 논리소자는 부정논리곱 연산을 수행하는 센스앰프 오버드라이빙 전압 공급 장치. 4. The sense amplifier overdriving voltage supply device of claim 3, wherein the logic element performs a negative logical operation. 제 2 항에 있어서, 상기 제1 풀다운부는 상기 출력노드와 접지단 사이에 직렬로 연결된 제1 풀다운소자 및 제2 풀다운소자를 포함하되, 상기 제1 풀다운소자는 상기 제1 제어신호에 응답하여 동작하고, 상기 제2 풀다운소자는 상기 제1 풀다운신호에 응답하여 동작하는 센스앰프 오버드라이빙 전압 공급 장치. 3. The display device of claim 2, wherein the first pull-down part includes a first pull-down element and a second pull-down element connected in series between the output node and the ground terminal, wherein the first pull-down element operates in response to the first control signal. And the second pull-down element operates in response to the first pull-down signal. 제 2 항에 있어서, 상기 제2 풀다운부는 상기 출력노드와 상기 제2 전압의 공급단 사이에 연결되어 상기 제2 풀다운신호에 응답하여 동작하는 센스앰프 오버드라이빙 전압 공급 장치. The apparatus of claim 2, wherein the second pull-down unit is connected between the output node and the supply terminal of the second voltage to operate in response to the second pull-down signal. 제 2 항에 있어서, 상기 제1 전압은 접지전압인인 센스앰프 오버드라이빙 전압 공급 장치. 3. The sense amplifier overdriving voltage supply device of claim 2, wherein the first voltage is a ground voltage. 제 2 항에 있어서, 상기 제2 전압은 백바이어스 전압인 센스앰프 오버드라이빙 전압 공급 장치.3. The sense amplifier overdriving voltage supply device of claim 2, wherein the second voltage is a back bias voltage. 제 1 항에 있어서, 상기 스위치는 오버드라이빙 전압 공급단과 센스앰프 사이에 연결된 PMOS 트랜지스터인 센스앰프 오버드라이빙 전압 공급 장치. 2. The sense amplifier overdriving voltage supply device of claim 1, wherein the switch is a PMOS transistor connected between an overdriving voltage supply stage and a sense amplifier. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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