KR100935248B1 - Dmos transistor and method for manufacturing the same - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 239000007943 implant Substances 0.000 abstract description 4
- 239000002019 doping agent Substances 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011149 active material Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66719—With a step of forming an insulating sidewall spacer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
Abstract
본 발명은 셀 어레이 외곽부인 게이트 폴리의 오버랩 영역의 기생 전류 발생을 방지하기 위하여 웰과 반대 타입의 도펀트를 이용한 채널 스탑 임플란트 공정을 실시하여 기생 채널 형성을 원천적으로 방지함으로써 소자의 스위칭 특성을 향상시킬 수 있도록 하기 위하여, 제1 도전형의 반도체기판의 표면으로부터 일정 깊이를 갖는 복수 개의 제2 도전형의 웰을 형성하는 단계와, 반도체기판에 소자분리막을 형성하여 셀 영역을 정의하는 단계와, 셀 영역 가장자리에 배치된 상기 제2 도전형의 웰이 소자분리막과 근접하여 형성되는 게이트와 오버랩되지 않도록 제2 도전형의 웰과 인접하는 제1 도전형의 웰을 형성하는 단계와, 반도체기판 상에 게이트를 형성하는 단계, 및 게이트 양측의 제2 도전형의 웰 내에 소오스를 형성하는 단계를 포함한다.In order to prevent parasitic current generation in the overlap region of the gate poly outside the cell array, the present invention provides a channel stop implant process using a dopant opposite from a well to prevent parasitic channel formation, thereby improving switching characteristics of the device. In order to be able to achieve this, forming a plurality of second conductive wells having a predetermined depth from the surface of the first conductive semiconductor substrate, forming a device isolation film on the semiconductor substrate to define a cell region, and Forming a well of the first conductivity type adjacent to the well of the second conductivity type such that the well of the second conductivity type disposed at the edge of the region does not overlap with the gate formed adjacent to the device isolation film; Forming a gate, and forming a source in the wells of the second conductivity type on both sides of the gate.
채널 스탑, 웰, 기생 전류, 셀 에지부Channel Stop, Well, Parasitic Current, Cell Edge
Description
도1a 내지 도1c는 종래 기술에 의한 DMOS 트랜지스터 제조 공정을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a DMOS transistor manufacturing process according to the prior art.
도2a 내지 도2d는 본 발명에 의한 DMOS 트랜지스터의 제조 공정을 나타낸 공정 단면도이다.
2A to 2D are cross-sectional views illustrating a manufacturing process of the DMOS transistor according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
200 : 공통 드레인 기판 201 : n형 에피택셜층200: common drain substrate 201: n-type epitaxial layer
202 : p-웰 203 : 필드 산화막202: p-well 203: field oxide film
204 : 게이트 산화막 205 : 폴리실리콘204: gate oxide film 205: polysilicon
206 : 제 1 유전체막 207 : HLD 산화막 206: first dielectric film 207: HLD oxide film
208 : 게이트 스페이서 209 : 소오스
208: gate spacer 209: source
본 발명은 DMOS 트랜지스터 및그 제조 방법에 관한 것으로, 보다 상세하게는 게이트와 액티브 오버랩 부위인 셀 에지부에 웰과 반대 타입의 불순물 이온을 도핑하여 채널 형성을 원천적으로 방지함으로써 게이트의 기생 전류 발생을 방지하여 소자의 스위칭 특성을 향상시킬 수 있도록 하는 DMOS 트랜지스터의 제조 방법을 제공한다.The present invention relates to a DMOS transistor and a method of manufacturing the same, and more particularly, to prevent parasitic current generation of the gate by doping the gate and the cell edge, which is an active overlap region, by doping impurity ions of the opposite type to the well. The present invention provides a method for manufacturing a DMOS transistor that can improve the switching characteristics of the device.
현재, 대용량 전력 전달과 고속 스위칭 능력을 요구하는 전력 변환 및 전력 제어 시스템에서의 전력 반도체 소자 또는 전력 구동 IC의 응용 범위가 증가되고 있다.Currently, the application range of a power semiconductor device or a power driving IC in a power conversion and power control system requiring a large capacity power transfer and high speed switching capability is increasing.
전력 반도체 소자들 중에서 일반적으로 DMOS(Double Diffused Metal Oxide Semiconductor)는 스위치의 기능을 하며, 구조 특성상 온(ON) 저항이 작고, 접합에서도 높은 항복 전압을 가지고 있기 때문에 낮은 게이트 전압에도 고속 스위칭 능력과 많은 전류를 구동시킬 수 있는 전력 트랜지스터이다.Among the power semiconductor devices, DMOS (Double Diffused Metal Oxide Semiconductor) generally functions as a switch, and because of its small ON resistance and high breakdown voltage at the junction, it has a high switching speed and high switching capacity even at a low gate voltage. It is a power transistor capable of driving a current.
전형적인 이산 DMOS 회로는 병렬로 제작되는 2개 이상의 개별적인 DMOS 트랜지스터 셀을 포함한다. 개별적인 DMOS 트랜지스터 셀은 공통 드레인 접점(기판)을 공유하는 한편, 그 소스는 금속과 함께 모두 단락(Shorted)되고 그 게이트는 폴리실리콘에 의해 함께 단락된다. 따라서, 이산 DMOS 회로가 더 작은 트랜지스터의 매트릭스로부터 구성되더라도, 마치 대용량 트랜지스터처럼 동작하게된다. Typical discrete DMOS circuits include two or more individual DMOS transistor cells fabricated in parallel. Individual DMOS transistor cells share a common drain contact (substrate), while their sources are all shorted with the metal and their gates are shorted together by polysilicon. Thus, even if the discrete DMOS circuit is constructed from a matrix of smaller transistors, it will behave like a large capacity transistor.
그런데, 종래의 DMOS 트랜지스터 제조 방법에 의하면 셀 어레이 외곽부 게이 트의 폴리실리콘의 오버랩 영역에서 게이트의 CD 및 프로파일에 의해 원치 않는 전류가 발생하게 된다. However, according to the conventional DMOS transistor manufacturing method, unwanted current is generated by the CD and the profile of the gate in the overlap region of the polysilicon of the gate of the cell array.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 DMOS 트랜지스터의 문제점을 더욱 상세히 다음과 같다.Hereinafter, the problems of the DMOS transistor according to the prior art with reference to the accompanying drawings in more detail as follows.
도1a 내지 도1c는 종래 기술에 의한 DMOS 트랜지스터의 제조 공정을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a manufacturing process of a DMOS transistor according to the prior art.
우선, 도1a에 도시된 바와 같이 n형 공통 드레인 기판(100) 상에 소정의 공정을 진행하여 n형 에피택셜층(101)을 성장시킨 후 에피택셜층에 고농도 p형 불순물 이온 주입 공정을 진행하여 p-웰(p-well : 102)을 소정의 깊이로 형성시킨다. 이때, 상기 n형 에피택셜층(101)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며 상기 p-웰 형성시 이온 주입은 보론 이온을 이용하여 주입한다.First, as shown in FIG. 1A, a predetermined process is performed on the n-type
그리고 나서, 상기 p-웰(102)이 형성된 결과물에 소자간 분리를 하기 위하여 필드 산화막(103)을 형성한다.Then, the
상기 필드 산화막 형성후 도1b에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(104)을 200Å의 두께로 형성한다. 그리고, 게이트 전극으로 이용될 폴리실리콘(105)을 6500Å의 두께로 증착한다.After the field oxide film is formed, as shown in FIG. 1B, an oxidation process is performed to form a
이어서, 상기 폴리실리콘막(105)상에 옥사이드막을 200Å의 두께로, 나이트라이드막을 500Å의 두께로 증착함으로써 옥사이드/나이트라이드막으로 이루어진 유전체막(106)을 형성하고, 제 1 HLD 산화막(107)을 증착한 다음, 사진 및 식각 공 정을 진행하여 게이트를 패터닝한다.Subsequently, an oxide film is deposited on the
그런 다음 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입한 후 어닐링 공정을 진행하여 채널 영역(미도시함)을 형성하고, 제 2 HLD 산화막을 증착한 다음 식각 공정을 진행하여 게이트에 스페이서(108)를 형성한다.Then, after implanting channel ions for controlling the threshold voltage (V th ), an annealing process is performed to form a channel region (not shown), a second HLD oxide film is deposited, and an etching process is performed to form a spacer on the gate.
이어서, 도1c에 도시된 바와 같이 벌크 사진 및 식각 공정을 실시한 후 고농도 불순물을 주입하고 어닐링 공정을 실시하여 소오스 영역(109)을 형성한 다음 도시되지는 않지만 통상적인 콘택 형성 공정 및 패드 증착 공정을 진행한다.Subsequently, as shown in FIG. 1C, the
그런데, 이와 같은 종래 기술에 의한 DMOS 트랜지스터 형성시 도1c에 도시된 바와 같이 셀 어레이의 에지 부위인 A 영역에서 게이트의 CD 및 프로파일에 따라서 원치 않는 전류가 발생하게된다. 이로 인해 게이트 전압을 차단한 후에도 잔류 전압에 의해 기생 동작을 하게되어, 결국 소자의 스위칭 속도 저하를 초래하는 문제점이 있었다.
However, when forming the DMOS transistor according to the related art, an unwanted current is generated according to the CD and the profile of the gate in the region A of the edge of the cell array, as shown in FIG. 1C. As a result, even after the gate voltage is cut off, parasitic operation is performed by the residual voltage, resulting in a decrease in switching speed of the device.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트와 액티브의 오버랩 영역인 셀 에지부에 웰과 반대타입 즉, 반도체 기판과 동일 타입의 불순물 이온을 주입하여 채널 형성을 원천적으로 방지하여 기생적인 게이트 전류 발생을 방지함으로써 소자의 스위칭 특성을 향상시킬 뿐만 아니라 정확한 셀 구현이 가능하도록 하는 DMOS 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.In order to solve the above problems, the present invention injects impurity ions of the opposite type to the well, that is, the same type as the semiconductor substrate, to the cell edge, which is an overlap region between the gate and the active material, to prevent the formation of a channel, thereby providing a parasitic gate current. The present invention provides a DMOS transistor and a method of manufacturing the same, which can improve the switching characteristics of a device by preventing the occurrence thereof and enable accurate cell implementation.
상기와 같은 목적을 실현하기 위한 본 발명의 DMOS 트랜지스터의 제조방법은, 제1 도전형의 반도체기판의 표면으로부터 일정 깊이를 갖는 복수 개의 제2 도전형의 웰을 형성하는 단계와, 반도체기판에 소자분리막을 형성하여 셀 영역을 정의하는 단계와, 셀 영역 가장자리에 배치된 상기 제2 도전형의 웰이 소자분리막과 근접하여 형성되는 게이트와 오버랩되지 않도록 제2 도전형의 웰과 인접하는 제1 도전형의 웰을 형성하는 단계와, 반도체기판 상에 게이트를 형성하는 단계, 및 게이트 양측의 제2 도전형의 웰 내에 소오스를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 도전형의 웰은 상기 반도체기판과 반대 타입의 불순물을 이용하여 도핑할 수 있다.
상기 목적을 실현하기 위한 본 발명의 DMOS 트랜지스터는, 제1 도전형의 반도체기판의 셀 영역에, 반도체기판의 표면으로부터 일정 깊이를 갖도록 배치된 복수 개의 제2 도전형의 웰과, 셀 영역의 한정하도록 배치된 소자분리막과, 셀 영역의 가장자리에 배치된 제2 도전형의 웰이 상기 소자분리막과 근접하여 형성되는 게이트와 오버랩되지 않도록 제2 도전형의 웰과 인접하여 배치된 제1 도전형의 웰과, 반도체기판 상에 형성된 게이트, 및 게이트 양측의 제2 도전형의 웰에 형성된 소스 영역을 포함하는 것을 특징으로 한다.A method of manufacturing the DMOS transistor of the present invention for achieving the above object comprises the steps of forming a plurality of wells of a second conductivity type having a predetermined depth from the surface of the semiconductor substrate of the first conductivity type; Forming a separator to define a cell region, and a first conductivity adjacent to the well of the second conductivity type so that the well of the second conductivity type disposed at the edge of the cell region does not overlap with the gate formed adjacent to the device isolation layer. Forming a well of the die, forming a gate on the semiconductor substrate, and forming a source in the wells of the second conductivity type on both sides of the gate.
The second conductivity type well may be doped using impurities of a type opposite to that of the semiconductor substrate.
The DMOS transistor of the present invention for achieving the above object includes a plurality of wells of a second conductivity type arranged in a cell region of a semiconductor substrate of a first conductivity type so as to have a predetermined depth from the surface of the semiconductor substrate and a cell region. The device of the first conductivity type disposed adjacent to the well of the second conductivity type so that the device isolation layer disposed so as to be overlapped with the gate of the second conductivity type disposed at the edge of the cell region does not overlap with the gate formed adjacent to the device isolation layer. And a source region formed in the well, the gate formed on the semiconductor substrate, and the wells of the second conductivity type on both sides of the gate.
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이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도2a 내지 도2c는 본 발명에 의한 DMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a DMOS transistor according to the present invention.
우선, 도2a에 도시된 바와 같이 n형 공통 드레인 기판(200) 상에 n형 에피택 셜층(201)을 형성시키고, 에피택셜층에 고농도 p형 불순물 이온 주입 공정을 진행하여 p-웰(p-well : 202)을 소정의 깊이로 형성시킨다. 이때, 상기 n형 에피택셜층(201)은 소자의 항복 전압(Breakdown Voltage)을 증가시키기 위해 저농도로 도핑하되, 층의 두께는 두껍게 형성하며 상기 p-웰 형성시 이온 주입은 보론 이온을 이용하여 주입한다. First, as shown in FIG. 2A, an n-type
상기 p-웰(202)을 형성한 후 소자간 분리를 위한 필드 산화막(203)을 형성하고 사진 및 식각 공정을 진행하여 필드 산화막을 패터닝한 후 도시되지는 않지만 셀 영역의 에지 부위만 오픈 되도록 사진 공정을 진행한다. 그리고, 웰과 반대 타입의 불순물 즉 n 타입의 불순물을 이용하여 저농도 n형 불순물 영역(B)을 형성한다. 이때, 웰과 반대 타입의 임플란트 공정을 진행함으로써 채널의 형성을 원천적으로 방지하고, 이로 인해 기생 성분의 전류 발생을 방지하여 소자의 스위칭 특성 저하를 방지 할 수 있게된다. After the p-
한편, 상기 셀 에지부(A)의 임플란트 공정을 진행한 후에는 도2b에 도시된 바와 같이 게이트 산화막(204)을 형성하고 폴리실리콘(205)을 6500Å의 두께로 증착한다.On the other hand, after the implantation process of the cell edge portion A is performed, as shown in FIG.
그런 다음, 유전체막(206)으로 옥사이드막과 나이트라이드막을 증착한 후 HLD 산화막(207)을 차례로 증착하고 나서 사진 및 식각 공정을 실시하여 게이트를 패터닝한다. Next, an oxide film and a nitride film are deposited using the
그리고 나서, 문턱 전압(Vth)을 조절하기 위한 채널 이온을 주입한 후 어닐링 공정을 진행하여 채널 영역(미도시함)을 형성한다.Thereafter, after implanting channel ions for adjusting the threshold voltage V th , an annealing process is performed to form a channel region (not shown).
상기의 채널 영역 형성 후 도2c에 도시된 바와 같이 HLD 산화막을 증착 한 후 건식 식각 공정을 진행하여 게이트 스페이서(208)를 형성한다.After formation of the channel region, as shown in FIG. 2C, the HLD oxide film is deposited, and a dry etching process is performed to form the
그런 다음, 도2d에 도시된 바와 같이 벌크 사진 및 식각 공정을 진행한 후 고농도 불순물 이온 주입을 실시하여 소오스 영역(209)을 형성한다. 그리고 도시되지는 않지만 통상적인 공정을 통해 콘택 및 배선 공정을 진행한다.Next, as shown in FIG. 2D, the bulk region and the etching process are performed, followed by implanting a high concentration of impurity ions to form a
이와 같이 본 발명은 게이트 오버랩 영역인 셀 에지부에 채널 스탑 임플란트 공정으로 웰과 반대 타입의 불순물 이온 주입을 실시하여 채널 형성을 원천적으로 방지함으로써 셀 에지부에 발생하는 기생 전류를 방지하고, 그로 인해 스위칭 특성 저하를 방지할 뿐만 아니라 셀 영역을 정의함으로써 소자의 타겟을 정확하게 설정할 수 있다.
As described above, the present invention prevents parasitic currents generated in the cell edge part by injecting impurity ions of the opposite type from the well by the channel stop implant process in the cell edge part which is the gate overlap region, thereby preventing the formation of the channel. In addition to avoiding deterioration in switching characteristics, the device target can be set precisely by defining cell regions.
상기한 바와 같이 본 발명은 셀 에지부의 채널 스탑 임플란트 공정을 실시하여 기생 채널 형성을 원천적으로 방지함으로써 소자의 스위칭 특성을 향상시킬 수 있는 이점이 있다. 또한, 정확한 셀 사이즈 구현이 가능하여 소자의 타겟을 정확히 설정할 수 있으므로 공정 마진을 향상시킬 수 있는 이점이 있다.As described above, the present invention has an advantage in that the switching characteristics of the device can be improved by fundamentally preventing the parasitic channel formation by performing the channel stop implant process of the cell edge portion. In addition, since the accurate cell size can be implemented, the target of the device can be set accurately, thereby improving the process margin.
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Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030007260A KR100935248B1 (en) | 2003-02-05 | 2003-02-05 | Dmos transistor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030007260A KR100935248B1 (en) | 2003-02-05 | 2003-02-05 | Dmos transistor and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040070996A KR20040070996A (en) | 2004-08-11 |
| KR100935248B1 true KR100935248B1 (en) | 2010-01-06 |
Family
ID=37359184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030007260A KR100935248B1 (en) | 2003-02-05 | 2003-02-05 | Dmos transistor and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100935248B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352003B2 (en) | 1995-11-07 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device having thin film transistor with LDD region |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151453A (en) * | 1983-02-18 | 1984-08-29 | Toshiba Corp | Semiconductor device |
| JPH05251555A (en) * | 1991-11-29 | 1993-09-28 | Sgs Thomson Microelettronica Spa | Manufacture of mos integrated circuit |
| KR960012057B1 (en) * | 1991-10-04 | 1996-09-11 | 수미토모 긴조쿠 코오교오 카부시키가이샤 | Semiconductor device & manufacturing method thereof |
| KR19980083135A (en) * | 1997-05-12 | 1998-12-05 | 문정환 | Manufacturing method of semiconductor device |
-
2003
- 2003-02-05 KR KR1020030007260A patent/KR100935248B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151453A (en) * | 1983-02-18 | 1984-08-29 | Toshiba Corp | Semiconductor device |
| KR960012057B1 (en) * | 1991-10-04 | 1996-09-11 | 수미토모 긴조쿠 코오교오 카부시키가이샤 | Semiconductor device & manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352003B2 (en) | 1995-11-07 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device having thin film transistor with LDD region |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040070996A (en) | 2004-08-11 |
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