KR100927412B1 - Manufacturing Method of Semiconductor Device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 제조 방법은 퓨즈 영역 및 패드 영역을 갖는 기판상에 동일층에 위치하는 퓨즈 및 패드를 형성하는 단계; 상기 퓨즈 및 상기 패드를 포함하는 결과물 상에 보호막을 형성하는 단계; 리페어/패드 식각을 위한 마스크를 이용하여 상기 보호막을 식각하고 그에 따라 드러나는 상기 퓨즈 및 상기 패드를 소정 깊이 식각하는 단계; 상기 식각된 퓨즈 및 패드를 포함하는 결과물의 전면에 일정한 두께로 절연막을 형성하는 단계; 및 상기 패드 영역의 상기 절연막을 선택적으로 제거하여 상기 패드를 노출시키는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 제조 방법은, 퓨즈 영역을 형성함에 있어서 퓨즈 상부에 잔류하는 절연막 두께를 일정하게 조절하여 레이저 빔에 의한 퓨즈 컷팅을 용이하게 하고, 아울러 패드 영역을 형성함에 있어서 와이어 본딩시 패드에 가해지는 스트레스를 감소시킬 수 있는 구조를 형성하여 패드 및/또는 그 하부 절연 물질의 손상을 최소화할 수 있다.The present invention relates to a method of manufacturing a semiconductor device, the method of manufacturing a semiconductor device of the present invention comprises the steps of forming a fuse and a pad located on the same layer on a substrate having a fuse region and a pad region; Forming a protective film on a resultant product including the fuse and the pad; Etching the passivation layer using a mask for repair / pad etching and etching the fuse and the pad to be exposed to a predetermined depth; Forming an insulating film having a predetermined thickness on the entire surface of the resultant including the etched fuse and the pad; And selectively removing the insulating film of the pad region to expose the pad. The method of manufacturing a semiconductor device according to the present invention described above, wherein the thickness of the insulating film remaining on the upper portion of the fuse in forming the fuse region is constant. To reduce the stress applied to the pad during wire bonding in forming the pad area, thereby minimizing damage to the pad and / or its lower insulating material. can do.

퓨즈, 패드, 리페어/패드 식각, 퓨즈 컷팅, 와이어 본딩 Fuses, Pads, Repair / Pad Etching, Fuse Cutting, Wire Bonding

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 퓨즈(fuse) 영역과 패드(pad) 영역의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a method of forming a fuse region and a pad region of a semiconductor device.

반도체 메모리 소자의 제조에 있어서 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 처리하는 것은 수율 측면에서 비효율적이다.In the manufacture of a semiconductor memory device, if any one of a number of fine cells is defective, it cannot be performed as a memory and thus is treated as a defective product. However, it is inefficient in terms of yield to treat the entire device as defective even though only a few cells in the memory have failed.

따라서, 현재는 메모리 내에 미리 설치해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려주는 방식으로 수율 향상을 이루고 있다. 이를 좀더 상세히 설명하면, 기판상에 형성된 셀들이 불량인지 여부를 판별하는 테스트를 수행하고, 테스트 수행 결과 불량으로 판별된 셀들을 리페어(repair) 공정을 통하여 레이저 빔에 의한 퓨즈 컷팅(cutting)으로 제거하고 칩 내의 리던던시 셀로 대체한다. 여기서, 퓨즈는 별도의 배선을 이용하여 형성되는 것이 아니며 종래의 회로 배선(예를 들어, 플레이트 라인 또는 금속 배선) 중 어느 하나를 선택하여 퓨즈 영역에 형성된다.Therefore, the current yield is improved by replacing defective cells by using redundancy cells pre-installed in the memory, thereby restoring the entire memory. In more detail, a test is performed to determine whether cells formed on a substrate are defective, and cells that are determined to be defective as a result of the test are removed by fuse cutting using a laser beam through a repair process. And replace with a redundancy cell in the chip. Here, the fuse is not formed using a separate wiring, and is selected in the fuse area by selecting any one of a conventional circuit wiring (for example, plate line or metal wiring).

한편, 퓨즈 박스를 형성하기 위한 식각 공정과 함께 반도체 소자의 신호를 입출력시키는 패드를 노출시키기 위한 식각 공정은 한번의 식각으로 수행될 수 있는데, 이를 리페어/패드 식각 공정이라 한다. Meanwhile, an etching process for exposing a pad for inputting / outputting a signal of a semiconductor device together with an etching process for forming a fuse box may be performed by one etching, which is called a repair / pad etching process.

도1은 종래 기술에 따른 반도체 소자의 리페어/패드 식각 공정을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a repair / pad etching process of a semiconductor device according to the prior art.

도1에 도시된 바와 같이, 퓨즈 영역 및 패드 영역을 갖는 기판(10) 상의 퓨즈 영역에 퓨즈(11)를 형성한다. 이때, 퓨즈(11)는 다층 금속 배선 중 최하부의 금속 배선을 이용하여 형성될 수 있다.As shown in Fig. 1, a fuse 11 is formed in a fuse region on the substrate 10 having a fuse region and a pad region. In this case, the fuse 11 may be formed using the lowermost metal wiring of the multilayer metal wiring.

이어서, 퓨즈(11)를 덮는 절연막(12)을 형성한다. 이때, 절연막(12)은 일반적으로 산화막으로 이루어진다.Next, the insulating film 12 covering the fuse 11 is formed. At this time, the insulating film 12 is generally made of an oxide film.

이어서, 절연막(12) 상의 패드 영역에 패드(13)를 형성한다. 이때, 패드(13)는 다층 금속 배선 중 최상부의 금속 배선을 이용하여 형성될 수 있다.  Next, the pad 13 is formed in the pad region on the insulating film 12. In this case, the pad 13 may be formed using the uppermost metal wiring of the multilayer metal wiring.

이어서, 패드(13)를 덮는 보호막(14)을 형성한다. 보호막(14)은 일반적으로 산화막 및 질화막이 적층되어 형성된다.Next, the protective film 14 which covers the pad 13 is formed. The protective film 14 is generally formed by stacking an oxide film and a nitride film.

이어서, 보호막(14) 상에 리페어/패드 식각을 위한 마스크(미도시됨)를 형성한 후, 이 마스크를 식각 베리어로 퓨즈 영역 및 패드 영역의 식각을 수행한다. 좀더 상세하게는, 퓨즈 영역의 보호막(14) 및 절연막(12)을 식각하되 퓨즈(11) 상부에서 절연막(12)이 소정 두께(T) 잔류할 때까지 식각을 수행하여 제1 트렌치(15)를 형성하면서, 동시에 패드 영역의 보호막(14)을 식각하여 패드(13)를 노출시키는 제2 트렌치(16)를 형성한다.Subsequently, after forming a mask (not shown) for repair / pad etching on the passivation layer 14, the mask is used as an etching barrier to etch the fuse region and the pad region. More specifically, the protective film 14 and the insulating film 12 of the fuse region are etched, but the first trench 15 is etched by etching until the insulating film 12 remains a predetermined thickness T on the fuse 11. While forming the second trench 16 exposing the pad 13 by etching the passivation layer 14 of the pad region.

이와 같은 제1 트렌치(15) 및 제2 트렌치(16) 형성에 의하여 후속 퓨즈 블로잉(blowing) 및 와이어 본딩(wire bonding)이 수행될 수 있다. 즉, 제1 트렌치(15)를 통한 레이저 빔의 조사에 의하여 퓨즈(11)가 컷팅될 수 있다. 또한, 제2 트렌치(16)에 의하여 드러나는 패드(13) 상에 와이어 본딩에 의하여 와이어가 접착될 수 있다. Subsequent fuse blowing and wire bonding may be performed by forming the first trenches 15 and the second trenches 16. That is, the fuse 11 may be cut by irradiation of the laser beam through the first trench 15. In addition, the wire may be bonded to the pad 13 exposed by the second trench 16 by wire bonding.

그러나, 상기의 공정은 다음과 같은 문제점을 갖는다.However, the above process has the following problems.

우선, 제1 트렌치(15) 형성 과정에서 퓨즈(11) 상부에 잔류하는 절연막(12)의 두께(T)를 웨이퍼 전체에 걸쳐 일정하게 조절하는 것이 매우 어렵다. 그러나, 퓨즈(11) 상부에 잔류하는 절연막(12)의 두께(T)는 후속 퓨즈 블로잉 공정에서 매우 중요한 요소로서 이를 웨이퍼 전체에 걸쳐 일정하게 조절하지 않는다면 소자의 제조 수율에 악영향을 끼치는 문제점이 있다.First, in the process of forming the first trenches 15, it is very difficult to constantly adjust the thickness T of the insulating layer 12 remaining on the fuse 11 over the entire wafer. However, the thickness T of the insulating film 12 remaining on the top of the fuse 11 is a very important factor in the subsequent fuse blowing process, and if it is not constantly adjusted throughout the wafer, there is a problem that adversely affects the manufacturing yield of the device. .

또한, 제2 트렌치(16) 형성 과정에서 패드(13) 상에는 와이어 본딩에 의한 와이어(미도시됨)가 접착된다. 좀더 상세하게는, 와이어 선단에 형성되는 접착 볼(bonding ball)이 초음파 진동에 의하여 패드(13)에 접착되는 것이다. 그런데, 이와 같이 초음파 진동을 이용하여 패드(13)에 볼을 접착시키는 과정에서 진동 방향으로 과도한 스트레스가 인가되기 때문에 패드(13) 및/또는 그 하부의 절연 물질이 스트레스를 견디지 못하고 뜯겨지거나 균열이 발생하는 등의 손상이 초래되는 문제점이 있다. In addition, a wire (not shown) by wire bonding is adhered on the pad 13 in the process of forming the second trench 16. More specifically, a bonding ball formed at the tip of the wire is bonded to the pad 13 by ultrasonic vibration. However, since excessive stress is applied in the vibration direction in the process of bonding the ball to the pad 13 by using ultrasonic vibration in this way, the insulating material under the pad 13 and / or the lower portion thereof does not endure the stress and is torn or cracked. There is a problem that damage such as occurs.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 퓨즈 영역을 형성함에 있어서 퓨즈 상부에 잔류하는 절연막 두께를 일정하게 조절하여 레이저 빔에 의한 퓨즈 컷팅을 용이하게 하고, 아울러 패드 영역을 형성함에 있어서 와이어 본딩시 패드에 가해지는 스트레스를 감소시킬 수 있는 구조를 형성하여 패드 및/또는 그 하부 절연 물질의 손상을 최소화할 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.The present invention has been proposed to solve the above-mentioned problems of the prior art. In forming the fuse region, the thickness of the insulating film remaining on the upper portion of the fuse is constantly adjusted to facilitate the cutting of the fuse by the laser beam. The present invention provides a method for manufacturing a semiconductor device capable of minimizing damage to the pad and / or lower insulating material by forming a structure that can reduce stress applied to the pad during wire bonding.

상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법은, 퓨즈 영역 및 패드 영역을 갖는 기판상에 동일층에 위치하는 퓨즈 및 패드를 형성하는 단계; 상기 퓨즈 및 상기 패드를 포함하는 결과물 상에 보호막을 형성하는 단계; 리페어/패드 식각을 위한 마스크를 이용하여 상기 보호막을 식각하고 그에 따라 드러나는 상기 퓨즈 및 상기 패드를 소정 깊이 식각하는 단계; 상기 식각된 퓨즈 및 패드를 포함하는 결과물의 전면에 일정한 두께로 절연막을 형성하는 단계; 및 상기 패드 영역의 상기 절연막을 선택적으로 제거하여 상기 패드를 노출시키는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for solving the above problems comprises the steps of forming a fuse and a pad located on the same layer on a substrate having a fuse region and a pad region; Forming a protective film on a resultant product including the fuse and the pad; Etching the passivation layer using a mask for repair / pad etching and etching the fuse and the pad to be exposed to a predetermined depth; Forming an insulating film having a predetermined thickness on the entire surface of the resultant including the etched fuse and the pad; And selectively removing the insulating layer of the pad region to expose the pad.

상술한 본 발명에 의한 반도체 소자의 제조 방법은, 퓨즈 영역을 형성함에 있어서 퓨즈 상부에 잔류하는 절연막 두께를 일정하게 조절하여 레이저 빔에 의한 퓨즈 컷팅을 용이하게 하고, 아울러 패드 영역을 형성함에 있어서 와이어 본딩시 패드에 가해지는 스트레스를 감소시킬 수 있는 구조를 형성하여 패드 및/또는 그 하부 절연 물질의 손상을 최소화할 수 있다.In the method of manufacturing a semiconductor device according to the present invention described above, in forming the fuse region, the thickness of the insulating film remaining on the upper portion of the fuse is constantly adjusted to facilitate the fuse cutting by the laser beam, and the wire in forming the pad region. Forming a structure that can reduce the stress on the pad during bonding can minimize the damage to the pad and / or its underlying insulating material.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도2a에 도시된 바와 같이, 퓨즈 영역 및 패드 영역을 갖는 기판(20) 상의 퓨즈 영역에는 퓨즈(21)를 형성하고 패드 영역에는 패드(22)를 형성한다. 이때, 퓨즈(21)와 패드(22)는 후속 리페어/패드 식각을 일정하게 조절할 수 있도록 동일층 상에 위치하는 것이 바람직하다. 더욱 바람직하게는, 퓨즈(21) 및 패드(22)는 다층 금속 배선 중 최상부의 금속 배선을 이용하여 형성될 수 있으며, 예를 들어, 현재 디램(DRAM) 소자에서는 3층 금속 배선이 이용되고 있으므로 퓨즈(21) 및 패드(22)는 가장 상부 층에 위치하는 제3 금속 배선을 이용하여 형성될 수 있다. 이 경우, 기판(20)은 제1 금속 배선 및 제2 금속 배선과 각각의 금속 배선을 덮는 층간 절연 막을 포함한다.As shown in Fig. 2A, a fuse 21 is formed in a fuse area on the substrate 20 having a fuse area and a pad area, and a pad 22 is formed in the pad area. In this case, the fuse 21 and the pad 22 may be positioned on the same layer so that subsequent repair / pad etching may be uniformly controlled. More preferably, the fuse 21 and the pad 22 may be formed using the uppermost metal wiring of the multilayer metal wiring, for example, since three-layer metal wiring is currently used in DRAM devices. The fuse 21 and the pad 22 may be formed using a third metal wire located in the uppermost layer. In this case, the board | substrate 20 contains the 1st metal wiring and the 2nd metal wiring, and the interlayer insulation film which covers each metal wiring.

이어서, 퓨즈(21) 및 패드(22)를 포함하는 결과물의 전체 구조 상에 보호막(23)을 형성한다. Subsequently, a protective film 23 is formed on the entire structure of the resultant product including the fuse 21 and the pad 22.

도2b에 도시된 바와 같이, 보호막(23) 상에 리페어/패드 식각을 위한 마스크(미도시됨)를 형성한 후, 이 마스크를 식각 베리어로 퓨즈 영역 및 패드 영역의 식각을 동시에 수행한다. 퓨즈 영역과 패드 영역의 식각을 나누어 좀더 상세히 설명하면 다음과 같다.As shown in FIG. 2B, a mask (not shown) for repair / pad etching is formed on the passivation layer 23, and then the mask is etched at the same time as the etching barrier as the etching barrier. The etching of the fuse area and the pad area will be described in more detail as follows.

우선 패드 영역의 식각을 설명하면, 상기 마스크를 식각 베리어로 패드 영역의 보호막(23)을 식각하여 패드(22)를 노출시키되, 노출되는 패드(22)에 대한 식각을 소정 깊이 더 진행함으로써 노출되는 패드(22) 부분(예를 들어, 패드(22)의 중앙부)이 그외의 부분(예를 들어, 패드(22)의 가장자리)에 비하여 움푹 파인 형상을 갖게 한다. 이는, 후속 와이어 본딩시 움푹 파인 부분에 볼이 접착되어 패드(22)가 볼의 저면 및 가장자리를 감싸기 때문에 초음파 진동에 의한 스트레스를 분산시킬 수 있기 때문이다. 이와 같은 보호막(23) 및 패드(22) 일부의 식각으로 패드 영역에는 제2 트렌치(25)가 형성된다. 이때, 제2 트렌치(25)에 의하여 노출되는 패드(22)의 폭(W)은 접착되는 볼의 사이즈를 고려하여 50~60㎛ 정도가 되는 것이 바람직하며, 제2 트렌치(25) 형성 후 잔류하는 패드(22)의 두께(T1)는 3500~4500Å 정도가 되는 것이 바람직하다.First, the etching of the pad region is performed by exposing the pad 22 by etching the passivation layer 23 of the pad region using the mask as an etch barrier, and then exposing the pad 22 to the exposed pad 22 by a predetermined depth. The pad 22 portion (eg, the center portion of the pad 22) has a recessed shape compared to the other portion (eg, the edge of the pad 22). This is because the ball is adhered to the recessed portion during subsequent wire bonding, so that the pad 22 wraps around the bottom and the edge of the ball, thereby dispersing the stress due to the ultrasonic vibration. The second trench 25 is formed in the pad region by etching of the passivation layer 23 and the pad 22. In this case, the width W of the pad 22 exposed by the second trench 25 is preferably about 50 to 60 μm in consideration of the size of the ball to be bonded, and remains after forming the second trench 25. It is preferable that the thickness T1 of the pad 22 to be made is about 3500-4500 kPa.

또한, 퓨즈 영역의 식각을 설명하면, 전술한 바와 같이 퓨즈(21)는 패드(22)와 동일층 상에 위치하여 동일한 금속 배선으로 형성되기 때문에, 상기의 리페어/ 패드 식각시 퓨즈 영역의 식각도 패드 영역과 동일하게 진행된다. 따라서, 퓨즈 영역에서도 보호막(23)과 함께 퓨즈(21) 일부가 식각되어 퓨즈(21)가 노출된다. 이와 같은 보호막(23) 및 퓨즈(21)의 일부 식각으로 퓨즈 영역에는 제1 트렌치(24)가 형성된다. 이때, 제1 트렌치(24)에 의하여 노출되는 퓨즈(21)의 폭은 제2 트렌치(25)에 의하여 노출되는 패드(22)의 폭(W)과 관련이 없으나, 제1 트렌치(24) 형성 후 잔류하는 퓨즈(21)의 두께는 제2 트렌치(25) 형성 후 잔류하는 패드(22)의 두께(T1)와 동일하게 될 것이다.In addition, when the etching of the fuse region is described, as described above, since the fuse 21 is formed on the same layer as the pad 22 and formed of the same metal wire, the etching area of the fuse region during the repair / pad etching may be described. The same goes for the pad area. Accordingly, the fuse 21 is partially etched together with the passivation layer 23 in the fuse area to expose the fuse 21. The first trenches 24 are formed in the fuse region by partial etching of the passivation layer 23 and the fuse 21. In this case, the width of the fuse 21 exposed by the first trench 24 is not related to the width W of the pad 22 exposed by the second trench 25, but the first trench 24 is formed. The remaining thickness of the fuse 21 may be equal to the thickness T1 of the pad 22 remaining after the formation of the second trench 25.

도2c에 도시된 바와 같이, 제1 트렌치(24) 및 제2 트렌치(25)를 포함하는 결과물의 전면에 산화막(26)을 원하는 두께로 증착한다. 여기서, 원하는 두께라 함은 후속 레이저 빔에 의한 퓨즈 컷팅이 용이하게 수행될 수 있는 정도의 두께를 의미한다. 이와 같이 증착으로 퓨즈(21) 상부에 절연막을 다시 형성하는 방식을 사용하면, 퓨즈(21) 상부에 잔류하는 절연막(본 명세서에서는, 산화막(26))의 두께(T2)를 웨이퍼 전체에 걸쳐 일정하게 조절할 수 있다. 퓨즈(21) 상부의 산화막(26) 두께(T2)는 2500~3500Å인 것이 바람직하다.As shown in FIG. 2C, an oxide film 26 is deposited to a desired thickness on the entire surface of the resultant product including the first trenches 24 and the second trenches 25. Here, the desired thickness means a thickness such that the fuse cutting by the subsequent laser beam can be easily performed. In this manner, when the insulating film is formed on the fuse 21 again by vapor deposition, the thickness T2 of the insulating film (in this specification, the oxide film 26) remaining on the fuse 21 is fixed over the entire wafer. Can be adjusted. It is preferable that the thickness T2 of the oxide film 26 on the upper part of the fuse 21 is 2500-3500 kPa.

도2d에 도시된 바와 같이, 패드 영역의 산화막(26)을 제거하여 패드(22)를 노출시킨다. 이는, 패드(22)가 후속 와이어 본딩에 의한 볼 접착을 위하여 노출된 상태가 되어야 하기 때문이다.As shown in FIG. 2D, the oxide layer 26 in the pad region is removed to expose the pad 22. This is because the pad 22 must be exposed for ball bonding by subsequent wire bonding.

도2e에 도시된 바와 같이, 후속 패키징 공정 등에서 외부의 습기와 먼지 등으로부터 칩을 보호하기 위하여 결과물의 전면에 PIQ(Polyimide Isoindoro Quinazorindione)층(27)을 코팅(coating)하고, 도2f에 도시된 바와 같이 원하는 부 분이 개방되도록, 즉, 퓨즈 영역에서는 제1 트렌치(24) 저면의 산화막(26)이 개방되고 패드 영역에서는 제2 트렌치(25)가 개방되도록 PIQ층(27)을 현상으로 제거한다.As shown in FIG. 2E, a PIQ (Polyimide Isoindoro Quinazorindione) layer 27 is coated on the front surface of the resultant to protect the chip from external moisture, dust, etc. in a subsequent packaging process, and the like shown in FIG. 2F. As described above, the PIQ layer 27 is removed by developing such that the desired portion is opened, that is, the oxide layer 26 at the bottom of the first trench 24 is opened in the fuse region and the second trench 25 is opened in the pad region. .

이와 같은 일련의 공정을 수행한 결과, 퓨즈 영역의 퓨즈 상부에는 원하는 두께의 절연막이 잔류하여 후속 레이저 빔에 의한 퓨즈 컷팅이 용이하게 수행될 수 있다. 또한, 패드 영역의 패드는 볼이 접착될 영역이 움푹 파인 형상을 갖게 되어 후속 와이어 본딩시 패드에 가해지는 스트레스를 최소화할 수 있다.As a result of such a series of processes, an insulating film having a desired thickness remains on the fuse in the fuse region, so that the fuse can be easily cut by a subsequent laser beam. In addition, the pad of the pad area has a recessed shape to which the ball is to be bonded, thereby minimizing stress applied to the pad during subsequent wire bonding.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도1은 종래 기술에 따른 반도체 소자의 리페어/패드 식각 공정을 설명하기 위한 단면도.1 is a cross-sectional view illustrating a repair / pad etching process of a semiconductor device according to the prior art.

도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 기판 21 : 퓨즈20: substrate 21: fuse

22 : 패드 23 : 보호막22: pad 23: protective film

24 : 제1 트렌치 25 : 제2 트렌치24: first trench 25: second trench

26 : 산화막 27 : PIQ층26: oxide film 27: PIQ layer

Claims (8)

퓨즈 영역 및 패드 영역을 갖는 기판상에 동일층에 위치하는 퓨즈 및 패드를 형성하는 단계;Forming a fuse and a pad located on the same layer on the substrate having the fuse area and the pad area; 상기 퓨즈 및 상기 패드를 포함하는 결과물 상에 보호막을 형성하는 단계;Forming a protective film on a resultant product including the fuse and the pad; 리페어/패드 식각을 위한 마스크를 이용하여 상기 보호막을 식각하고 그에 따라 드러나는 상기 퓨즈 및 상기 패드를 소정 깊이 식각하는 단계; Etching the passivation layer using a mask for repair / pad etching and etching the fuse and the pad to be exposed to a predetermined depth; 상기 식각된 퓨즈 및 패드를 포함하는 결과물의 전면에 일정한 두께로 절연막을 형성하는 단계; 및Forming an insulating film having a predetermined thickness on the entire surface of the resultant including the etched fuse and the pad; And 상기 패드 영역의 상기 절연막을 선택적으로 제거하여 상기 패드를 노출시키는 단계Selectively removing the insulating layer of the pad area to expose the pad 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 퓨즈 및 상기 패드는,The fuse and the pad, 다층 배선 구조에서의 최상부의 금속 배선을 이용하여 형성되는Formed using the uppermost metal wiring in the multilayer wiring structure 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 퓨즈 및 패드를 소정 깊이 식각하는 단계는,Etching the fuse and the pad a predetermined depth, 상기 퓨즈 및 상기 패드가 3500~4500Å의 두께로 잔류할 때까지 수행되는Until the fuse and the pad remain to a thickness of 3500-4500 kPa 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 퓨즈 및 패드를 소정 깊이 식각하는 단계에서,Etching the fuse and the pad a predetermined depth; 상기 패드의 식각되는 폭은 와이어 본딩 공정의 접착 볼의 사이즈와 대응되는The etched width of the pad corresponds to the size of the adhesive ball of the wire bonding process 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제1항 또는 제4항에 있어서,The method according to claim 1 or 4, 상기 퓨즈 및 패드를 소정 깊이 식각하는 단계에서,Etching the fuse and the pad a predetermined depth; 상기 패드의 식각되는 폭은 50~60㎛인Etching width of the pad is 50 ~ 60㎛ 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 절연막은, 산화막으로 이루어지는The insulating film is made of an oxide film 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제1항 또는 제6항에 있어서,The method according to claim 1 or 6, 상기 퓨즈 상의 상기 절연막의 두께는 2500~3500Å인The thickness of the insulating film on the fuse is 2500 ~ 3500Å 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 퓨즈 및 상기 패드는,The fuse and the pad, 3층 금속 배선 구조에서의 제3 금속 배선을 이용하여 형성되는Formed using the third metal wiring in the three-layer metal wiring structure 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device.
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