KR100891951B1 - Common module for ddr? sdram and ddr? sdram - Google Patents

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KR100891951B1 KR1020070093114A KR20070093114A KR100891951B1 KR 100891951 B1 KR100891951 B1 KR 100891951B1 KR 1020070093114 A KR1020070093114 A KR 1020070093114A KR 20070093114 A KR20070093114 A KR 20070093114A KR 100891951 B1 KR100891951 B1 KR 100891951B1
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Abstract

본 발명은 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR2 SDRAM) 및 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR3 SDRAM)의 공통 모듈에 관한 것으로서, 컴퓨터 시스템에 사용된다. 상기 공통 모듈은 제1 버스, 터미네이션 회로 카드, 제1 슬롯, 및 제2 슬롯을 포함한다. 제1 버스는 복수 개의 신호를 전송한다. 터미네이션 회로 카드는 복수 개의 터미네이션 저항을 구비한다. 제1 슬롯은 공통 모듈에 설치되며 제1 버스에 연결되며, DDR2 SDRAM을 설치하는데 사용된다. 제2 슬롯은 공통 모듈에 설치되며, 제1 버스에 연결되며, DDR3 SDRAM 또는 터미네이션 회로 카드를 설치하는데 사용된다. 여기에서, DDR2 SDRAM을 제1 슬롯에 설치하였을 때 터미네이션 회로 카드는 제2 슬롯에 설치한다.

Figure R1020070093114

DDR2 SDRAM, DDR3 SDRAM, 공통 모듈

The present invention relates to a common module of a double data rate 2 synchronous dynamic random access memory (DDR2 SDRAM) and a double data rate 3 synchronous dynamic random access memory (DDR3 SDRAM) and is used in a computer system. The common module includes a first bus, a termination circuit card, a first slot, and a second slot. The first bus transmits a plurality of signals. The termination circuit card has a plurality of termination resistors. The first slot is installed in a common module and connected to the first bus, and is used to install DDR2 SDRAM. The second slot is installed in a common module, connected to the first bus, and used to install a DDR3 SDRAM or termination circuit card. Here, when the DDR2 SDRAM is installed in the first slot, the termination circuit card is installed in the second slot.

Figure R1020070093114

DDR2 SDRAM, DDR3 SDRAM, Common Module

Description

더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스 메모리(ＤＤＲ2 ＳＤＲＡＭ) 및 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(ＤＤＲ3 ＳＤＲＡＭ)의 공통 모듈{COMMON MODULE FOR DDRⅡ SDRAM AND DDRⅢ SDRAM}Common module of double data rate 2 synchronous dynamic random access memory (DDR2 SDRAM) and double data rate 3 synchronous dynamic random access memory (DDR3 SDAM) {COMMON MODULE FOR DDRII SDRAM AND DDRIII SDRAM}

본 발명은 메모리 공통 모듈에 관한 것으로서, 특히 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈에 관한 것이다.The present invention relates to a memory common module, and more particularly to a common module of DDR2 SDRAM and DDR3 SDRAM.

높은 전송율과 낮은 전력소모의 수요에 따라, 근래에 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR3 SDRAM)로 발전하였다. 그 외, DDR3 SDRAM의 전압이 1.8V에서 1.5V로 내려갔으며, 이는 메모리칩의 전력소모가 낮아졌다는 것을 의미하며, 장비의 사용을 연장하는데, 예를 들면, 컴퓨터와 핸드폰의 사용시간을 연장한다. 그 외, 칩셋의 패키지, 핀 및 신호방면에서 DDR3은 전면적인 기술 진보를 가져왔다.In response to the demand for high data rates and low power consumption, it has recently evolved into double data rate 3 synchronous dynamic random access memory (DDR3 SDRAM). In addition, the voltage of the DDR3 SDRAM has dropped from 1.8V to 1.5V, which means that the power consumption of the memory chip is lowered, prolonging the use of equipment, for example, extending the use time of computers and mobile phones. . In addition, DDR3 has made major technological advances in chipset packaging, pins and signaling.

도 1은 종래의 DDR2 SDRAM의 메인보드 설치 약도를 나타낸다. 도 1에서, DDR2 SDRAM(11)은 메인보드(1)의 DDR2 슬롯에 설치한다. 메인 컨트롤러(10)는 DDR2 SDRAM(11)에 데이터 신호(DATA), 어드레스 신호(ADD), 및 제어 신호(CMD)를 전송한다. 여기에서, 메인 컨트롤러(10)는 인텔(intel)의 노스브리지 또는 AMD사(AMD)의 중앙처리장치일 수 있다. 도 1을 참조하면, 어드레스 신호(ADD) 및 제어 신호(CMD)가 요구하는 터미네이션 저항(RADD 및 RCMD)은 모두 메인보드(1)에 설치된다. 그러나 데이터 신호(DATA)가 요구하는 터미네이션 저항(RDATA)은 DDR2 SDRAM(11) 내에 설치된다.1 shows a main board installation diagram of a conventional DDR2 SDRAM. In FIG. 1, the DDR2 SDRAM 11 is installed in the DDR2 slot of the motherboard 1. The main controller 10 transmits the data signal DATA, the address signal ADD, and the control signal CMD to the DDR2 SDRAM 11. Herein, the main controller 10 may be a Northbridge of Intel or a central processing unit of AMD. Referring to FIG. 1, all of the termination resistors R ADD and R CMD required by the address signal ADD and the control signal CMD are installed in the motherboard 1. However, the termination resistor R DATA required by the data signal DATA is provided in the DDR2 SDRAM 11.

도 2는 종래의 DDR3 SDRAM의 메인보드 설치 약도를 나타낸다. 도 2에서, DDR3 SDRAM(21)은 메인보드(2)의 DDR3 슬롯에 설치한다. 메인 컨트롤러(20)는 DDR3 SDRAM(21)에 데이터 신호(DATA), 어드레스 신호(ADD), 및 제어 신호(CMD)를 전송한다. 여기에서, 메인 컨트롤러(20)는 인텔(intel)의 노스브리지 또는 AMD사(AMD)의 중앙처리장치일 수 있다. 도 2를 참조하면, 데이터 신호(DATA), 어드레스 신호(ADD), 및 제어 신호(CMD)가 요구하는 터미네이션 저항(RDATA, RADD 및 RCMD)은 모두 DDR3 SDRAM(21) 내에 설치된다. 도 1의 DDR2 SDRAM의 메인보드(1)와 비교하면, 어드레스 신호(ADD) 및 제어 신호(CMD)가 요구하는 터미네이션 저항(RADD 및 RCMD)이 메인보드에서 제거되어 DDR3 SDRAM(21) 내에 설치된다는 점에서 차이가 있다.2 shows a main board installation diagram of a conventional DDR3 SDRAM. In Fig. 2, the DDR3 SDRAM 21 is installed in the DDR3 slot of the motherboard 2. The main controller 20 transmits a data signal DATA, an address signal ADD, and a control signal CMD to the DDR3 SDRAM 21. Here, the main controller 20 may be a central processing unit of the northbridge of Intel (Intel) or AMD (AMD). Referring to FIG. 2, the termination resistors R DATA , R ADD and R CMD required by the data signal DATA, the address signal ADD, and the control signal CMD are all provided in the DDR3 SDRAM 21. Compared to the main board 1 of the DDR2 SDRAM of FIG. 1, the termination resistors R ADD and R CMD required by the address signal ADD and the control signal CMD are removed from the main board so as to be stored in the DDR3 SDRAM 21. The difference is that it is installed.

상기와 같이, DDR2 SDRAM 및 DDR3 SDRAM의 규격이 다르기 때문에 사용자가 DDR2 SDRAM 및 DDR3 SDRAM을 교체 사용할 때 서로 다른 규격의 메인보드가 요구하게 된다.As described above, because the specifications of the DDR2 SDRAM and DDR3 SDRAM are different, when the user replaces the DDR2 SDRAM and DDR3 SDRAM, motherboards of different specifications are required.

때문에, DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈을 제공하여 사용자로 하여금 메인보드를 교체하지 않고 선택적으로 DDR2 SDRAM 및 DDR3 SDRAM을 사용하게 하는 것이다.This provides a common module of DDR2 SDRAM and DDR3 SDRAM, allowing users to selectively use DDR2 SDRAM and DDR3 SDRAM without replacing the motherboard.

본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 해결하기 위한 것으로서, 사용자로 하여금 메인보드를 교체하지 않고 선택적으로 DDR2 SDRAM 및 DDR3 SDRAM을 사용하게 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈을 제공하기 위한 것이다. An object of the present invention is to solve the above-mentioned problems of the prior art, to provide a common module of DDR2 SDRAM and DDR3 SDRAM that allows the user to selectively use DDR2 SDRAM and DDR3 SDRAM without replacing the motherboard. It is for.

이상과 같은 목적을 달성하기 위하여, 본 발명에 따른 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR2 SDRAM) 및 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR3 SDRAM)의 공통 모듈을 제공함으로서, 컴퓨터 시스템에 사용된다. 상기 공통 모듈은 제1 버스, 터미네이션 회로 카드, 제1 슬롯, 및 제2 슬롯을 포함한다. 제1 버스는 복수 개의 신호를 전송한다. 터미네이션 회로 카드는 복수 개의 터미네이션 저항을 구비한다. 제1 슬롯은 공통 모듈에 설치되며 제1 버스에 연결되어 DDR2 SDRAM을 설치하는데 사용된다. 제2 슬롯은 공통 모듈에 설치되며 제1 버스에 연결되어 DDR3 SDRAM 또는 터미네이션 회로 카드를 설치하는데 사용된다. 여기에서, DDR2 SDRAM을 제1 슬롯에 설치하였을 때 터미네이션 회로 카드는 제2 슬롯에 설치한다.In order to achieve the above object, by providing a common module of a double data rate 2 synchronous dynamic random access memory (DDR2 SDRAM) and a double data rate 3 synchronous dynamic random access memory (DDR3 SDRAM) according to the present invention, Used. The common module includes a first bus, a termination circuit card, a first slot, and a second slot. The first bus transmits a plurality of signals. The termination circuit card has a plurality of termination resistors. The first slot is installed in a common module and is connected to the first bus and used to install DDR2 SDRAM. The second slot is installed in a common module and is connected to the first bus and used to install a DDR3 SDRAM or termination circuit card. Here, when the DDR2 SDRAM is installed in the first slot, the termination circuit card is installed in the second slot.

이상과 같은 목적을 달성하기 위하여, 본 발명에 따른 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR2 SDRAM) 및 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR3 SDRAM)의 공통 모듈을 더 제공함으로 서, 컴퓨터 시스템에 사용된다. 상기 공통 모듈은 제1 버스, 제1 슬롯, 제2 슬롯, 복수 개의 터미네이션 저항, 및 복수 개의 스위치를 포함한다. 제1 슬롯은 공통 모듈에 설치되며 제1 버스에 연결되어, 제1 모드에서 DDR2 SDRAM을 설치하는데 사용된다. 제2 슬롯은 공통 모듈에 설치되며 제1 버스에 연결되어, 제2 모드에서 DDR3 SDRAM을 설치하는데 사용된다. 복수 개의 스위치는 복수 개의 터미네이션 저항과 제1 버스 사이에 대응 연결된다. 제1 모드일 때 복수 개의 스위치가 도통되어, 복수 개의 터미네이션 저항을 제1 버스에 대응 연결되게 한다. 제2 모드일 때 복수 개의 스위치는 닫힌다. In order to achieve the above object, by further providing a common module of a double data rate 2 synchronous dynamic random access memory (DDR2 SDRAM) and a double data rate 3 synchronous dynamic random access memory (DDR3 SDRAM) according to the present invention, Used for system The common module includes a first bus, a first slot, a second slot, a plurality of termination resistors, and a plurality of switches. The first slot is installed in the common module and connected to the first bus, and used to install the DDR2 SDRAM in the first mode. The second slot is installed in the common module and connected to the first bus, which is used to install the DDR3 SDRAM in the second mode. The plurality of switches is correspondingly connected between the plurality of termination resistors and the first bus. When in the first mode, the plurality of switches are turned on, such that the plurality of termination resistors are correspondingly connected to the first bus. The plurality of switches are closed when in the second mode.

이상과 같은 목적을 달성하기 위하여, 본 발명에 따른 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR2 SDRAM) 및 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR3 SDRAM)의 공통 모듈을 더 제공함으로서, 컴퓨터 시스템에 사용된다. 상기 공통 모듈은 제1 버스, 제1 슬롯, 제2 슬롯, 및 복수 개의 터미네이션 저항을 포함한다. 제1 버스는 복수 개의 신호를 전송한다. 터미네이션 회로 카드는 복수 개의 터미네이션 저항을 구비한다. 제1 슬롯은 공통 모듈에 설치되며 제1 버스에 연결되어, DDR2 SDRAM을 설치하는데 사용된다. 제2 슬롯은 공통 모듈에 설치되며 제1 버스에 연결되어, DDR3 SDRAM을 설치하는데 사용된다. 복수 개의 터미네이션 저항은 제1 버스에 대응하여 연결된다. 여기에서, 제1 모드 하에 상기 DDR2 SDRAM은 제1 슬롯에 설치되며, 또한 제2 모드 하에 상기 DDR2 SDRAM은 상기 제1 슬롯에서 제거되어 상기 DDR3 SDRAM을 상기 제2 슬롯에 설치된다.In order to achieve the above object, by further providing a common module of a double data rate 2 synchronous dynamic random access memory (DDR2 SDRAM) and a double data rate 3 synchronous dynamic random access memory (DDR3 SDRAM) according to the present invention, Used for The common module includes a first bus, a first slot, a second slot, and a plurality of termination resistors. The first bus transmits a plurality of signals. The termination circuit card has a plurality of termination resistors. The first slot is installed in a common module and connected to the first bus, which is used to install DDR2 SDRAM. The second slot is installed in the common module and connected to the first bus, which is used to install DDR3 SDRAM. A plurality of termination resistors are connected corresponding to the first bus. Here, the DDR2 SDRAM is installed in the first slot under the first mode, and the DDR2 SDRAM is removed from the first slot under the second mode so that the DDR3 SDRAM is installed in the second slot.

이하의 설명에 포함되어 있음Included in the description below

이하에서, 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 설명한다.Hereinafter, with reference to the accompanying drawings will be described the configuration and operation of the present invention.

제1 실시예:First embodiment:

도 3a는 본 발명의 제1 실시예의 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR2 SDRAM) 및 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR3 SDRAM)의 공통 모듈을 나타내며, 컴퓨터 시스템에 적용된다. 도 3a를 참조하면, 공통 모듈(3)은 제1 버스(30), 적어도 하나의 제1 슬롯(31), 제2 슬롯(32), 제3 슬롯(33), 및 터미네이션 회로 카드(34)를 포함한다. 여기에서 주의해야 할 점은 터미네이션 회로 카드(34)는 도 3a에서의 위치에 고정되는 것은 아니며, 공통 모듈(3)에 포함된다는 것을 나타내기 위해서이다. 제1 실시예에서 3개의 슬롯(31-33)은 공통 모듈(3)에 설치되며, 제1 버스(30)에 연결된다. 컴퓨터 시스템의 메인 컨트롤러(35)는 제3 슬롯(33)에 설치된다. 일부 실시예에서는, 메인 컨트롤러(35)는 제1 버스(30)에 복수 개의 신호를 전송하며, 실제 응용에서는 메인 컨트롤러(35)는 AMD사(AMD)의 중앙처리장치로 구현될 수 있다. 또 다른 실시예에서는, 도 3b를 참조하면, 공통 모듈(3)은 칩셋(36)을 더 포함하며 메인 컨트롤러(35)에 연결되어 있으며, 메인 컨트롤러(35)에서 전송된 복수 개의 신호를 제1 버스(30)에 전송한다. 도3b의 실시예에 따르면, 실제 응용에서 메인 컨트롤러(35)는 인텔(intel)의 중앙처리장치로 구현될 수 있으며, 칩셋(36)은 노스브리 지로 구현될 수 있다. 메인 컨트롤러(35)가 제1 버스(30)에 제공하는 복수 개의 신호는 복수 개의 데이터 신호, 복수 개의 어드레스 신호, 및 복수 개의 제어 신호를 포함한다. 다음 예의 설명에서 데이터 신호(D0-D2), 어드레스 신호(A0-A2), 및 제어 신호(C0-C2)를 예를 든다.FIG. 3A shows a common module of the double data rate 2 synchronous dynamic random access memory (DDR2 SDRAM) and the double data rate 3 synchronous dynamic random access memory (DDR3 SDRAM) of the first embodiment of the present invention, and is applied to a computer system. Referring to FIG. 3A, the common module 3 includes a first bus 30, at least one first slot 31, a second slot 32, a third slot 33, and a termination circuit card 34. It includes. It should be noted here that the termination circuit card 34 is not fixed at the position in FIG. 3A but is included in the common module 3. In the first embodiment three slots 31-33 are installed in the common module 3 and connected to the first bus 30. The main controller 35 of the computer system is installed in the third slot 33. In some embodiments, the main controller 35 transmits a plurality of signals to the first bus 30, and in actual application, the main controller 35 may be implemented as a central processing unit of AMD. In another embodiment, referring to FIG. 3B, the common module 3 further includes a chipset 36 and is connected to the main controller 35 and receives a plurality of signals transmitted from the main controller 35. Transfer to bus 30. According to the embodiment of FIG. 3B, in a practical application, the main controller 35 may be implemented as an Intel central processing unit, and the chipset 36 may be implemented as a northbridge. The plurality of signals provided to the first bus 30 by the main controller 35 include a plurality of data signals, a plurality of address signals, and a plurality of control signals. In the following example, the data signals D0-D2, the address signals A0-A2, and the control signals C0-C2 are taken as examples.

공통 모듈(3)은 두 가지 모드를 가지고 있으며, 하나는 DDR2 SDRAM 모드(아래에서 제1 모드로 약칭)를 지원하며; 다른 하나는 DDR3 SDRAM모드(아래에서 제2 모드로 약칭)를 지원한다. The common module 3 has two modes, one supporting DDR2 SDRAM mode (abbreviated as first mode below); The other supports DDR3 SDRAM mode (abbreviated as second mode below).

도 4a는 제1 모드에서의 공통 모듈(3)의 설치 약도를 나타낸다. 도 4a를 참조하면, 제1 모드에서 DDR2 SDRAM(40)은 제1 슬롯(31)에 설치되며, 터미네이션 회로 카드(34)는 제2 슬롯에 설치된다. 도 4b를 참조하면, 터미네이션 회로 카드(34)는 복수 개의 터미네이션 저항(R)을 가지고 있으며, 이러한 터미네이션 저항(R)은 어드레스 신호(A0-A2) 및 제어 신호(C0-C2)와 임피던스 매칭된다. 예를 들어 설명하면, 터미네이션 저항(RA0-RA2)은 각각 어드레스 신호(A0-A2)와 임피던스 매칭되며, 터미네이션 저항(RC0-RC2)은 각각 제어 신호(C0-C2)와 임피던스 매칭된다. 데이터 신호(D0-D2)와 임피던스 매칭되는 터미네이션 저항은 DDR2 SDRAM(40)에 내장된다. 터미네이션 회로 카드(34)가 제2 슬롯(32)에 설치될 때 터미네이션 저항(RA0-RA2 및 RC0-RC2)은 제1 버스(30)에 대응되게 연결되어 터미네이션 저항(RA0-RA2)으로 하여금 각각 어드레스 신호(A0-A2)에 연결되게 하며, 터미네이션 저항(RC0-RC2)으로 하여금 각각 제어 신호(C0-C2)에 연결되게 한다.4A shows the installation schematic of the common module 3 in the first mode. Referring to FIG. 4A, in the first mode, the DDR2 SDRAM 40 is installed in the first slot 31, and the termination circuit card 34 is installed in the second slot. Referring to FIG. 4B, the termination circuit card 34 has a plurality of termination resistors R, which are impedance matched to the address signals A0-A2 and the control signals C0-C2. . For example, the termination resistors RA0-RA2 are each impedance matched to the address signals A0-A2, and the termination resistors RC0-RC2 are each impedance matched to the control signals C0-C2. Termination resistors that are impedance matched with the data signals D0-D2 are embedded in the DDR2 SDRAM 40. When the termination circuit card 34 is installed in the second slot 32, the termination resistors RA0-RA2 and RC0-RC2 are connected corresponding to the first bus 30 to cause the termination resistors RA0-RA2 respectively. It is connected to the address signals A0-A2, and the termination resistors RC0-RC2 are connected to the control signals C0-C2, respectively.

도 5는 제2 모드 하에서 공통 모듈(3)의 설치 약도를 나타낸다. 도 5를 참조 하면, 제2 모드 하에서, DDR2 SDRAM(40)을 제1 슬롯(31)에서 제거하고, 터미네이션 회로 카드(34)를 제2 슬롯(32)에서 제거하며, DDR3 SDRAM(50)을 제2 슬롯(32)에 설치한다. DDR3 SDRAM의 규격에 따르면 DDR3 SDRAM(50)에 데이터 신호(D0-D2), 어드레스 신호(A0-A2), 및 제어 신호(C0-C2)가 요구되는 터미네이션 저항을 내장하여 터미네이션 회로 카드(34)를 설치하지 않아도 된다.5 shows an installation schematic of the common module 3 under the second mode. Referring to FIG. 5, under the second mode, the DDR2 SDRAM 40 is removed from the first slot 31, the termination circuit card 34 is removed from the second slot 32, and the DDR3 SDRAM 50 is removed. It is installed in the 2nd slot 32. FIG. According to the specification of the DDR3 SDRAM, the termination circuit card 34 includes a termination resistor in which the DDR3 SDRAM 50 requires a data signal D0-D2, an address signal A0-A2, and a control signal C0-C2. You do not need to install.

본 발명의 제1 실시예에 의해, 상기와 같이 사용자가 DDR2 SDRAM과 DDR3 SDRAM을 교체 사용할 때 동일 모듈에서 선택적으로 DDR2 SDRAM과 터미네이션 회로 카드(34)의 조합 및 DDR3 SDRAM(50)을 설치할 수 있어 사용자로 하여금 서로 다른 규격의 모듈을 교체할 필요가 없다.According to the first embodiment of the present invention, when the user replaces the DDR2 SDRAM and the DDR3 SDRAM as described above, the combination of the DDR2 SDRAM and the termination circuit card 34 and the DDR3 SDRAM 50 can be selectively installed in the same module. There is no need for the user to replace modules of different specifications.

제1 실시예에서 하나의 제1 슬롯(31)을 예로 하였으나 응용에 따라 공통 모듈(3)은 복수 개의 병렬된 제1 슬롯(31)을 포함할 수 있다. 제1 모드일 때 각 제1 슬롯에 하나의 DDR2 SDRAM을 설치할 수 있다.Although one first slot 31 is used as an example in the first embodiment, the common module 3 may include a plurality of parallel first slots 31 according to an application. In the first mode, one DDR2 SDRAM may be installed in each first slot.

제2 실시예:Second embodiment:

도 6a는 본 발명의 제2 실시예의 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈을 나타내며, 컴퓨터 시스템에 적용된다. 도 6a를 참조하면, 공통 모듈(6)은 제1 버스(60), 적어도 하나의 제1 슬롯(61), 제2 슬롯(62), 제3 슬롯(63), 복수 개의 터미네이션 저항(R), 복수 개이 스위치(SW), 및 스위치 제어기(64)를 포함하며, 여기에서 제1 내지 제3 슬롯(61-63)은 공통 모듈(6)에 설치되며, 제1 버스(60)에 연결된다. 복수 개의 스위치(SW)는 복수 개의 터미네이션 저항(R)과 제1 버스(60) 사이 를 연결한다.Fig. 6A shows a common module of DDR2 SDRAM and DDR3 SDRAM of the second embodiment of the present invention and is applied to a computer system. Referring to FIG. 6A, the common module 6 includes a first bus 60, at least one first slot 61, a second slot 62, a third slot 63, and a plurality of termination resistors R. A plurality of switches SW and a switch controller 64, wherein the first to third slots 61 to 63 are installed in the common module 6 and connected to the first bus 60. . The plurality of switches SW connect between the plurality of termination resistors R and the first bus 60.

일부 실시예에서는, 메인 컨트롤러(65)는 제1 버스(60)에 복수 개의 신호를 전송하며, 실제 응용에서는 메인 컨트롤러(65)는 AMD사(AMD)의 중앙처리장치로 구현될 수 있다. 또 다른 실시예에서는, 도 6b를 참조하면, 공통 모듈(6)은 칩셋(66)을 더 포함하며 메인 컨트롤러(65)에 연결되어 있으며, 메인 컨트롤러(65)에서 전송된 복수 개의 신호를 제1 버스(60)에 전송한다. 도6b의 실시예에 따르면, 실제 응용에서 메인 컨트롤러(65)는 인텔(intel)의 중앙처리장치로 구현될 수 있으며, 칩셋(66)은 노스브리지로 구현될 수 있다. In some embodiments, the main controller 65 transmits a plurality of signals to the first bus 60, and in actual application, the main controller 65 may be implemented as a central processing unit of AMD. In another embodiment, referring to FIG. 6B, the common module 6 further includes a chipset 66 and is connected to the main controller 65, the first module receiving a plurality of signals transmitted from the main controller 65. Transfer to bus 60. According to the embodiment of FIG. 6B, in a practical application, the main controller 65 may be implemented as an Intel central processing unit, and the chipset 66 may be implemented as a northbridge.

메인 컨트롤러(65)가 제1 버스(60)에 제공하는 복수 개의 신호는 복수 개의 데이터 신호, 복수 개의 어드레스 신호, 및 복수 개의 제어 신호를 포함한다. 다음 예의 설명에서 데이터 신호(D0-D2), 어드레스 신호(A0-A2), 및 제어 신호(C0-C2)를 예를 든다.The plurality of signals provided to the first bus 60 by the main controller 65 include a plurality of data signals, a plurality of address signals, and a plurality of control signals. In the following example, the data signals D0-D2, the address signals A0-A2, and the control signals C0-C2 are taken as examples.

복수 개의 터미네이션 저항(R)은 어드레스 신호(A0-A2) 및 제어 신호(C0-C2)와 임피던스 매칭된다. 예를 들어 설명하면, 터미네이션 저항(RA0-RA2)은 각각 어드레스 신호(A0-A2)와 임피던스 매칭되며, 터미네이션 저항(RC0-RC2)은 각각 제어 신호(C0-C2)와 임피던스 매칭된다. 복수 개의 스위치(SW)는 스위치(SWA0-SWA2) 및 스위치(SWC0-SWC2)를 포함한다. 스위치(SWA0-SWA2)는 각각 터미네이션 저항(RA0-RA2)과 어드레스 신호(A0-A2) 사이를 연결하며, 스위치(SWC0-SWC2)는 각각 터미네이션 저항(RC0-RC2)과 제어 신호(C0-C2) 사이를 연결한다.The plurality of termination resistors R is impedance matched to the address signals A0-A2 and the control signals C0-C2. For example, the termination resistors RA0-RA2 are each impedance matched to the address signals A0-A2, and the termination resistors RC0-RC2 are each impedance matched to the control signals C0-C2. The plurality of switches SW includes a switch SWA0-SWA2 and a switch SWC0-SWC2. The switches SWA0-SWA2 connect between the termination resistors RA0-RA2 and the address signals A0-A2, respectively, and the switches SWC0-SWC2 respectively terminate the resistors RC0-RC2 and the control signals C0-C2. ).

공통 모듈(6)은 두 가지 모드를 가지고 있으며, 하나는 DDR2 SDRAM 모드(아 래에서 제1 모드로 약칭)를 지원하며; 다른 하나는 DDR3 SDRAM모드(아래에서 제2 모드로 약칭)를 지원한다. The common module 6 has two modes, one supporting DDR2 SDRAM mode (abbreviated as first mode below); The other supports DDR3 SDRAM mode (abbreviated as second mode below).

도 7은 제1 모드에서의 공통 모듈(6)의 설치 약도를 나타낸다. 도 7을 참조하면, 제1 모드에서 DDR2 SDRAM(70)은 제1 슬롯(61)에 설치되며, 스위치 제어기(64)는 스위치(SWA0-SWA2) 및 스위치(SWC0-SWC2)를 도통시켜, 터미네이션 저항(RA0-RA2 및 RC0-RC2)으로 하여금 제1 버스(60)에 대응 연결되게 한다. 이로 하여 터미네이션 저항(RA0-RA2)으로 하여금 각각 어드레스 신호(A0-A2)에 연결되게 하며, 터미네이션 저항(RC0-RC2)로 하여금 각각 제어 신호(C0-C2)에 연결되게 한다. 그 외, 데이터 신호(D0-D2)와 임피던스 매칭되는 터미네이션 저항은 DDR2 SDRAM(70)에 내장된다.7 shows an installation schematic of the common module 6 in the first mode. Referring to FIG. 7, in the first mode, the DDR2 SDRAM 70 is installed in the first slot 61, and the switch controller 64 conducts the switches SWA0-SWA2 and the switches SWC0-SWC2 to terminate them. The resistors RA0-RA2 and RC0-RC2 are correspondingly connected to the first bus 60. This causes the termination resistors RA0-RA2 to be connected to the address signals A0-A2, respectively, and the termination resistors RC0-RC2 to the control signals C0-C2, respectively. In addition, termination resistors that are impedance matched with the data signals D0-D2 are embedded in the DDR2 SDRAM 70.

도 8은 제2 모드 하에서 공통 모듈(6)의 설치 약도를 나타낸다. 도 8을 참조하면, 제2 모드 하에서, DDR2 SDRAM(70)을 제1 슬롯(31)에서 제거하고, DDR3 SDRAM(80)을 제2 슬롯(62)에 설치한다. 그 외, 스위치 제어기(64)기는 스위치(SWA0-SWA2) 및 스위치(SWC0-SWC2)를 오프한다. DDR3 SDRAM의 규격에 따르면 DDR3 SDRAM(80)에는 데이터 신호(D0-D2), 어드레스 신호(A0-A2), 및 제어 신호(C0-C2)에 요구되는 터미네이션 저항을 내장하여 스위치(SWA0-SWA2) 및 스위치(SWC0-SWC2)를 제1 버스(61)에 연결하지 않아도 된다.8 shows an installation schematic of the common module 6 under the second mode. Referring to FIG. 8, under the second mode, the DDR2 SDRAM 70 is removed from the first slot 31, and the DDR3 SDRAM 80 is installed in the second slot 62. In addition, the switch controller 64 turns off the switches SWA0-SWA2 and SWC0-SWC2. According to the specification of the DDR3 SDRAM, the DDR3 SDRAM 80 includes a termination resistor required for the data signal D0-D2, the address signal A0-A2, and the control signal C0-C2, and includes a switch (SWA0-SWA2). And switches SWC0-SWC2 do not need to be connected to the first bus 61.

본 발명의 제2 실시예에 의해, 상기와 같이 사용자가 DDR2 SDRAM과 DDR3 SDRAM을 교체 사용할 때 동일 모듈에서 선택적으로 복수 개의 터미네이션 저항(R)과 제1 버스(61) 사이를 연결하는 복수 개의 스위치(SW)를 도통하거나 오프할 수 있어 사용자가 서로 다른 규격의 모듈을 교체할 필요가 없다.According to the second embodiment of the present invention, a plurality of switches connecting the plurality of termination resistors R and the first bus 61 selectively in the same module when the user replaces the DDR2 SDRAM and the DDR3 SDRAM as described above. (SW) can be turned on or off, eliminating the need for users to replace modules of different specifications.

제2 실시예에서 하나의 제1 슬롯(61)을 예로 하였으나 응용에 따라 공통 모듈(6)은 복수 개의 병렬 연결된 제1 슬롯(61)을 포함할 수 있다. 제1 모드일 때 각 제1 슬롯에 하나의 DDR2 SDRAM을 설치할 수 있다.In the second embodiment, one first slot 61 is taken as an example, but the common module 6 may include a plurality of first slots 61 connected in parallel according to an application. In the first mode, one DDR2 SDRAM may be installed in each first slot.

제3 실시예:Third embodiment:

도 9a는 본 발명의 제3 실시예의 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈을 나타내며, 컴퓨터 시스템에 적용된다. 도 9a를 참조하면, 공통 모듈(9)은 제1 버스(90), 적어도 하나의 제1 슬롯(91), 제2 슬롯(92), 제3 슬롯(93), 및 복수 개의 터미네이션 저항(R)을 포함한다. 여기에서 제1 내지 제3 슬롯(91-93)은 공통 모듈(9)에 설치되며, 제1 버스(90)에 연결된다. 컴퓨터 시스템의 메인 컨트롤러(94)는 제3 슬롯(93)에 설치된다. 복수 개의 터미네이션 저항(R)은 제1 버스(90)에 대응 연결된다.9A shows a common module of the DDR2 SDRAM and the DDR3 SDRAM of the third embodiment of the present invention, and is applied to a computer system. 9A, the common module 9 may include a first bus 90, at least one first slot 91, a second slot 92, a third slot 93, and a plurality of termination resistors R. Referring to FIG. ). Here, the first to third slots 91 to 93 are installed in the common module 9 and connected to the first bus 90. The main controller 94 of the computer system is installed in the third slot 93. The plurality of termination resistors R is correspondingly connected to the first bus 90.

일부 실시예에서는, 메인 컨트롤러(94)는 제1 버스(90)에 복수 개의 신호를 전송하며, 실제 응용에서는 메인 컨트롤러(94)는 AMD사(AMD)의 중앙처리장치로 구현될 수 있다. 또 다른 실시예에서는, 도 9b를 참조하면, 공통 모듈(9)은 칩셋(95)을 더 포함하는데 이는 메인 컨트롤러(94)에 연결되어 있어, 메인 컨트롤러(94)에서 전송된 복수 개의 신호를 제1 버스(90)에 전송한다. 도 9b의 실시예에 따르면, 실제 응용에서 메인 컨트롤러(94)는 인텔(intel)의 중앙처리장치로 구현될 수 있으며, 칩셋(95)은 노스브리지로 구현될 수 있다.In some embodiments, the main controller 94 transmits a plurality of signals to the first bus 90, and in actual application, the main controller 94 may be implemented as a central processing unit of AMD. In another embodiment, referring to FIG. 9B, the common module 9 further includes a chipset 95, which is connected to the main controller 94 to remove a plurality of signals transmitted from the main controller 94. 1 transfers to bus 90. According to the embodiment of FIG. 9B, in a practical application, the main controller 94 may be implemented as an Intel central processing unit, and the chipset 95 may be implemented as a northbridge.

메인 컨트롤러(94)가 제1 버스(90)에 제공하는 복수 개의 신호는 복수 개의 데이터 신호, 복수 개의 어드레스 신호, 및 복수 개의 제어 신호를 포함한다. 다음 예의 설명에서 데이터 신호(D0-D2), 어드레스 신호(A0-A2), 및 제어 신호(C0-C2)를 예를 든다.The plurality of signals provided to the first bus 90 by the main controller 94 include a plurality of data signals, a plurality of address signals, and a plurality of control signals. In the following example, the data signals D0-D2, the address signals A0-A2, and the control signals C0-C2 are taken as examples.

복수 개의 터미네이션 저항(R)은 제1 버스(90)에 대응되어 연결되며, 어드레스 신호(A0-A2) 및 제어 신호(C0-C2)에 대응된다. 예를 들어 설명하면, 터미네이션 저항(RA0-RA2)은 각각 어드레스 신호(A0-A2)와 대응되며, 터미네이션 저항(RC0-RC2)은 각각 제어 신호(C0-C2)와 대응된다.The plurality of termination resistors R are connected to the first bus 90 and correspond to the address signals A0-A2 and the control signals C0-C2. For example, the termination resistors RA0-RA2 correspond to the address signals A0-A2, respectively, and the termination resistors RC0-RC2 correspond to the control signals C0-C2, respectively.

공통 모듈(9)은 두 가지 모드를 가지고 있으며, 하나는 DDR2 SDRAM 모드(아래에서 제1 모드로 약칭)를 지원하며; 다른 하나는 DDR3 SDRAM모드(아래에서 제2 모드로 약칭)를 지원한다. The common module 9 has two modes, one supporting DDR2 SDRAM mode (abbreviated as first mode below); The other supports DDR3 SDRAM mode (abbreviated as second mode below).

도 10은 제1 모드에서의 공통 모듈(9)의 설치 약도를 나타낸다. 도 10을 참조하면, 제1 모드에서 DDR2 SDRAM(100)은 제1 슬롯(91)에 설치된다. 데이터 신호(D0-D2)와 임피던스 매칭되는 터미네이션 저항은 DDR2 SDRAM(100)에 내장된다. 이로 하여 데이터 신호(D0-D2), 어드레스 신호(A0-A2), 및 제어 신호(C0-C2)는 모드 대응되는 터미네이션 저항을 가진다.10 shows an installation schematic of the common module 9 in the first mode. Referring to FIG. 10, the DDR2 SDRAM 100 is installed in the first slot 91 in the first mode. Termination resistors that are impedance matched with the data signals D0-D2 are embedded in the DDR2 SDRAM 100. As a result, the data signals D0-D2, the address signals A0-A2, and the control signals C0-C2 have termination resistors corresponding to the modes.

도 11은 제2 모드 하에서 공통 모듈(9)의 설치 약도를 나타낸다. 도 10을 참조하면, 제2 모드 하에서, DDR2 SDRAM(100)을 제1 슬롯(91)에서 제거하여, DDR3 SDRAM(110)을 제2 슬롯(92)에 설치한다.11 shows an installation schematic of the common module 9 under the second mode. Referring to FIG. 10, under the second mode, the DDR2 SDRAM 100 is removed from the first slot 91 to install the DDR3 SDRAM 110 in the second slot 92.

본 발명의 제3 실시예에서, 각각 터미네이션 저항(R)은 0옴에서 100옴 사이 의 값을 가진다. 일부 실시예에서 각각의 터미네이션 저항(R)은 10옴에서 100옴 사이의 값을 가진다.In the third embodiment of the present invention, each of the termination resistors R has a value between 0 and 100 ohms. In some embodiments each termination resistor R has a value between 10 ohms and 100 ohms.

본 발명의 제3 실시예에 의해, 상기와 같이 사용자가 DDR2 SDRAM과 DDR3 SDRAM을 교체 사용할 때 동일 모듈에서 선택적으로 DDR2 SDRAM(100) 및 DDR3 SDRAM(110)을 설치할 수 있어 사용자가 서로 다른 규격의 모듈을 교체할 필요가 없다.According to the third embodiment of the present invention, when the user replaces the DDR2 SDRAM and the DDR3 SDRAM as described above, the DDR2 SDRAM 100 and the DDR3 SDRAM 110 may be selectively installed in the same module so that the user may have different specifications. There is no need to replace the module.

제3 실시예에서 하나의 제1 슬롯(91)을 예로 하였으나 응용에 따라 공통 모듈(9)은 복수 개의 병렬 연결된 제1 슬롯(91)을 포함할 수 있다. 제1 모드일 때 각 제1 슬롯에 하나의 DDR2 SDRAM을 설치할 수 있다.Although the first slot 91 is taken as an example in the third embodiment, the common module 9 may include a plurality of first slots 91 connected in parallel according to an application. In the first mode, one DDR2 SDRAM may be installed in each first slot.

위에서 본 발명의 바람직한 실시예에 관해서 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 당해 분야에서 통상의 지식을 가진 자에게 있어서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Although preferred embodiments of the present invention have been described above, various modifications are possible to those skilled in the art without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.

도 1은 종래의 DDR2 SDRAM의 메인보드 설치 약도를 나타내며,1 shows a motherboard installation diagram of a conventional DDR2 SDRAM,

도 2는 종래의 DDR3 SDRAM의 메인보드 설치 약도를 나타내며,2 shows a main board installation diagram of a conventional DDR3 SDRAM,

도 3a 및 도 3b는 본 발명의 제1 실시예의 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈을 나타내며,3A and 3B show a common module of DDR2 SDRAM and DDR3 SDRAM in the first embodiment of the present invention,

도 4a는 제1 실시예의 제1 모드 하에서 공통 모듈의 설치 약도를 나타내며,4A shows an installation schematic of a common module under the first mode of the first embodiment,

도 4b는 제1 실시예의 터미네이션 회로 카드의 약도를 나타내며,4B shows a schematic diagram of the termination circuit card of the first embodiment,

도 5는 제1 실시예의 제2 모드 하에서 공통 모듈의 설치 약도를 나타내며,5 shows an installation schematic of a common module under the second mode of the first embodiment,

도 6a 및 도 6b는 본 발명의 제2 실시예의 DDR2 SDRAM 및 D DR3 SDRAM의 공통 모듈을 나타내며,6A and 6B show a common module of the DDR2 SDRAM and the D DR3 SDRAM of the second embodiment of the present invention,

도 7은 제2 실시예의 제1 모드 하에서 공통 모듈의 설치 약도를 나타내며,7 shows an installation schematic of a common module under the first mode of the second embodiment,

도 8은 제2 실시예의 제2 모드 하에서 공통 모듈의 설치 약도를 나타내며,8 shows an installation schematic of a common module under the second mode of the second embodiment,

도 9a 및 도 9b는 본 발명의 제3 실시예의 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈을 나타내며,9A and 9B show a common module of the DDR2 SDRAM and the DDR3 SDRAM of the third embodiment of the present invention,

도 10은 제3 실시예의 제1 모드 하에서 공통 모듈의 설치 약도를 나타내며,10 shows an installation schematic of a common module under the first mode of the third embodiment,

도 11은 제3 실시예의 제2 모드 하에서 공통 모듈의 설치 약도를 나타내며,11 shows an installation schematic of a common module under the second mode of the third embodiment,

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1: 메인보드 10: 메인 컨트롤러1: mainboard 10: main controller

11: DDR2 SDRAM 2: 메인보드11: DDR2 SDRAM 2: Motherboard

20: 메인 컨트롤러 21: DDR3 SDRAM20: main controller 21: DDR3 SDRAM

RADD, RCMD, RDATA: 터미네이션 저항R ADD , R CMD , R DATA : Termination Resistor

3: 공통 모듈 30: 제1 버스3: common module 30: first bus

31: 제1 슬롯 32: 제2 슬롯31: first slot 32: second slot

33: 제3 슬롯 34: 터미네이션 회로 카드33: third slot 34: termination circuit card

35: 메인 컨트롤러 36: 칩셋35: main controller 36: chipset

40: DDR2 SDRAM 50: DDR3 SDRAM40: DDR2 SDRAM 50: DDR3 SDRAM

A0-A2: 어드레스 신호 C0-C2: 제어 신호A0-A2: address signal C0-C2: control signal

D0-D2: 데이터 신호D0-D2: data signal

R, RA0-RA2, RC0-RC2: 터미네이션 저항R, RA0-RA2, RC0-RC2: Termination Resistors

6: 공통 모듈 60: 제1 버스6: common module 60: first bus

61: 제1 슬롯 62: 제2 슬롯61: first slot 62: second slot

63: 제3 슬롯 R: 터미네이션 저항63: third slot R: termination resistor

SW: 복수 개의 스위치 64: 스위치 컨트롤러SW: Multiple Switches 64: Switch Controller

65: 메인 컨트롤러 66: 칩셋65: main controller 66: chipset

70: DDR2 SDRAM 80: DDR3 SDRAM70: DDR2 SDRAM 80: DDR3 SDRAM

A0-A2: 어드레스 신호 C0-C2: 제어 신호A0-A2: address signal C0-C2: control signal

D0-D2: 데이터 신호D0-D2: data signal

R, RA0-RA2, RC0-RC2: 터미네이션 저항R, RA0-RA2, RC0-RC2: Termination Resistors

SW, SWA0-SWA2, SWC0-SWC2: 스위치SW, SWA0-SWA2, SWC0-SWC2: Switches

9: 공통 모듈 90: 제1 버스9: common module 90: first bus

91: 제1 슬롯 92: 제2 슬롯91: first slot 92: second slot

93: 제3 슬롯 94: 메인 컨트롤러93: third slot 94: main controller

95: 칩셋 100: DDR2 SDRAM 95: Chipset 100: DDR2 SDRAM

110: DDR3 SDRAM A0-A2: 어드레스 신호 110: DDR3 SDRAM A0-A2: address signal

C0-C2: 제어 신호 D0-D2: 데이터 신호C0-C2: control signal D0-D2: data signal

R, RA0-RA2, RC0-RC2: 터미네이션 저항R, RA0-RA2, RC0-RC2: Termination Resistors

Claims (16)

컴퓨터 시스템에 적용되며, Applies to computer systems, 복수 개의 신호를 전송하는 제1 버스;A first bus transmitting a plurality of signals; 복수 개의 터미네이션 저항을 구비하는 터미네이션 회로 카드;A termination circuit card having a plurality of termination resistors; 공통 모듈에 설치되며 제1 버스에 연결되어, 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR2 SDRAM)를 설치하는데 사용되는 제1 슬롯; 및A first slot installed in the common module and connected to the first bus and used to install the double data rate 2 synchronous dynamic random access memory (DDR2 SDRAM); And 공통 모듈에 설치되며 제1 버스에 연결되어, 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR3 SDRAM) 또는 터미네이션 회로 카드를 설치하는데 사용되는 제2 슬롯을 포함하며;A second slot installed in the common module and connected to the first bus and used to install a double data rate 3 synchronous dynamic random access memory (DDR3 SDRAM) or a termination circuit card; 여기서, DDR2 SDRAM을 제1 슬롯에 설치하였을 때 터미네이션 회로 카드는 제2 슬롯에 설치하는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.Here, when the DDR2 SDRAM is installed in the first slot, the termination circuit card is installed in the second slot, characterized in that the common module of DDR2 SDRAM and DDR3 SDRAM. 제1항에 있어서, The method of claim 1, 상기 공통 모듈에 설치되어 있으며 상기 컴퓨터 시스템의 메인 컨트롤러를 설치하는데 사용되는 제3 슬롯을 더 포함하며,A third slot installed in the common module and used to install a main controller of the computer system, 상기 메인 컨트롤러는 상기 제1 버스에 신호를 제공하는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.And said main controller provides a signal to said first bus. 제2항에 있어서,The method of claim 2, 상기 메인 컨트롤러에 연결되어 있으며, 상기 신호를 제1 버스에 전송하는데 사용되는 칩셋을 더 포함하는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.And a chipset connected to the main controller, the chipset being used to transmit the signal to the first bus. 제1항에 있어서, The method of claim 1, 상기 신호는 복수 개의 데이터 신호, 복수 개의 어드레스 신호, 및 복수 개의 제어 신호를 포함하며, 상기 터미네이션 저항은 복수 개의 제1 터미네이션 저항 및 제2 터미네이션 저항을 포함하며, 상기 제1 터미네이션 저항과 상기 어드레스 신호는 대응되며, 상기 제2 터미네이션 저항과 상기 제어 신호가 대응되는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.The signal includes a plurality of data signals, a plurality of address signals, and a plurality of control signals, wherein the termination resistor includes a plurality of first termination resistors and a second termination resistor, wherein the first termination resistor and the address signal Is corresponding, and the second termination resistor and the control signal correspond to the common module of the DDR2 SDRAM and the DDR3 SDRAM. 제1항에 있어서, The method of claim 1, 상기 터미네이션 저항은 상기 제1 버스에 대응되는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.The termination resistor is a common module of DDR2 SDRAM and DDR3 SDRAM, characterized in that corresponding to the first bus. 컴퓨터 시스템에 적용되며, Applies to computer systems, 복수 개의 신호를 전송하는 제1 버스;A first bus transmitting a plurality of signals; 공통 모듈에 설치되며 제1 버스에 연결되어 제1 모드일 때 더블 데이터 레이트2 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR2 SDRAM)를 설치하는데 사용되는 제1 슬롯; A first slot installed in the common module and used to install a double data rate 2 synchronous dynamic random access memory (DDR2 SDRAM) when connected to the first bus and in the first mode; 공통 모듈에 설치되며 제1 버스에 연결되어 제2 모드일 때 더블 데이터 레이트3 싱크로너스 다이내믹 랜덤 액세스 메모리(DDR3 SDRAM)를 설치하는데 사용되는 제2 슬롯;A second slot installed in the common module and used to install the double data rate 3 synchronous dynamic random access memory (DDR3 SDRAM) when connected to the first bus and in the second mode; 복수 개의 터미네이션 저항; 및A plurality of termination resistors; And 상기 터미네이션 저항과 상기 제1 버스 사이를 대응되게 연결하는 복수 개의 스위치를 포함하며;A plurality of switches correspondingly connecting between the termination resistor and the first bus; 상기 제1 모드일 경우, 상기 스위치가 도통되어 상기 터미네이션 저항을 상기 제1 버스에 대응되게 연결되도록 하며;When in the first mode, the switch is energized to connect the termination resistor correspondingly to the first bus; 상기 제2 모드일 경우, 상기 스위치가 닫히는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.In the second mode, the switch is closed, the common module of DDR2 SDRAM and DDR3 SDRAM. 제6항에 있어서,The method of claim 6, 상기 공통 모듈에 설치되며, 상기 컴퓨터 시스템의 메인 컨트롤러를 설치하는데 사용되는 제3 슬롯을 더 포함하며, A third slot installed in the common module and used to install a main controller of the computer system, 상기 메인 컨트롤러는 상기 제1 버스에 신호를 제공하는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.And said main controller provides a signal to said first bus. 제7항에 있어서, The method of claim 7, wherein 상기 메인 컨트롤러에 연결되며, 상기 신호를 상기 제1 버스에 전송하는 칩셋을 더 포함하는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.And a chipset connected to the main controller, the chipset transmitting the signal to the first bus. 제6항에 있어서, The method of claim 6, 상기 신호는 복수 개의 데이터 신호, 복수 개의 어드레스 신호, 및 복수 개의 제어 신호를 포함하며, 상기 터미네이션 저항은 복수 개의 제1 터미네이션 저항 및 제2 터미네이션 저항을 포함하며, 상기 제1 터미네이션 저항과 상기 어드레스 신호는 대응되며, 상기 제2 터미네이션 저항과 상기 제어 신호가 대응되는 것을 특징으로 하는 DDR2 SDRAM 및 DDR3 SDRAM의 공통 모듈.The signal includes a plurality of data signals, a plurality of address signals, and a plurality of control signals, wherein the termination resistor includes a plurality of first termination resistors and a second termination resistor, wherein the first termination resistor and the address signal Is corresponding, and the second termination resistor and the control signal correspond to the common module of the DDR2 SDRAM and the DDR3 SDRAM. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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