KR100889115B1 - Ｓｏｉ 기판상에 공동구조를 형성하는 방법 및 ｓｏｉ기판상에 형성된 공동구조 - Google Patents

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Abstract

본 발명은 예비제조된 실리콘 웨이퍼에 공동을 형성하기 위한 방법을 개시하고 있으며, 상기 웨이퍼는 제 1 실리콘층(1), 상기 제 1 실리콘층(1)과 실질적으로 평행하게 위치된 제 2 단결정 실리콘층 또는 소위 구조층(3), 및 상기 제 1 실리콘층(1)과 제 2 단결정 실리콘층(3)의 사이에 위치된 절연층(2)을 포함한다. 본 방법에 따르면, 상기 전도성 실리콘층(1,3)중 하나 이상에 당해 층의 두께를 통하여 연장되는 접근창(4)이 형성되고, 형성된 상기 접근창(4)을 통하여 상기 층으로 흐르는 에칭제로서 상기 절연층(2)에 공동이 에칭된다. 본 발명에 따르면, 상기 접근창(4)의 제조 단계에 이어서, 그리고 상기 에칭 단계 이전에, 상기 에칭제가 다공성 박층을 통과하여 에칭되는 상기 공동(6)속으로 흐를 수 있도록, 처리될 표면상에 다공성 박층(5)이 형성되고, 상기 공동(6)이 에칭된 직후, 상기 다공층의 물질이 기체에 대해 비투과성이 되도록 하기 위하여, 하나 이상의 보완층(7)이 적층된다.

Description

ＳＯＩ 기판상에 공동구조를 형성하는 방법 및 ＳＯＩ 기판상에 형성된 공동구조 {METHOD FOR FORMING A CAVITY STRUCTURE ON SOI SUBSTRATE AND CAVITY STRUCTURE FORMED ON SOI SUBSTRATE}
본 발명은 청구항 제1항의 전제부에 따른 방법에 관한 것으로, SOI 기판상에 공동구조를 형성하기 위한 방법에 관한 것이다.
또한, 본 발명은 SOI 기판상에 형성된 공동구조에 관한 것이다.
최근, 종래의 표면몸체 미세가공법(surface and bulk micromechanical method)은 소위 SOI (실리콘 온 인슐레이터) 미세가공법과 경쟁하게 되었다. 이 기술은 최신의 실리콘 건식 식각술과 결합된 웨이퍼 본딩에 기초한 것으로, 표면 미세가공분야로부터 공지된 희생 산화층을 이용한다.
가장 단순한 형태에 있어서, SOI 소자는 상기 희생층을 에칭하기 위하여 SOI 기판의 구조층에 부식 접근창(etch-access windows)을 패터닝함으로써 제조된다. 그리고, 상기 희생 산화층은 농축 플루오르화수소산(HF)에 의해 에칭된다. 이러한 종류의 SOI 미세가공술에서 가장 큰 문제점은 전도체 패턴의 제조에서 발생한다. HF 에칭을 실시하기 전에 전도체 패턴을 제조하는 것은 금속배선이 HF에 의한 부식에 저항하여야 하는 반면, HF 에칭 단계 이후에 금속배선을 제조하는 것은 높은 소 자 형상으로 인한 패터닝의 문제점을 흔히 유발하게 된다. 또 다른 문제점은 평활표면과 관련된 복수 접착의 복잡성에 기인한다.
SOI 미세가공장치의 제조상 문제점에 대한 하나의 통상적인 해결책이, 참조문헌 [1]에 개시된 예비처리된 기판 웨이퍼를 이용함으로써, 제공되었다. 여기서, 공동의 패터닝은 SOI 기판 웨이퍼를 (본딩, 세선화 및 폴리싱하여) 제조하기 이전에 수행된다. 예비 패터닝(prepatterning)은 SOI 기판 본딩을 복잡하게 하고, 또한, 상기 기판 웨이퍼에, 예를 들어 세선화 단계에서의 본딩 이후, 균열이 발생할 수 있다. 모든 경우에 있어서, 상기 본딩 단계는 그 후에 활용할 수 있는 다른 공동 형상의 범위를 제한한다. 더욱이, 상기 세선화 단계에서의 실리콘 벤딩은 공동상에 남아 있는 구조층의 두께가 참조문헌 [2]에 개시된 바와 같이 불균일하게 되는 원인이 된다. 본딩 이후에 실시되는 고온 처리단계에서 기판 물질이 공동속으로 기체를 방출할 수 있기 때문에, 밀폐된 공동의 내부압력은 정확하게 조절될 수 없다.
또한, 예비제조된 SOI 기판 웨이퍼를 더 처리하기 위해서는, 처리될 표면상에 복잡한 정렬패턴을 제조하거나 양면 정렬이 필요하다.
본 발명의 목적은 전술한 종래기술의 문제점을 극복할 수 있는 신규한 형태의 방법을 제공하는 것이다.
본 발명의 목적은, 부식 접근창을 제조한 후 그리고 HF(플루오르화수소산)로 에칭하기 전에, 처리될 기판상에 다공성 폴리실리콘 박층을 형성하고 이를 통하여 에칭이 수행되도록 함으로써, 구현된다. 에칭 이후, 상기 다공성 폴리실리콘층상에 상기 공동을 용접 밀폐시키는 제 2 폴리실리콘층을 형성하게 된다. 폴리실리콘대신, 충분하게 합치되어 적층될 수 있는 임의의 다른 밀폐물질이 사용될 수 있다.
특히, 본 발명에 따른 방법은 청구항 제1항의 특징부에 개시된 것을 특징으로 한다.
또한, 본 발명에 따른 공동구조는 청구항 제4항의 특징부에 개시된 것을 특징으로 한다.
본 발명은 상당한 잇점을 제공한다.
본 발명은 단순한 SOI 프로세스를 방해하는 많은 문제점을 회피할 수 있도록 한다. 기본적으로, 소자를 금속배선하기 이전에 SOI 기판상에 밀폐된 공동이 형성되고, 상기 공동 제조단계가 완료된 후, 웨이퍼의 표면이 평탄하기 때문에, 또 다른 프로세싱이 용이하다.
본 발명에 따른 방법은 거의 모든 SOI 미세가공 소자의 제조에 사용될 수 있다. 본 발명으로 인하여, 상기 희생층을 에칭한 이후 수행되는 처리단계가 실질적으로 용이해지고, 따라서, 처리 수율이 증가하게 된다. 상기 공동이 완성됨으로써 평면이 남게 되는데, 이 평면은 종래방법에 의해 처리된 SOI 기판 웨이퍼의 높은 형상의 표면보다 수많은 처리설비 및 방법에 의해 이루어지는 또 다른 프로세스에 더 적합하다.
특수한 경우에 있어서, 본 발명에 따른 방법은 SOI 기판 웨이퍼에 대해 언급한 예비처리(참조문헌 [1] 참조)를 완전히 대체함으로써, 본 발명은 예비처리된 공 동을 가진 웨이퍼의 본딩 및 세선화에서 발생되는 문제점을 극복할 수 있다. 그 이유는, 본딩에 앞서 예비제조된 공동을 가진 기판 웨이퍼의 세선화 단계에서와 동일하게, 신규한 방법으로 처리되는 공동은 SOI 기판상의 구조층의 두께에 영향을 주지않기 때문이다.
이후, 상기 공동은 공지의 집적회로기술과 호환될 수 있는 방법을 이용하여 형성되고 밀폐될 수 있다. 따라서, 상기 공동이 밀폐된 후 남게 되는 평면은 동일 웨이퍼상에 능동회로의 집적을 용이하게 한다(참조문헌 [4] 참조).
또한, 본 발명은 금속배선 이후 상기 희생층상에서 통상적으로 이루어지는 습식 식각을 완전히 대체함으로써, HF를 이용한 에칭에 있어서 매우 긴 에칭시간을 허용한다. 또한, 금속배선은 HF 저항금속막을 단독으로 이용하는 것으로 한정될 필요가 없다. 또한, 도체 패턴 금속배선이 평면에 즉시 도포될 수 있다.
밀폐된 공동구조로 인하여, 완성된 공동으로 액체가 접근할 위험없이, 또 다른 처리가 이루어질 수 있으며, 따라서, 내부 구조가 점착되는 문제점이 저감된다. 필요하다면, 상기 구조를 점착방지 범프로 보완함으로써 점착의 위험이 더 제거될 수 있다.
상기 방법은 릴리스된 미세가공구조(예를 들어, 측방향으로 움직이는 정전 액츄에이터)의 제조를 가능하게 하며, 그 최종 릴리스는 건식 에칭에 의해 이루어진다. 상기 구조는, 처리과정에서 지지구조로서 사용되는 보완 앵커 영역이 능동구조의 외부에 위치될 수 있도록, 설계될 수 있다.
또한, 예를 들어, 수직으로 움직이는 정전 액츄에이터뿐만 아니라, 압력 및 초음파 변환기와 같이 조절된 내부압력을 가진 밀폐된 미세가공구조를 제조하기 위하여 상기 방법을 사용하는 것이 가능하다.
이하, 본 발명을 첨부도면에 도시된 예시적 실시예로서 심사받고자 한다.
도 1은 본 발명에 따른 방법의 제 1 실시예에서의 처리 단계를 도시한 종단면도이고,
도 2는 도 1에 도시된 방법의 이후 처리 단계를 도시한 종단면도이며,
도 3은 본 발명에 따른 방법의 제 2 실시예에서의 처리 단계를 도시한 종단면도로서, 상기 처리 단계는 점착방지 범프를 형성하기 위하여 이후에 사용되는 천정(shallow well)이 위에 에칭된 희생 산화층을 구비한 변형을 도시하고 있으며,
도 4는 도 3에 도시된 방법의 이후 처리 단계를 도시한 종단면도이고,
도 5a 내지 도 5h는 본 발명에 따른 방법의 제 3 실시예의 종단면도로서, 도 1 내지 도 4의 처리 단계가 더 상세하게 도시되어 있으며, 도 5a의 구조의 선택적 실시예가 도 1 및 도 3에 확대되어 도시되어 있고, 도 5e의 구조의 각각의 선택적 실시예가 도 2 및 도 4에 확대되어 도시되어 있으며,
도 6은 본 발명에 따라 제조된 센서 구조의 종단면도이고,
도 7은 캡슐화된 기판구조에 내장된(embedded) 통합 전자소자를 구비한 본 발명에 따라 제조된 센서 구조의 종단면도이다.
이하, 본 발명에 따른 제조방법을 도 1 내지 도 4를 참조하여 설명한다.
SOI 기판은 전도성 단결정 실리콘층(1), 상기 실리콘층 위에 형성된 절연층(2), 및 상기 절연층(2)상에 적층되어 구조층(3)이라 불리우는 제 2 전도성 단결정 실리콘층을 포함한다. 상기 층(1,2,3)들은 서로에 대해 실질적으로 평행하다. 기판 역할을 하는 층(1)은 상기 층(3)의 두께와 관련하여 실질적으로 두껍게 제조된다. 통상적으로, 상기 절연층(2)은 실리콘 디옥사이드이다. 도 1 및 도 3에 도시된 바와 같이, 이방성 에칭에 의해, 통상의 부식 접근창(4)이 SOI 기판의 구조층(3)에 형성된다. 그리고, 상기 희생층을 에칭하기 위해 사용되는 플루오르화수소산과 같은 화학 조성물이 투과할 수 있도록 하며, 역으로, 에칭된 희생물질이 제거될 수 있도록 하는 미세공을 가진 박막(5)이 적층된다. 상기 박막(5)은 예를 들어 다결정 실리콘일 수 있다.
상기 희생층(2)으로서 작용하는 통상적으로는 실리콘 디옥사이드인 물질의 에칭은 상기 다공성 (천공된) 박막(5)을 통하여 이루어진다. 상기 소자 구조를 에칭하고 건조한 후, 상기 박막의 핀홀을 폐쇄하는 기상 적층 공정의 초기에, 그 내부에 부분적 진공을 통상적으로 갖는 공동(6)이 형성된다. 이 단계는 폴리실리콘층(7)을 적층함으로써 일반적으로 생성되는 용접 밀폐(7)를 형성한다. 상기 밀폐층(5,7)은 이후의 처리 단계에서 공동(6)의 내부로 기체 분자 및 액체의 접근을 방지하게 된다.
소위 밀폐층으로 불리우는 상기 폴리실리콘층(5,7)은 처리층으로 불리우는 수평면으로부터 플라즈마 에칭에 의해 제거될 수 있으며, 상기 에칭 공정은 예를 들어 실리콘 디옥사이드층을 재에칭하거나, 주어진 에칭시간이 경과된 후 상기 에 칭 공정을 중단함으로써, 완료될 수 있다. 상기 밀폐층은 산화 또는 연마 래핑(abrasive lapping)과 같은 다른 방법에 의해서 제거될 수도 있다. 특수한 경우, 상기 밀폐층을 제거할 필요가 없을 수 있다.
점착방지 범프(9)가 공정중에 형성되며, 도 3 및 도 4에 도시된 바와 같이, 다공성 실리콘 박막층(5)을 적층하기 전에 산화층(2)이 접근창에서 얇게 에칭된다면, 상기 산화층(2)에 리세스(8)가 노출된다. 상기 구조의 릴리스 도중 그리고 소자의 사용시, 상기 범프(9)는 공동(6)의 평행한 수평벽체를 형성하는 폴리싱된 단결정 실리콘 표면의 점착 성향을 제거하게 된다. 통상의 센서에 적용하는 경우, 이 표면들은 용량 센서의 측정 전극을 형성하며, 따라서, 이들의 상호 점착은 센서가 작동하지 못하도록 만들 수 있다.
도 1 내지 도 4에 도시된 접근창(4)은 단일의 홀, 홀 매트릭스, 홀로 이루어진 무작위 패턴군, 좁은 슬롯 또는 슬롯 어레이일 수 있으며, 여기서, 이들의 공통된 특징은 도면에 도시된 형태의 단면이다. 통상적으로, 상기 접근창(4)은 0.5 내지 2㎛의 직경을 갖는다. 단결정 실리콘층에서 접근창의 하한은 다결정층(5)에서 천공의 밀도에 의해 설정되는 반면, 상한은 접근창을 재폐쇄하기 위해 사용되는 다결정층(7)의 두께에 의해 설정된다.
상기 부식 접근창(4)의 크기, 갯수 및 위치는, 이 변수들이 SOI 기판 웨이퍼의 구조층 물질의 거의 이상적인 기계적 특성에 실질적으로 영향을 주지 않도록, 설계될 수 있다. 폐쇄되지 않도록 계획된 소자 구조에서, 모든 플러그(plugs)(또는 소망하는 갯수의 플러그)가 소자의 능동 영역의 외부에 위치되거나, 마지막 실 리콘 평요 단계(deep etch step)에서 완전히 제거될 수 있다.
상기 접근창(4)을 폐쇄하기 위해 사용된 박막(7)은 통상적으로 폴리실리콘으로 제조되지만, 선택적으로, 다수의 서로 다른 박막층으로 형성될 수 있다.
본 발명에 따라 형성된 공동(6)의 내부압력은 접근창(4)의 재폐쇄 단계에서 공정 압력과 온도에 의해 결정된다. 상기 밀폐구조의 두께로 인하여, 상기 공동의 내부압력은 박막구조만으로 형성된 공동(참조문헌 [3] 참조)의 내부압력보다 더 안정적이라고 예측할 수 있다. 상기 공동의 밀폐는 주위의 대기압으로 실시되는 적층공정에서 고려될 수도 있다.
도 5a 내지 도 5h에 도시된 바와 같이, 본 발명에 따른 공정은 예를 들어 하기된 연속된 단계를 수행함으로써 실시될 수 있다.
도 5a: (부식 접근창으로) SOI 기판 웨이퍼의 구조층(3)을 패터닝하는 단계.
도 5b: 다공성 폴리실리콘층(5)을 적층하는 단계.
도 5c: (예를 들어, HF를 이용하여) 희생층(2)을 에칭하는 단계.
도 5d: 폴리실리콘(7)으로 부식 접근창(4)을 폐쇄하는 단계.
도 5e: 단결정층(1)의 처리면을 평탄화하기 위하여 폴리실리콘(7)을 에치백(etchback)하는 단계.
도 5f: 금속배선(10)을 적층하고, 이를 패터닝하는 단계.
도 5g: SOI 기판 웨이퍼의 구조층(3)을 패터닝하는 단계로서, 능동 영역의 윤곽이 형성되고 그 구조가 포토레지스트(11)에 의해 형성되는 단계.
도 5h: 예를 들어, 외팔보 엘리먼트의 릴리스를 위한 부식 접근창(12)을 형 성하고 포토레지스트(11)를 제거하기 위하여, SOI 기판 웨이퍼의 구조층(3)을 에칭하는 단계 (릴리스된 외팔보가 좌측에 도시되어 있고, 밀폐된 공동이 우측에 도시되어 있음).
본 발명의 실시에 있어서, 도면에 도시된 방향은 공정의 실행과는 무관하며, 상기 SOI 기판 웨이퍼는 임의의 방향으로 위치될 수 있다. 본 특허 출원서에 있어서, 예시적 실시예에서 층(3)의 상부면인 처리될 표면을 처리면이라 칭한다.
도 6은 본 발명에 따라 형성된 구조의 세부를 확대하여 도시한 도면이다. 부식 접근창(12)을 통하여 기판 물질로부터 빔 부재(15)가 릴리스되며, 상기 빔 부재는 예를 들어 가속도 센서에서 능동 엘리먼트 역할을 할 수 있다. 전도층(1)의 상부면과의 상호작용에 있어서, 전도성 빔(15)의 저면은 전극쌍을 형성하며, 예를 들어 가속도를 검출하기 위하여 상기 전극쌍의 전기용량이 측정될 수 있다. 범프 구조(9)는, 강한 가속도하에서 또는 각각 전기신호에 의해 과열되었을 때, 이동가능한 센서 엘리먼트가 상기 층(1)의 표면에 점착되지 않도록 억제한다. 접촉 금속배선(10)이 상기 센서 소자의 상부면에 적층된다.
도 7은 예를 들어, 전치 증폭기와 같은 전자소자(13)가 집적된 센서의 상부를 도시한 도면으로서, 상기 센서는 캡슐화 구조(14)상에 전기적으로 절연되거나 전도성인 형태(16)로 장착된다. 원칙적으로, 상기 막 구조의 물질은 프로세스에 적합한 물질의 군으로부터 자유롭게 선택될 수 있다. 그러나, 상기 막(7)으로부터 요구되는 유일한 특징은 상기 막이 용접 밀폐의 역할을 할 수 있어야 한다는 점이다.
실리콘의 전도성은 거의 절연성인 형태로부터 고도로 전도성인 형태까지 변화될 수 있으므로(통상적으로, 미세가공 센서에서는 전도성이 높은 형태이지만, 방사선 센서에서는 전도성이 매우 낮은 형태이며, 집적 구조에서는 그 중간임), 위에서 간단하게 언급한 상기 층(3)을 실리콘층으로서 표시하는 것이 바람직하다.
SOI 기판 웨이퍼에서, 전술한 상기 실리콘층은 일반적으로 단결정 실리콘으로 제조된다. 그럼에도 불구하고, 본 발명은 폴리실리콘 웨이퍼 또는 층에도 역시 적용될 수 있다. 따라서, 상기 층(1)은 본 발명의 범주를 벗어나지 않고 단결정 또는 다결정 실리콘으로 제조될 수 있다.
참조문헌
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3. 와이. 카게야마, 티. 츄시야, 에이치. 후나바시 및 제이. 사카타 등의 진공과학기술학회지, Vol.18, No.4, pp.1853-1858, 2000.
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Claims (6)

  1. 예비제조된 실리콘 웨이퍼에 공동을 형성하기 위한 방법으로서, 상기 웨이퍼는 제 1 실리콘층(1), 상기 제 1 실리콘층(1)과 실질적으로 평행하게 위치된 제 2 단결정 실리콘층(3), 및 상기 제 1 실리콘층(1)과 상기 제 2 단결정 실리콘층(3)의 사이에 위치된 절연층(2)을 포함하고,
    - 상기 제 2 단결정 실리콘층(3)에 상기 제 2 단결정 실리콘층의 두께를 통하여 연장되는 접근창(4)을 형성하는 단계; 및
    - 형성된 상기 접근창(4)을 통하여 상기 제 2 단결정 실리콘층으로 흐르는 에칭제로서 상기 절연층(2)에 공동을 에칭하는 단계;를 포함하는, 공동 형성방법에 있어서,
    - 상기 접근창(4)의 제조 단계에 이어서, 그리고 상기 에칭 단계 이전에, 상기 에칭제가 다공성 박층을 통과하여 에칭되는 상기 공동(6) 속으로 흐를 수 있도록, 처리될 표면상에 다공성 박층(5)이 형성되고,
    - 상기 공동(6)이 에칭된 직후, 상기 다공성 박층의 물질이 기체에 대해 비투과성이 되도록 하기 위하여, 하나 이상의 보완층(7)이 적층되고,
    - 상기 접근창(4)의 형성과 함께 상기 절연층(2)이 추가적으로 처리됨으로써, 상기 다공성 박층(5) 및 상기 하나 이상의 보완층(7)의 적층과 함께 상기 공동의 내부로 연장되는 범프(9)를 형성하기에 적합한 리세스(8)를 포함하게 되는,
    공동 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 접근창(4)이 형성된 상기 제 2 단결정 실리콘층(3)은 실질적으로 평활처리된 표면을 갖도록 처리되고, 상기 표면상에 집적 소자(13)와 금속배선이 제조될 수 있는 것을 특징으로 하는,
    공동 형성방법.
  4. 예비제조된 실리콘 웨이퍼에 형성된 공동구조로서, 상기 웨이퍼는 제 1 실리콘층(1), 상기 제 1 실리콘층(1)과 실질적으로 평행하게 위치된 제 2 단결정 실리콘층(3), 및 상기 제 1 실리콘층(1)과 상기 제 2 단결정 실리콘층(3)의 사이에 위치된 절연층(2)을 포함하고,
    - 공동(6)은 상기 제 1 실리콘층(1)과 상기 제 2 단결정 실리콘층(3) 사이에 실질적으로 위치된 상기 절연층(2)에 형성되고,
    - 이와 같이 형성된 공동(6)은 각각 하나 이상의 밀폐된 접근창 구조(4,5,7)에 의해 윤곽이 형성되는, 공동구조에 있어서,
    - 상기 밀폐된 접근창 구조(4,5,7)는, 에칭되는 상기 공동(6) 속으로 제조 단계 동안 에칭제가 통과하여 흐를 수 있도록, 상기 공동(6) 안으로 개방된 그 말단에 하나 이상의 다공층(5)을 갖고,
    - 상기 밀폐된 접근창 구조(4,5,7)는, 상기 다공층의 물질이 기체에 대해 비투과성이 되도록 하기 위하여, 위에 적층된 하나 이상의 보완층(7)을 갖고,
    - 상기 접근창 구조(4,5,7)는 상기 공동(6)의 내부로 연장되는 범프(9)를 형성하기에 적합한,
    공동구조.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 접근창 구조(4,5,7)가 형성된 상기 제 2 단결정 실리콘층(3)은 실질적으로 평활처리된 표면을 갖도록 처리되고, 상기 표면상에 집적 소자(13)와 금속배선이 제조될 수 있는 것을 특징으로 하는,
    공동구조.
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