KR100876079B1 - 배선 구조물 형성 방법 - Google Patents

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Abstract

배선 구조물 형성 방법에서, 반도체 기판 상부에 양의 기울기를 갖는 제1 측벽 및 제1 측벽의 반대편인 제2 측벽을 갖는 제1 액티브 및 제2 측벽으로부터 멀어지는 제1 방향을 따라 배열되는 제2 액티브들을 형성한다. 반도체 기판 상에 제1 및 2 액티브들의 사이를 매립하도록 소자 분리막을 형성한다. 제1 액티브, 제2 액티브들 및 소자 분리막 상에 제1 방향으로 연장하고 제1 측벽을 노출시키는 개구를 갖는 마스크 패턴을 형성한다. 마스크 패턴을 식각 마스크로 사용하여 제1 액티브, 제2 액티브들 및 소자 분리막을 식각하여 제1 방향으로 연장하는 그루브를 형성하고 제1 측벽은 그루브의 바닥면 보다 실질적으로 높은 높이를 갖는 펜스로 변화시킨다. 그루브를 매립하는 배선을 형성 한 후 펜스로부터 제2 액티브를 향하는 방향으로 위치하도록 콘택을 배선 상에 형성한다. 따라서 배선의 내부로 실리콘 펜스가 형성되더라도 콘택을 통해 액티브들로 전압을 인가할 수 있다.

Description

배선 구조물 형성 방법{Method of forming a wire structure}
도 1, 2, 7, 10 및 13은 본 발명의 일 실시예에 따른 배선 구조물을 형성하는 방법을 설명하기 위한 정면도들이다.
도 3 및 4는 도 2의 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들이다.
도 5 및 6은 각도 로딩 현상을 설명하기 위한 단면도들이다.
도 8 및 9는 도 7의 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들이다.
도 11 및 12는 도 10의 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들이다.
도 14 및 15는 도 13의 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
14a : 제1 측벽 14b : 제2 측벽
44b : 펜스 100 : 반도체 기판
102 : 제1 마스크 패턴 104 : 액티브
104a : 제1 액티브 104b : 제2 액티브
106 : 소자 분리막 108 : 제2 마스크 패턴
110 : 배선 112 : 콘택
본 발명은 배선 구조물 형성 방법에 관한 것이다. 보다 상세하게 본 발명은 액티브들 연결하는 배선 구조물 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.
일반적으로, 반도체 장치는 반도체 기판으로 사용되는 실리콘웨이퍼 상에 전기적인 회로를 형성하는 팹(fabrication; 'FAB') 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하는 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 공정을 통해 제조된다.
상기 팹 공정은 반도체 기판 상에 막을 형성하기 위한 증착 공정과, 상기 막을 평탄화하기 위한 화학적 기계적 연마 공정과, 상기 막 상에 포토레지스트 패턴을 형성하기 위한 포토리소그래피 공정과, 상기 포토레지스트 패턴을 이용하여 상기 막을 전기적인 특성을 갖는 패턴으로 형성하기 위한 식각 공정과, 반도체 기판의 소정 영역에 특정 이온을 주입하기 위한 이온 주입 공정과, 반도체 기판 상의 불순물을 제거하기 위한 세정 공정과, 상기 막 및 패턴이 형성된 반도체 기판의 결함을 검출하기 위한 검사 공정, 반도체 내에 배선을 형성하기 위한 배선 형성 공정 등을 포함한다.
상기 배선 형성 공정은 일반적으로 금속이나 도전성을 갖는 금속 질화물을 사용하여 수행된다. 상기 근래에 반도체 장치가 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구되기 때문이다. 이처럼 고용량, 고속화에 따라 칩 사이즈가 축소되어 왔고, 상기 칩사이즈의 축소로 인해서 얇은 선폭의 워드 라인을 형성하는 것이 필요해 졌다. 그에 따라 BCAT (buried channel array transistor)라는 구조의 셀 워드 라인을 형성하는 방법이 개발되었다. 그러나 상기 배선을 형성하는 과정에서 액티브에 펜스가 형성되는 경우 배선이 단락될 여지가 있어 반도체 장치의 전기적 신뢰성을 저하시키는 문제점이 있었다.
본 발명의 목적은 특정 액티브로부터 배선 내부로 돌출된 펜스가 형성되더라도 콘택을 통해 액티브들로 효과적으로 전압을 인가할 수 있는 배선 구조물의 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예로서 배선 구조물 형성 방법에 따르면 반도체 기판 상부에 양의 기울기를 갖는 제1 측벽 및 상기 제1 측벽의 반대편인 제2 측벽을 갖는 제1 액티브 및 상기 제2 측벽으로부터 멀어지는 제1 방향을 따라 배열되는 제2 액티브들을 형성한다. 그 후, 반도체 기판 상에 제1 및 2 액티브들의 사이를 매립하도록 소자 분리막을 형성한다. 그리고 상기 제1 액티브, 상기 제2 액티브들 및 상기 소자 분리막 상에 상기 제1 방향으로 연장하고 상기 제1 측벽을 노출시키는 개구를 갖는 마스크 패턴을 형성한다. 이어서, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 액티브, 상기 제2 액티브들 및 상기 소자 분리막을 식각하여 상기 제1 방향으로 연장하는 그루브를 형성하고 상기 제1 측벽은 상기 그루브의 바닥면 보다 높은 높이를 갖는 펜스로 변화시킨다. 그 후, 상기 그루브를 매립하는 배선을 형성한다. 이어서 상기 펜스로부터 상기 제2 액티브를 향하는 방향으로 위치하도록 콘택을 상기 배선 상에 형성한다.
여기서 상기 제1 측벽의 양의 기울기는 각도 로딩 현상에 기인할 수 있다. 상기 제1 액티브 영역 및 상기 제2 액티브 영역들을 형성하기 위해서 우선 상기 반 도체 기판 상에 상기 제1 방향을 따라 서로 이격하도록 배열되는 마스크 패턴들을 형성한다. 그리고 상기 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체 기판을 식각한다. 그 후, 상기 마스크 패턴들을 제거한다.
상기 제1 측벽 위쪽에서의 상기 마스크 패턴들의 밀도는 상기 제2 측벽 위쪽에서의 상기 마스크 패턴들의 밀도보다 작을 수 있다. 상기 제1 측벽 위쪽에 위치하는 상기 마스크 패턴의 측벽은 다른 마스크 패턴의 측벽과 인접하지 않고, 상기 제2 측벽 위쪽에 위치하는 상기 마스크 패턴의 측벽은 다른 마스크 패턴의 측벽과 인접할 수 있다.
상기 배선을 형성하기 위해서 상기 그루브를 매립하도록 도전막을 형성한다. 그 후, 상기 도전막의 높이를 균일하게 낮추어 상기 도전막을 상기 그루브의 깊이 보다 낮은 높이를 갖는 상기 배선으로 변화시킨다. 상기 배선의 높이는 상기 펜스의 높이보다 낮아 상기 배선이 상기 펜스에 의해서 절단될 수 있다. 상기 제2 측벽 및 상기 제2 액티브들의 측벽들은 수직일 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 배선 구조물 형성 방법에서 반도체 기판 상부에 양의 기울기를 갖는 제1 부분과 수직인 제2 부분으로 구분되는 제1 측벽 및 상기 제1 측벽의 반대편인 제2 측벽을 갖는 제1 액티브 및 상기 제2 측벽으로부터 멀어지는 제1 방향을 따라 배열되는 제2 액티브들을 형성한다. 그 후, 상기 반도체 기판 상에 상기 제1 및 2 액티브들의 사이를 매립하도록 소자 분리막을 형성한다. 이어서, 상기 제1 액티브, 상기 제2 액티브들 및 상기 소자 분리막 상에 상기 제1 방향으로 연장하고 상기 제1 부분을 노출시키는 개구를 갖는 마스크 패턴을 형성한다. 그리고 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 액티브, 상기 제2 액티브들 및 상기 소자 분리막을 식각하여 상기 제1 방향으로 연장하는 그루브를 형성하고 상기 제1 측벽은 상기 그루브의 바닥면 보다 높은 높이를 갖는 펜스로 변화시킨다. 그 후, 상기 그루브를 매립하는 배선을 형성한다. 이어서, 상기 펜스로부터 상기 제2 액티브를 향하는 방향으로 위치하도록 콘택을 상기 배선 상에 형성한다.
상기 제1 부분의 양의 기울기는 각도 로딩 현상에 기인할 수 있다. 상기 제1 액티브 영역 및 상기 제2 액티브 영역들을 형성하기 위해서 우선 상기 반도체 기판 상에 상기 제1 방향을 따라 서로 이격하도록 배열되는 마스크 패턴들을 형성한다. 그리고 상기 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체 기판을 식각한다. 이어서, 상기 마스크 패턴들을 제거한다.
상기 제1 부분 위쪽에서의 상기 마스크 패턴들의 밀도는 상기 제2 부분 위쪽에서의 상기 마스크 패턴들의 밀도보다 작을 수 있다. 상기 제1 부분 위쪽에 위치하는 상기 마스크 패턴의 측벽은 다른 마스크 패턴의 측벽과 인접하지 않고, 상기 제2 부분 위쪽에 위치하는 상기 마스크 패턴의 측벽은 다른 마스크 패턴의 측벽과 인접할 수 있다.
본 발명에 따르면, 액티브에 발생할 수 있는 실리콘 펜스의 위치에 따라서 콘택의 위치를 변화시킨다. 따라서 배선의 내부에 배선을 절단시킬 수도 있는 실리콘 펜스가 형성되더라도 콘택을 통해 액티브들로 전압을 인가할 수 있다. 결과적으로 반도체 장치의 신뢰도를 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어 지는 실시예들에 한정되지 않고 다양한 형태로 구현될 수 있다. 오히려, 여기서 개시되는 실시예들은 본 발명의 사상이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공 되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 이하, 본 발명의 일 실시예에 따른 배선 구조물 형성 방법에 대해서 상세히 설명하도록 한다.
도 1, 2, 7, 10 및 13은 본 발명의 일 실시예에 따른 배선 구조물을 형성하는 방법을 설명하기 위한 정면도들이다. 도 3 및 4는 도 2의 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들이다. 도 8 및 9는 도 7의 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들이다. 도 11 및 12는 도 10의 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들이다. 도 14 및 15는 도 13의 I-I' 라인 및 II-II' 라인을 따라 자른 단면도들이다.
도 1을 참조하면, 실리콘 웨이퍼(silicon wafer)와 같은 반도체 기판(100) 상에 다수의 제1 마스크 패턴(102)들을 형성한다. 제1 마스크 패턴(102)들은 제1 방향을 따라 서로 균일하게 이격되도록 반도체 기판(100) 상에 배열된다. 또한, 제1 마스크 패턴(102)들은 제1 방향과 실질적으로 수직인 제2 방향을 따라 서로 균일 하게 이격되도록 반도체 기판(100) 상에 배열된다. 즉, 제1 마스크 패턴(102)들은 매트릭스 형상으로 배열될 수 있다. 그리고 제1 마스크 패턴(102)들은 제2 방향과 소정의 예각(θ)을 갖는 제3 방향으로 연장하는 형상을 갖는다.
도 2를 참조하면, 제1 마스크 패턴(102)들을 식각 마스크로 반도체 기판(100)을 식각한다. 그리고 제1 마스크 패턴(102)들을 반도체 기판(100)으로부터 제거한다. 따라서 반도체 기판(100)의 상부에는 다수의 액티브(104)들이 형성된다.
액티브(104)들은 중앙부에 위치하는 제1 액티브(104a)들 및 제1 액티브(104a)들의 외곽에 위치하는 제2 액티브(104b)들로 구분될 수 있다.
제2 액티브(104b)는 제1 액티브(104a)와 인근하는 제1 측벽(14a) 및 제1 측벽(14a)의 반대편에 위치하는 제2 측벽(14b)을 갖는다. 여기서 제2 액티브(104b)는 외곽에 위치하기 때문에 제2 측벽(14b)은 제1 액티브(104a)와 인근하지 않는다.
또한, 제2 액티브(104b)들이 연장하는 제3 방향은 제2 방향과 소정의 예각(θ)을 이루기 때문에 제2 측벽(14b)은 다른 제2 액티브(104b)와 인근하는 제1 부분(4a) 및 다른 제2 액티브(104a)와 인근하지 않는 제2 부분(4b)으로 나뉠 수 있다. 즉, 제1 부분(4a)의 패턴 밀도는 제2 부분(4b)의 패턴 밀도보다 상대적으로 크다.
도 3 및 4를 참조하면, 제2 부분(4b)은 양의 기울기를 갖는다. 이는 제2 액티브(104b)를 형성하기 위한 식각 공정에서 각도 로딩 현상이 발생하기 때문이다. 그러나 제1 부분(4a)과 제1 액티브(104a)의 측벽들은 실질적으로 수직하다. 이는 각도 로딩 현상이 발생하지 않기 때문이다. 이하, 각도 로딩 현상(angular loading effect)에 대해서 구체적으로 설명하도록 한다.
도 5 및 6은 각도 로딩 현상을 설명하기 위한 단면도들이다.
도 5를 참조하면, 서로 이격된 다수의 마스크 패턴(2)들로 이루어지고 제1 패턴 밀도를 갖는 제1 영역(A)과 상기 제1 패턴 밀도보다 실질적으로 작은 제2 패턴 밀도를 갖는 제2 영역(B)으로 구획되는 마스크 패턴 구조물(20)을 대상막(1) 상에 형성한다.
구체적으로 제1 영역(A)에서 마스크 패턴(2)들은 제1 임계 선폭(CD1)만큼 이격되고 제2 영역(B)에서 마스크 패턴(2)들은 제1 임계 선폭(CD1)보다 실질적으로 큰 제2 임계 선폭(CD2)만큼 이격된다.
도 6을 참조하면, 마스크 패턴 구조물(20)을 식각 마스크로 사용하여 대상막(1)을 식각하여 패턴 구조물(10)을 형성한다. 이때 제1 영역(A)의 아래에 위치하는 대상막(1)의 제1 부분에서는 각도 로딩 현상이 발생하지 않는다. 따라서 제1 영역(A)의 아래에 위치하는 제1 측벽(11)들은 실질적으로 수직인 제1 프로파일을 갖는다.
그러나 제2 영역(B)의 아래에 위치하는 상기 대상막의 제2 부분에서는 상기 각도 로딩 현상이 발생한다. 따라서 제2 영역(B)의 아래에 위치하는 제2 측벽(12)들은 양의 기울기를 갖는다. 즉, 제2 측벽(12)들 사이의 간격은 하부로 갈수록 좁아진다.
제2 측벽(12)이 양의 기울기를 갖기 때문에 제2 측벽(12)들의 상부들은 제2 임계 선폭(CD2)만큼 서로 이격되나 제2 측벽(12)들의 하부들은 제2 임계 선폭(CD2) 보다 실질적으로 작은 제3 임계 선폭(CD3)만큼 서로 이격된다.
상기 각도 로딩 현상은 반도체 제조 공정에서 빈번히 발생하는 현상으로 식각시 식각 패턴, 식각 온도, 시각 시간, 식각액의 종류 등에 의해서 발생 빈도와 정도가 변화하나 주로 마스크 패턴 구조물의 패턴 밀도에 따라 변화하는 식각 속도와 밀접한 관련이 있고 추정된다.
즉, 마스크 패턴들 간의 간격이 상대적으로 넓은 경우 식각액에 노출되는 막의 면적이 증가하는 한편 식각 부산물도 효과적으로 제거될 수 있다. 따라서 식각 속도가 상대적으로 빨라지며 상기 각도 로딩 현상이 발생할 수 있다.
반면에 마스크 패턴들 간의 간격이 상대적으로 좁은 경우 식각액에 노출되는 막의 면적이 감소하는 한편 식각 부산물이 용이하게 제거될 수 없다. 따라서 식각 속도가 상대적으로 느려지기 때문에 각도 로딩 현상이 발생하지 않는다.
도 2를 다시 참조하면, 제1 액티브(104a)의 측벽에서는 각도 로딩 현상이 발생하지 않는다. 이는 제1 액티브(104a)의 측벽은 모두 제1 액티브(104a) 또는 제2 액티브(104b)와 인접하기 때문이다. 즉 제1 액티브(104a)의 측벽 주변에서 패턴 밀도가 높기 때문이다.
그리고 반도체 기판(100)을 식각하여 다수의 액티브(104)들을 형성할 때, 제2 액티브(104b)의 제2 측벽(14b)의 제1 부분(4a)에서는 각도 로딩 현상이 발생하지 않는다. 이는 제1 부분(4a)이 또 다른 제2 액티브(104b)와 인근하기 때문이다. 즉, 제1 부분(4a)의 주변에서 패턴 밀도가 높기 때문이다.
반면에 반도체 기판(100)을 식각하여 다수의 액티브(104)들을 형성할 때, 제 2 액티브(104b)의 제2 측벽(14b)의 제2 부분(4b)에서는 각도 로딩 현상이 일어난다. 이는 제2 측벽(14b)의 제2 부분(14b)은 제1 액티브(104b) 및/또는 제2 액티브(104b)와 인근하지 않기 때문이다. 즉, 제2 측벽(14b)의 제2 부분(14b) 주변에서 패턴 밀도가 낮기 때문이다.
도 7 내지 9를 참조하면, 반도체 기판(100) 상에 액티브(104)들을 도포하도록 실리콘 산화물과 같은 절연성 물질을 사용하여 절연막을 형성한다. 이어서 상기 절연막에 액티브(104)들이 노출될 때까지 화학 기계적 연막 공정 또는 전면 식각 공정과 같은 평탄화 공정을 수행한다.
상기 평탄화 공정에 의해서 상기 절연막은 반도체 기판(100) 상에 액티브(104)들의 측벽들을 둘러싸도록 형성되고 상기 액티브(104)와 실질적으로 동일한 상면을 갖는 소자 분리막(106)으로 변화된다.
이어서 액티브(104)들 및 소자 분리막(106) 상에 제1 방향으로 연장하는 개구(108a)들을 갖는 제2 마스크 패턴(108)을 형성한다. 여기서 하나의 액티브(104) 상에서 두 개의 개구(108a)들이 연장한다.
구체적으로 하나의 개구(108a)는 제2 액티브(104b)의 제2 부분(4b)으로부터 제1 방향을 따라 반대편에 위치하는 제2 액티브(104b)의 제1 부분(4a)까지 연장한다. 다른 개구(108a)는 제2 액티브(104b)의 제1 부분(4a)으로부터 제1 방향을 따라 반대편에 위치하는 제2 액티브(104b)의 제2 부분(4b)까지 연장한다. 두 개의 개구(108a)들이 서로 반대편에 위치하는 제2 액티브(104b)들 사이에서 연장할 때 제2 액티브(104b)들 사이에 위치하는 제1 액티브(104a)들을 지난다.
도 10 내지 12를 참조하면, 제2 마스크 패턴(108)을 식각 마스크로 하여 개구(108a)에 의해서 노출된 소자 분리막(108)의 노출부, 제1 액티브(104a)의 노출부 및 제2 액티브(104b)의 노출부를 식각하여 높이를 낮춘다. 따라서 소자 분리막(108), 제1 액티브(104a) 및 제2 액티브(104a)의 상부에는 제1 방향으로 연장하는 그루브가 형성된다. 여기서 그루브를 바닥면을 이루는 소자 분리막(108)의 부분은 그루브의 바닥면을 이루는 제1 및 2 액티브(104a, 104b)들의 높이들 보다 실질적으로 낮은 높이를 가질 수 있다.
여기서 제2 액티브(104b)의 제2 부분(4b)에는 펜스(44b)가 형성된다. 이는 제2 액티브(104b)의 제2 부분(4b)이 양의 기울기를 갖기 때문에 상기 식각 공정에 의해서 제2 부분(4b)의 잔류부가 펜스(44b)가 되기 때문이다. 펜스(44b)의 높이는 그루브의 바닥면을 이루는 제1 및 2 액티브(104a, 104b)들의 높이들 보다 실질적으로 높다.
여기서 상기 식각 공정에서 구체적으로 제2 마스크 패턴(108)을 식각 마스크로 사용하여 소자 분리막(108)을 식각 한 후, 제1 액티브(104a) 및 제2 액티브(104b)를 식각하여 그루브를 형성할 수 있다.
이와 다르게 제2 마스크 패턴(108)을 식각 마스크로 사용하여 제1 액티브(104a) 및 제2 액티브(104b)를 식각 한 후, 제2 마스크 패턴(108)을 식각 마스크로 사용하여 소자 분리막(108)을 식각하여 그루브를 형성할 수 있다.
또 이와 다르게 제2 마스크 패턴(108)을 식각 마스크로 사용하여 소자 분리막(108)을 식각한다. 그 후 제2 마스크 패턴(108)을 식각 마스크로 사용하여 제1 액티브(104a) 및 제2 액티브(104b)를 식각한다. 이어서, 제2 마스크 패턴(108)을 식각 마스크로 사용하여 소자 분리막(108)을 추가적으로 식각할 수 있다.
도 13 내지 15를 참조하면, 그루브를 매립하도록 제1 방향으로 연장하는 실질적인 막대 형상을 갖는 도전막을 형성한다. 예를 들어, 도전막은 금속 또는 도전성을 갖는 금속 질화물을 포함할 수 있다. 상기 도전성을 갖는 금속 질화물의 예로 티타늄 질화물(TiN)을 들 수 있다.
이어서 도전막에 전면 식각 공정과 같은 공정을 수행하여 도전막의 높이를 실질적으로 균일하게 낮춘다. 따라서 도전막은 상기 공정에 의해서 실질적으로 낮은 높이를 갖는 배선(110)으로 변화될 수 있다.
이어서 배선(110)과 연결되는 콘택(112)을 형성한다. 도 14 및 도 15에 도시된 바와 같이, 제2 액티브(104b)의 제2 부분(4b)에는 펜스(44b)가 형성된다. 펜스(44b)의 높이는 그루브의 바닥면을 이루는 제1 및 2 액티브(104a, 104b)의 부분들의 높이들 보다 높기 때문에 배선(110)을 형성할 때 펜스(44b)에 의해서 배선(110)이 끊길 수 있다.
콘택(112)은 펜스(44b)를 기준으로 펜스(44b)로부터 제1 액티브(104a)를 향하는 방향으로 위치하도록 배선(110) 상에 형성된다. 이 경우, 펜스(44b)에 의해서 배선(110)이 절단되더라도 콘택(112)을 통해서 제1 및 2 액티브(104a, 104b)들 모두에 전압을 인가할 수 있다.
그러나 콘택(112)이 펜스(44b)를 기준으로 제1 액티브(104a)으로부터 펜스(44b)를 방향으로 위치하도록 배선(110) 상에 형성되는 경우, 펜스(44b)에 의해 서 배선(110)이 절단되면 콘택(112)을 통해서 제1 및 2 액티브(104a, 104b)들에 전압을 인가할 수 없다.
상술한 바와 같이 본 발명에 따르면, 액티브에 발생할 수 있는 실리콘 펜스의 위치에 따라서 콘택의 위치를 변화시킨다. 따라서 배선의 내부에 배선을 절단시킬 수도 있는 실리콘 펜스가 형성되더라도 콘택을 통해 액티브들로 전압을 인가할 수 있다. 결과적으로 반도체 장치의 신뢰도를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 반도체 기판 상부에 양의 기울기를 갖는 제1 측벽 및 상기 제1 측벽의 반대편인 제2 측벽을 갖는 제1 액티브 및 상기 제2 측벽으로부터 멀어지는 제1 방향을 따라 배열되는 제2 액티브들을 형성하는 단계;
    상기 반도체 기판 상에 상기 제1 및 2 액티브들의 사이를 매립하도록 소자 분리막을 형성하는 단계;
    상기 제1 액티브, 상기 제2 액티브들 및 상기 소자 분리막 상에 상기 제1 방향으로 연장하고 상기 제1 측벽을 노출시키는 개구를 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 액티브, 상기 제2 액티브들 및 상기 소자 분리막을 식각하여 상기 제1 방향으로 연장하는 그루브를 형성하고 상기 제1 측벽은 상기 그루브의 바닥면보다 높은 높이를 갖는 펜스로 변화시키는 단계;
    상기 그루브를 매립하는 배선을 형성하는 단계; 및
    상기 펜스로부터 상기 제2 액티브를 향하는 방향으로 위치하도록 콘택을 상기 배선 상에 형성하는 단계를 포함하는 배선 구조물 형성 방법.
  2. 제 1 항에 있어서, 상기 제1 측벽의 양의 기울기는 각도 로딩 현상에 기인하는 것을 특징으로 하는 배선 구조물 형성 방법.
  3. 제 1 항에 있어서, 상기 제1 액티브 영역 및 상기 제2 액티브 영역들을 형성하는 단계는;
    상기 반도체 기판 상에 상기 제1 방향을 따라 서로 이격하도록 배열되는 마스크 패턴들을 형성하는 단계;
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체 기판을 식각하는 단계; 및
    상기 마스크 패턴들을 제거하는 단계를 포함하는 것을 특징으로 하는 배선 구조물 형성 방법.
  4. 제 3 항에 있어서, 상기 제1 측벽 위쪽에서의 상기 마스크 패턴들의 밀도는 상기 제2 측벽 위쪽에서의 상기 마스크 패턴들의 밀도보다 작은 것을 특징으로 하는 배선 구조물 형성 방법.
  5. 제 3 항에 있어서, 상기 제1 측벽 위쪽에 위치하는 상기 마스크 패턴의 측벽은 다른 마스크 패턴의 측벽과 인접하지 않고,
    상기 제2 측벽 위쪽에 위치하는 상기 마스크 패턴의 측벽은 다른 마스크 패턴의 측벽과 인접하는 것을 특징으로 하는 배선 구조물 형성 방법.
  6. 제 1 항에 있어서, 상기 배선을 형성하는 단계는;
    상기 그루브를 매립하도록 도전막을 형성하는 단계; 및
    상기 도전막의 높이를 균일하게 낮추어 상기 도전막을 상기 그루브의 깊이 보다 낮은 높이를 갖는 상기 배선으로 변화시키는 단계를 포함하는 것을 특징으로 하는 배선 구조물 형성 방법.
  7. 제 1 항에 있어서, 상기 배선의 높이는 상기 펜스의 높이보다 낮아 상기 배선이 상기 펜스에 의해서 절단되는 것을 특징으로 하는 배선 구조물 형성 방법.
  8. 제 1 항에 있어서, 상기 제2 측벽 및 상기 제2 액티브들의 측벽들은 수직인 것을 특징으로 하는 배선 구조물 형성 방법.
  9. 반도체 기판 상부에 양의 기울기를 갖는 제1 부분과 수직인 제2 부분으로 구분되는 제1 측벽 및 상기 제1 측벽의 반대편인 제2 측벽을 갖는 제1 액티브 및 상기 제2 측벽으로부터 멀어지는 제1 방향을 따라 배열되는 제2 액티브들을 형성하는 단계;
    상기 반도체 기판 상에 상기 제1 및 2 액티브들의 사이를 매립하도록 소자 분리막을 형성하는 단계;
    상기 제1 액티브, 상기 제2 액티브들 및 상기 소자 분리막 상에 상기 제1 방향으로 연장하고 상기 제1 부분을 노출시키는 개구를 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 제1 액티브, 상기 제2 액티브들 및 상기 소자 분리막을 식각하여 상기 제1 방향으로 연장하는 그루브를 형성하고 상기 제1 측벽은 상기 그루브의 바닥면보다 높은 높이를 갖는 펜스로 변화시키는 단계;
    상기 그루브를 매립하는 배선을 형성하는 단계; 및
    상기 펜스로부터 상기 제2 액티브를 향하는 방향으로 위치하도록 콘택을 상기 배선 상에 형성하는 단계를 포함하는 배선 구조물 형성 방법.
  10. 제 9 항에 있어서, 상기 제1 부분의 양의 기울기는 각도 로딩 현상에 기인하는 것을 특징으로 하는 배선 구조물 형성 방법.
  11. 제 9 항에 있어서, 상기 제1 액티브 영역 및 상기 제2 액티브 영역들을 형성하는 단계는;
    상기 반도체 기판 상에 상기 제1 방향을 따라 서로 이격하도록 배열되는 마스크 패턴들을 형성하는 단계;
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 반도체 기판을 식각하는 단계; 및
    상기 마스크 패턴들을 제거하는 단계를 포함하는 것을 특징으로 하는 배선 구조물 형성 방법.
  12. 제 11 항에 있어서, 상기 제1 부분 위쪽에서의 상기 마스크 패턴들의 밀도는 상기 제2 부분 위쪽에서의 상기 마스크 패턴들의 밀도보다 작은 것을 특징으로 하는 배선 구조물 형성 방법.
  13. 제 11 항에 있어서, 상기 제1 부분 위쪽에 위치하는 상기 마스크 패턴의 측벽은 다른 마스크 패턴의 측벽과 인접하지 않고,
    상기 제2 부분 위쪽에 위치하는 상기 마스크 패턴의 측벽은 다른 마스크 패턴의 측벽과 인접하는 것을 특징으로 하는 배선 구조물 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828460A (zh) * 2018-08-14 2020-02-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640653B1 (ko) 2005-07-15 2006-11-01 삼성전자주식회사 수직채널을 가진 반도체소자의 제조방법 및 이를 이용한반도체소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6893911B2 (en) * 2003-03-16 2005-05-17 Infineon Technologies Aktiengesellschaft Process integration for integrated circuits
KR20050024806A (ko) 2003-09-04 2005-03-11 삼성전자주식회사 리세스 게이트의 레이아웃 구조
KR20050082034A (ko) 2004-02-17 2005-08-22 삼성전자주식회사 활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴 및그 형성방법
KR100530496B1 (ko) 2004-04-20 2005-11-22 삼성전자주식회사 반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체장치의 제조 방법
KR100596889B1 (ko) * 2005-03-22 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20070002649A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640653B1 (ko) 2005-07-15 2006-11-01 삼성전자주식회사 수직채널을 가진 반도체소자의 제조방법 및 이를 이용한반도체소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828460A (zh) * 2018-08-14 2020-02-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

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