KR100855994B1 - 플래시 메모리 장치 및 그 구동방법 - Google Patents

플래시 메모리 장치 및 그 구동방법 Download PDF

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Abstract

E-Fuse(Electrical Fuse) 형태로 저장되는 설정정보의 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그 구동방법이 개시된다. 상기 플래시 메모리 장치의 구동방법에 따르면, 상기 동작환경 설정에 관련된 설정정보가 저장된 메모리 장치로 전원을 제공하는 단계와, 메모리 셀 어레이에 대한 초기 독출동작을 수행하는 단계 및 상기 초기 독출동작에 의해 독출된 데이터의 상태를 판별함으로써 상기 초기 독출동작의 패스/페일 여부를 결정하는 단계를 구비하며, 상기 설정정보는 적어도 하나의 비트를 포함하고, 상기 설정정보의 각각의 비트는 n 개(n은 2 이상의 정수)의 비트로 확장되며, 상기 확장된 n 개의 비트 각각은 상기 메모리 셀 어레이 상의 서로 다른 입출력 영역에 저장되는 것을 특징으로 한다.

Description

플래시 메모리 장치 및 그 구동방법{Flash Memory Device and Driving Method for the same}
도 1a은 일반적인 낸드(NAND)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다.
도 1b는 일반적인 노어(NOR)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 3는 도 2의 플래시 메모리 장치에 구비되는 메모리 셀 어레이의 구조를 나타내는 도면이다.
도 4은 메모리 셀 어레이의 결함 칼럼의 발생의 일예를 나타내는 도면이다.
도 5a,b는 설정정보의 각각의 비트를 확장하는 일예를 나타내는 도면이다.
도 6a,b는 설정정보의 각각의 비트를 확장하는 다른 예 및 독출된 설정정보의 상태를 판별하는 방법을 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 플래시 메모리 장치의 구동방법을 나타내기 위한 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 구동방법을 나 타내기 위한 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 불휘발성 메모리 장치 110: 메모리 셀 어레이
120: 주변회로 121: 데이터 출력부
122: 데이터 판정부 123: 래치회로
124, 125: 스위치부 126: 트림회로
127: 리페어 회로 130: 제어로직
본 발명은 플래시 메모리 장치 및 그 구동방법에 관한 것으로서, 더 자세하게는 E-Fuse(Electrical Fuse) 형태로 저장되는 설정정보의 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그 구동방법에 관한 것이다.
불휘발성 메모리 중에서 주로 사용되는 플래시 메모리는, 전기적으로 데이터를 삭제하거나 다시 기록할 수 있는 비휘발성 기억 소자로서, 마그네틱 디스크 메모리를 기반으로 하는 저장 매체에 비해 전력 소모가 적으면서도 하드 디스크와 같이 액세스 타임(Access Time)이 빠른 특징을 갖는다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어(NOR)형과 낸드(NAND)형으로 구분된다. 노어(NOR)형 플래시 메모리는 1개의 비트라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 또한, 낸드(NAND)형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어(NOR)형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드(NAND)형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
도 1a은 일반적인 낸드(NAND)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다. 도 1에는, 다수의 워드라인(WL11 내지 WL14) 및 다수의 메모리 셀들(M11~M14)이 도시되며, 상기 다수의 메모리 셀들(M11~M14)은 선택용 트랜지스터들(ST1, ST2)과 함께 스트링(string) 구조를 이루고, 비트라인(BL)과 접지전압(VSS) 사이에 직렬로 연결된다. 적은 셀 전류를 사용하므로, 낸드(NAND)형의 불휘발성 반도체 메모리 장치는, 1개의 워드라인에 연결된 모든 메모리셀에 대한 프로그램(program)을 1번의 프로그램 동작에서 수행한다.
도 1b는 일반적인 노어(NOR)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다. 도시된 바와 같이, 노어(NOR)형의 불휘발성 반도체 메모리 장치의 경우에는, 각각의 메모리 셀들(M21 내지 M26)이 비트라인(BL1,BL2)과 소스 라인(CSL) 사이에 연결된다. 노어(NOR)형 플래시 메모리의 경우 프로그램 동작 수행시 전류 소모가 크게 발생하므로, 1 번의 프로그램 동작에서 일정한 개수의 메모리 셀에 대하여 프로그램 동작이 수행된다.
일반적으로 메모리 동작에 필요한 각종 정보가 메모리 장치 내에 구비되어야 하는데, E-Fuse(Electrical Fuse)란 기존에 사용하던 레이저 퓨즈(laser fuse) 대신에 메모리 셀에 각종 정보를 저장해 놓고, 이 정보를 메모리 칩이 동작할 때에 읽어들여 해당하는 스위치를 온/오프 시켜서 정보를 전달하는 방식을 일컫는다. E-Fuse 형태로 저장하는 정보에는, 칩 동작을 위한 DC 트림(DC trim) 정보, 옵션(option) 정보, 리페어(repair) 및 배드 블록(bad block) 정보 등이 있는데, 이러한 칩 동작을 위해 필요한 정보는 사전에 메모리 셀의 특정 영역에 대한 테스트 단계에서 저장되게 된다.
상기와 같은 정보는 메모리 칩에 파워가 인가되면 데이터 리드(read) 과정을 거쳐서 칩 내의 래치(latch)에 저장되고, 상기 저장된 정보를 이용하여 해당 스위치를 온/오프 시키게 된다. 메모리 동작에 필요한 정보를 이용하여 각종 DC 레벨값을 셋팅하게 되고, 결함 칼럼(column defect) 및 결함 블록(block defect)을 리페어하게 된다.
그러나, 이러한 E-Fuse 형태로 저장되는 정보는 결함 칼럼을 포함한 메인 메모리 셀에 저장되며, 리페어가 이루어지지 않은 상태에서 프로그램 및 리드 동작이 이루어지므로, 데이터의 프로그램 및 리드는 메인 메모리 셀에 존재하는 결함의 영향을 배제할 수 없다. 즉, 메모리 동작에 관련된 정보를 프로그램하거나 리드하는 경우에, 결함이 존재하는 메모리 셀에 대해 프로그램 및 리드 동작을 수행하므로, 저장 및 독출되는 정보에 오류가 발생할 수 있으며, 이는 메모리 장치의 동작 환경이 잘못 셋팅될 수 있음을 의미한다. 또한, 메모리 셀의 프로그램 및 리드시에 파 워 레벨의 변동(fluctuation) 등의 원인으로 인하여 에러가 발생할 수 있으므로, E-Fuse 형태로 저장되는 정보의 프로그램 및 리드 동작의 신뢰성을 확보하는 것이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 메모리 셀 어레이에 저장된 설정정보를 독출함에 있어서 그 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플래시 메모리 장치를 구동하는 방법은, 동작환경 설정에 관련된 설정정보가 저장된 메모리 장치로 전원을 제공하는 단계와, 메모리 셀 어레이에 대한 초기 독출동작을 수행하는 단계 및 상기 초기 독출동작에 의해 독출된 데이터의 상태를 판별함으로써 상기 초기 독출동작의 패스/페일 여부를 결정하는 단계를 구비하며, 상기 설정정보는 적어도 하나의 비트를 포함하고, 상기 설정정보의 각각의 비트는 n 개(n은 2 이상의 정수)의 비트로 확장되며, 상기 확장된 n 개의 비트 각각은 상기 메모리 셀 어레이 상의 서로 다른 입출력 영역에 저장되는 것을 특징으로 한다.
바람직하게는, 상기 메모리 셀 어레이는 하나의 어드레스에 대응하여 동시에 데이터가 출력되는 m 개(m은 n 이상의 정수)의 입출력 영역을 구비하며, 상기 확장된 n 개의 비트 각각은 m 개의 입출력 영역 중 n 개의 입출력 영역에 저장되는 것 을 특징으로 한다.
또한 바람직하게는, 상기 초기 독출동작을 수행하는 단계는, 하나의 어드레스에 대응하여 상기 n 개의 비트로 확장된 설정정보가 동시에 출력되는 것을 특징으로 한다.
한편 상기 패스/페일 여부를 결정하는 단계는, 상기 확장된 n 개의 비트의 데이터 상태를 판별하여 상기 초기 독출동작의 패스/페일 여부를 결정하는 것을 특징으로 한다.
바람직하게는, 상기 패스/페일 여부를 결정하는 단계는, 소정의 정수값을 갖는 기준값이 설정되며, 상기 확장된 n 개의 비트 내에서 데이터 "1" 또는 데이터 "0"의 개수가 상기 기준값 이상인지를 판단하는 것을 특징으로 한다.
한편, 상기 패스/페일 여부를 결정하는 단계는, 상기 확장된 n 개의 비트 내에서 데이터 "1" 및 데이터 "0" 중 더 많은 수를 갖는 데이터 상태를 유효한 데이터로 판단할 수 있다.
한편, 상기 설정정보의 각각의 비트를 n 개의 비트로 확장함에 있어서, 상기 n 개의 비트가 데이터 "0" 및 데이터 "1"의 조합으로 이루어지도록 코딩(coding) 방식을 적용할 수 있다.
바람직하게는, 상기 패스/페일 여부를 결정하는 단계는, 상기 데이터 "0" 및 데이터 "1" 중 어느 하나의 데이터 상태를 반전시켜 상기 코딩에 대응하는 디코딩(decoding)을 수행하며, 상기 디코딩 수행된 n 개의 비트의 데이터 상태를 비교하여 상기 초기 독출동작의 패스/페일 여부를 결정할 수 있다.
한편, 상기 구동방법은, 상기 초기 독출동작이 패스인 것으로 결정된 경우, 상기 확장된 n 개의 비트에 대응하여 1 비트의 유효한 데이터를 래치회로에 저장하는 단계를 더 구비하는 것을 특징으로 한다.
또한, 상기 초기 독출동작이 페일인 것으로 결정된 경우, 상기 설정정보에 대한 재 독출동작이 수행되는 단계를 더 구비하는 것을 특징으로 한다.
바람직하게는, 소정의 정수값을 갖는 최대 루프값이 설정되며, 상기 초기 독출동작이 페일인 것으로 결정된 경우 상기 재 독출동작을 최대 루프값 이내에서 반복 수행하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 구동방법에 따르면, 동작환경 설정에 관련된 설정정보가 저장된 메모리 장치로 전원을 제공하는 단계와, 상기 설정정보가 저장된 메모리 셀 어레이에 대한 초기 독출동작을 수행하는 단계 및 상기 초기 독출동작에 의해 독출된 데이터의 상태를 판별함으로써 상기 초기 독출동작의 패스/페일 여부를 결정하는 단계를 구비하며, 상기 설정정보는 적어도 하나의 비트를 포함하고, 상기 설정정보의 각각의 비트는 n 개(n은 2 이상의 정수)의 비트로 확장되며, 상기 확장된 n 개의 비트는 서로 다른 상태를 갖는 비트들의 조합으로 이루어지도록 코딩(coding) 방식을 적용하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 동작환경 설정에 관련된 설정정보가 저장되며, 하나의 어드레스에 대응하여 데이터가 출력되는 복수의 입출력 영역을 구비하는 메모리 셀 어레이와, 메모리 장치로 전원인가시 수행되는 초기 독출동작에 의해 독출된 데이터를 입력받으며, 상기 데이터의 상태를 판별 하기 위한 데이터 판정부 및 상기 판별 결과에 따라 메모리 장치의 초기 독출동작 및 동작환경 설정 등을 제어하기 위한 제어로직을 구비하며, 상기 설정정보는 적어도 하나의 비트를 포함하고, 상기 설정정보의 각각의 비트는 n 개(n은 2 이상의 정수)의 비트로 확장되며, 상기 확장된 n 개의 비트 각각은 상기 메모리 셀 어레이 상의 서로 다른 입출력 영역에 저장되는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 플래시 메모리 장치는, 동작환경 설정에 관련된 설정정보의 각각의 비트가 n 개(n은 2 이상의 정수)의 비트로 확장되어 저장되는 메모리 셀 어레이와, 메모리 장치로 전원인가시 수행되는 초기 독출동작에 의해 독출된 데이터를 입력받으며, 상기 데이터의 상태를 판별하기 위한 데이터 판별부 및 상기 판별 결과에 따라 메모리 장치의 초기 독출동작 및 동작환경 설정 등을 제어하기 위한 제어로직을 구비하며, 상기 설정정보의 각각의 비트는, 서로 다른 상태를 갖는 비트들의 조합으로 이루어지는 n 개의 비트로 코딩(coding)되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 블록도이 다. 도시된 바와 같이 본 발명이 적용되는 플래시 메모리 장치(100)는, 메모리 셀 어레이(110)와, 상기 메모리 셀 어레이(110)에 대하여 프로그램, 독출 및 기타의 동작을 수행하기 위한 주변 회로(120)와, 플래시 메모리 장치(100)의 전체적인 동작을 제어하기 위한 제어로직(130)을 구비할 수 있다.
본 발명의 일실시예에 따른 플래시 메모리 장치(100)는, E-Fuse(Electrical Fuse) 방식이 적용됨에 따라 동작환경 설정에 관련된 설정정보가 메모리 셀 어레이(110)에 저장된다. 상기 설정정보는 DC 트림(DC trim) 정보, 옵션(option) 정보, 리페어(repair) 및 배드 블록(bad block) 정보 등을 포함할 수 있다. 플래시 메모리 장치(100)로 전원이 인가되면 설정정보가 저장된 메모리 셀 어레이(110)에 대해 초기 독출동작이 수행되며, 초기 독출동작에 의해 리드(read)된 설정정보는 소정의 래치회로에 저장되고, 상기 저장된 설정정보를 이용하여 플래시 메모리 장치(100)의 동작 환경을 설정한다.
동작환경 설정에 관련된 설정정보는 적어도 하나의 비트를 포함하며, 특히 상기 설정정보를 메모리 셀 어레이(110)에 저장함에 있어서, 상기 설정정보의 각각의 비트를 n 개(n은 2 이상의 정수)의 비트로 확장하여 저장한다. 일예로서, 설정정보에 포함되는 하나의 데이터 비트를 8 개의 비트로 확장하여 메모리 셀 어레이(110)에 저장한다. 즉, "1" 상태를 갖는 데이터 비트를 "11111111"의 8 비트로 확장하여 메모리 셀 어레이(110)에 저장한다. 반대로 "0" 상태를 갖는 데이터 비트는 "00000000"의 8 비트로 확장하여 메모리 셀 어레이(110)에 저장한다.
한편, 메모리 셀 어레이(110)는 하나 이상의 영역으로 구분되는 구조를 가질 수 있으며, 또한 각각의 영역은 하나의 어드레스에 대응하여 동시에 데이터가 출력되는 복수의 입출력 영역으로 이루어질 수 있다. 메모리 셀 어레이(110)가 하나의 어드레스에 대응하여 동시에 데이터가 출력되는 m(m은 n 이상의 정수) 개의 입출력 영역을 구비한다고 할 때, 상기 확장된 n 개의 비트 각각은 m 개의 입출력 영역 중 n 개의 입출력 영역에 저장되도록 한다.
한편, 메모리 장치에 관련된 각종 기능을 수행하기 위한 주변회로(120)는, 데이터 출력부(121), 데이터 판별부(122), 래치회로(123), 스위치부(124,125), 트림 회로(126) 및 리페어 회로(127) 등을 구비할 수 있다. 데이터 출력부(121)는 메모리 셀 어레이(110)로부터 독출된 데이터를 제공받아 상기 데이터의 출력을 제어하는 블록이며, 도시되지는 않았으나 페이지 버퍼, 입출력 버퍼 등의 블록을 구비할 수 있다. 데이터 출력부(121)는, 하나의 어드레스에 대응하여 동시 출력되는 상기 n 개의 확장된 데이터 비트들(data[1:n])을 데이터 판별부(122)로 제공한다.
데이터 판별부(122)는 n 개의 확장된 데이터 비트들(data[1:n])을 입력받으며, 입력된 데이터 비트들(data[1:n])의 상태(status)를 판별한다. 데이터 비트들(data[1:n])의 상태를 판별함으로써 초기 독출동작의 패스 또는 페일 여부를 결정할 수 있으며, 판별 결과에 따른 신호(P/F sig)를 출력한다.
데이터 판별부(122)가 초기 독출동작의 패스 또는 페일 여부를 결정함에 있어서, 상기 입력된 데이터 비트들(data[1:n])의 상태를 판단하고, n 개의 데이터 비트들 내에서 데이터 "1" 또는 데이터 "0"의 개수가 기 설정된 소정의 기준값 이상인지를 판단한다. 일예로서 하나의 비트가 8 비트로 확장되어 메모리 셀 어레 이(110)에 저장되고 상기 기준값은 7 로 설정된 경우, n 개의 데이터 비트들 중 데이터 "1" 또는 데이터 "0"의 개수가 7 개 이상인 것으로 판단되면, 상기 초기 독출동작을 패스(Pass)로 판단하여 이에 따른 신호를 출력한다. 반면에, 데이터 "1" 및 데이터 "0" 중 그 개수가 7 개 이상인 데이터가 존재하지 않는 경우에는, 상기 초기 독출동작을 페일(Fail)로 판단하여 이에 따른 신호를 출력한다. 상기와 같은 동작을 수행하기 위하여 데이터 판정부(122)는 데이터 "1" 및/또는 데이터 "0"의 개수를 카운팅하기 위한 카운터(미도시)를 구비할 수 있다.
제어로직(130)은 상기 데이터 판별부(122)의 판단 결과에 따라 플래시 메모리 장치(100)의 초기 독출동작 및 동작환경 설정 등을 제어한다. 자세하게는, 초기 독출동작이 패스인 것으로 판단되면, 제어로직(130)은 데이터 판별부(122)가 하나의 비트의 유효한 데이터(set_data)를 출력하도록 제어한다. 일예로서, n 개의 데이터 비트들 중 데이터 "1"이 7 개 이상인 경우에는, 상기 데이터 "1"을 유효한 데이터(set_data)로서 출력하도록 제어한다. 도 2에서는 데이터 판별부(122)로부터 래치회로(123)로 직접 유효한 데이터(set_data)가 출력되는 것이 도시되어 있으나, 반드시 신호의 전달이 이에 국한되지는 않는다. 일예로서 제어로직(130)이 데이터 판별부(122)로부터 신호(P/F sig) 및 데이터를 입력받으며, 초기 독출동작이 패스인 것으로 판단되면 제어로직(130)이 입력된 데이터를 유효한 데이터(set_data)로서 래치회로(123)로 출력되도록 구성할 수도 있다.
한편, 초기 독출동작이 페일인 것으로 판단되면, 제어로직(130)은 상기 주변 회로(120)를 제어하여 이전에 독출된 설정정보에 대한 재 독출동작이 수행되도록 한다. 플래시 메모리 장치(100)의 독출동작을 위해서는 전압이 리드 레벨(read level)로 충분히 상승하여야 하는데, 플래시 메모리 장치(100)에 전원을 인가하는 경우 상기 전압 레벨이 충분히 상승하지 않은 상태에서 초기 독출동작이 이루어질 수 있다. 이에 따라 상기 설정정보에 대한 재 독출동작을 수행함으로써 초기 독출동작이 패스 상태가 되도록 할 수 있다. 재 독출동작을 수행함에 있어서, 제어로직(130)에는 소정의 정수값을 갖는 최대 루프값이 설정될 수 있으며, 제어로직(130)은 독출된 설정정보가 페일 상태인 것으로 결정된 경우 상기 재 독출동작을 최대 루프값 이내에서 반복하도록 제어하는 것이 바람직하다.
한편, 데이터 판별부(122)가 초기 독출동작의 패스 또는 페일 여부를 결정함에 있어서, 상기 확장된 n 개의 데이터 비트들 내에서 데이터 "1" 및 데이터 "0" 중 더 많은 수를 갖는 데이터 상태가 존재하는지 판단하고, 더 많은 개수를 갖는 데이터 상태를 유효한 데이터로 판단할 수도 있다. 일예로서, n 개의 데이터 비트들의 상태를 판단한 결과 데이터 "1"이 데이터 "0" 보다 그 수가 많은 것으로 판단되면, 데이터 "1"이 유효한 데이터(set_data)로서 래치회로(123)로 출력된다. 이와 같은 데이터 비트들에 대한 다수결 원칙에 기반하는 논리 회로의 구현은 당업자에게 자명하므로, 이에 대한 자세한 설명은 생략한다.
상기와 같은 과정에 의해 유효한 데이터(set_data)들이 상기 래치회로(123)로 제공되며, 동작환경 설정에 관련된 설정정보는 상기 유효한 데이터(set_data)들의 조합으로 이루어진다. 래치회로(123)에 저장된 설정정보는 소정의 스위치부(124,125)로 제공되어 스위치부(124,125)의 턴온/턴오프 상태를 제어하며, 상기 스위치부(124,125)의 상태에 따라 트림 회로(126) 및/또는 리페어 회로(127)를 제어한다.
상기와 같이 구성될 수 있는 플래시 메모리 장치(100)의 상세한 동작을 도 3 내지 도 5를 참조하여 설명한다.
도 3는 도 2의 플래시 메모리 장치에 구비되는 메모리 셀 어레이의 구조의 일예를 나타내는 도면이다. 플래시 메모리 장치(100)에 구비되는 메모리 셀 어레이(110)는, 인터리빙(interleaving) 동작을 위해 통상적으로 이븐(even) 영역 및 오드(odd) 영역으로 나뉠 수 있다. 또한 상기 영역들 각각은 좌측(left) 영역 및 우측(right) 영역으로 나뉠 수 있다. 메모리 셀 어레이(110)의 페이지(page) 단위가 2k 바이트로 이루어지는 경우, 도시되는 좌측(left) 영역 및 우측(right) 영역은 각각 512 바이트로 이루어진다. 이븐(even) 영역의 좌측(left) 영역만을 예로 들면, 상기 좌측(left) 영역은 8 개의 입출력 영역(IO0 내지 IO7)에 해당하는 칼럼으로 구성될 수 있다. 하나의 어드레스에 대응하여 상기 8 개의 입출력 영역 각각으로부터 하나의 비트의 데이터가 출력되며, 이에 따른 8 비트의 데이터는 하나의 바이트 크기의 데이터에 해당한다.
도 4은 메모리 셀 어레이의 결함 칼럼의 발생의 일예를 나타내는 도면이다. 도 4에 도시된 8 개의 입출력 영역(IO0 내지 IO7) 전체는 512 바이트의 칼럼에 해당하며, 도시된 바와 같이 결함 칼럼은 각 입출력 영역(IO0 내지 IO7)에 랜덤하게 위치하게 된다. 플래시 메모리 장치(100)의 테스트 단계에서, 하나의 어드레스에 해당하는 8 개의 입출력 영역(IO0 내지 IO7)에서 하나의 입출력 영역에 대한 결함 만을 허용하며, 두 개 이상의 결함이 발생할 시에는 페일 다이(fail die)로 분류하게 된다. 반면에 패스 다이(pass die)로 분류된 경우에는, 하나의 어드레스에 해당하는 8 개의 입출력 영역(IO0 내지 IO7)에서 하나의 입출력 영역에만 결함이 발생할 수 있다.
이에 따라 설정정보의 각각의 비트를 n 개의 비트로 확장하여 메모리 셀 어레이(110)에 저장하며, 특히 상기 n 개의 데이터 비트들 각각을 메모리 셀 어레이(110) 상의 서로 다른 입출력 영역에 저장한다. 일예로서 8 개의 비트로 확장된 데이터 비트들은, 하나의 비트씩 상기 8 개의 입출력 영역(IO0 내지 IO7)에 각각 저장된다. 이 경우 초기 독출동작시, 확장된 데이터 비트들(8 비트의 데이터) 중에서 에러가 발생할 확률은 1 비트 미만이며, 진행성으로 발생하는 결함 유형을 고려하더라도 상기 확장된 데이터 비트들을 독출하는 경우 에러의 발생을 최소화할 수 있다.
도 5a,b는 설정정보의 각각의 비트를 확장하는 일예를 나타내는 도면이다. 도 5a에 도시된 바와 같이 메모리 셀 어레이(110)는 하나의 어드레스에 대응하여 동시에 데이터를 출력하는 8 개의 입출력 영역(IO0 내지 IO7)을 구비할 수 있으며, 하나의 비트의 설정정보는 8 비트의 데이터로 확장되어 메모리 셀 어레이(110)에 저장된다. 또한 도 5b에 도시된 바와 같이 데이터 "1" 상태를 갖는 설정정보의 비트는 "11111111"의 8 비트로 확장될 수 있으며, 상기 확장된 8 비트의 데이터는 하나의 비트씩 각각 입출력 영역에 저장된다. 마찬가지로 데이터 "0" 상태를 갖는 설정정보의 비트는 "00000000"의 8 비트로 확장될 수 있다.
도 2에서 설명되었던 데이터 판별부(122)는 초기 독출동작에 의하여 독출된 설정정보(data[1:n])를 입력받아 그 상태를 판별한다. 자세하게는 8 비트로 확장된 데이터 비트들을 입력받아 그 상태를 판별하며, 판단 결과 데이터 "1" 의 개수가 기준값 이상으로 판단되면 초기 독출동작이 패스(pass)인 것으로 판단하여 이에 따른 신호(P/F sig)를 출력한다. 또한 데이터 "1"은 유효한 데이터(set_data)로서 래치회로(123)로 제공된다. 상기와 같은 방법에 따라 동작환경 설정을 위한 설정정보 리드(read)시 결함 칼럼에 의한 에러를 제거할 수 있다.
도 6a,b는 설정정보의 각각의 비트를 확장하는 다른 예 및 독출된 설정정보의 상태를 판별하는 방법을 나타내는 도면이다. 도 6a에 도시된 바와 같이 설정정보의 각각의 비트를 n 개의 비트로 확장함에 있어서, 상기 확장된 n 개의 비트가 데이터 "0" 및 데이터 "1"의 조합으로 이루어지도록 코딩(coding) 방식을 적용할 수 있다.
일예로서 (a)는, 설정정보의 데이터 비트 "1"을 코딩하여 "10101010"으로 이루어지는 8 비트의 데이터들로 확장한 경우를 나타낸다. 또한 설정정보의 데이터 비트 "0"은 "01010101"로 이루어지는 8 비트의 데이터들로 코딩된다. 다른 예로서 (b)는, 설정정보의 데이터 비트 "1"을 코딩하여 "11001100"으로 이루어지는 8 비트의 데이터들로 확장한 경우를 나타내며, 데이터 비트 "0"은 "00110011"로 이루어지는 8 비트의 데이터들로 코딩된다. 또한 다른 예로서 (c)는, 설정정보의 데이터 비트 "1"을 코딩하여 "11110000"으로 이루어지는 8 비트의 데이터들로 확장한 경우를 나타내며, 데이터 비트 "0"은 "00001111"로 이루어지는 8 비트의 데이터들로 코딩 된다.
도 5a,b에서 설명되었던 바와 같이 설정정보의 각각의 비트를 동일한 값을 갖는 n 개의 비트로 확장하는 경우, 예를 들면 데이터 "1"을 "11111111"의 8 비트로 확장하여 저장하는 경우에는, 파워 업(power up) 시 생길 수 있는 변동(fluctuation) 또는 파워 레벨이 정상적인 리드 레벨(read level)로 충분히 상승하지 않아서 데이터에 페일(fail)이 발생하는 경우에 문제가 된다. 즉, 확장된 데이터가 "11111111"에서 "00000000"으로 모두 바뀌거나 또는 "00000000"에서 "11111111"으로 모두 바뀌어져서 데이터가 읽히는 경우에는, 독출된 데이터 비트들의 상태 판별시 n 개의 확장된 비트들 중에서 동일한 데이터가 기준값 이상으로 존재하므로 초기 독출동작이 패스(pass)인 것으로 판단된다. 또한 이에 따라 유효한 데이터로서 제공되는 비트값에 에러가 발생하게 된다.
상술한 바와 같은 도 6a,b에 따른 비트 확장예는 상기와 같은 문제를 개선할 수 있다. 즉, 데이터 "1"과 데이터 "0"을 각각 데이터 "1"과 데이터 "0"으로 확장하는 것이 아니라. 도 6a에 도시된 바와 같이 코딩 방식을 적용하여 데이터 "1" 및 데이터 "0"을 각각 데이터 "0"과 데이터 "1"의 조합으로 확장되도록 한다. 일예로서 데이터 "1"을 "10101010"으로 확장하고 데이터 "0"을 "01010101"으로 확장하게 되면, 파워 레벨의 불안정한(unstable) 특성에 의해서 데이터가 모두 "0" 또는 "1"로 잘못 읽히더라도, 데이터 상태 판별시 이를 페일(fail)로 판단할 수 있으므로 에러가 발생하는 경우를 방지할 수 있다.
도 6b는 상기와 같은 코딩 방식에 따라 설정정보가 확장된 경우, 독출된 데 이터의 상태를 판단하기 위한 데이터 판별부(122)를 나타낸다. 설정정보의 데이터 "1"이 8 비트의 데이터 "10101010"으로 확장되어 메모리 셀 어레이(110)에 저장된 경우, 초기 독출동작에 의하여 독출된 상기 8 비트의 데이터가 데이터 판별부(122)로 제공된다.
데이터 판별부(122)는 코딩 방식에 따라 확장된 n 개의 비트(일예로서 8 개의 비트)를 입력받아, 이에 대해 디코딩 동작을 수행하는 디코딩부를 구비하며, 상기 디코딩부는 데이터 비트들의 상태를 반전시키기 위한 적어도 하나의 인버터를 구비할 수 있다. 상기 디코딩부에 의해 디코딩 수행된 n 개의 데이터 비트들은 논리 연산부(122_1)로 제공된다. 논리 연산부(122_1)는 입력된 데이터들에 대하여 동일한 데이터 값을 갖는 비트들의 수를 판단하거나, 또는 입력된 데이터들에 대하여 데이터 "1" 또는 데이터 "0" 중에서 더 많은 개수를 갖는 데이터를 판단한다. 또한 논리 연산부(122_1)는 상기 판단 결과에 따른 패스 또는 페일 신호(P/F sig)를 발생할 수 있으며, 입력된 n 개의 비트에 대응하여 어느 하나의 유효한 데이터(set_data)를 발생할 수 있다.
상기와 같이 구성함에 따라, 파워의 변동(fluctuation) 또는 리드 레벨(read level)로 충분히 상승하지 않아 데이터가 단방향("11111111" 또는 "00000000")으로 변동하더라도, 데이터 판별부(122)는 초기 독출동작이 패스인 것으로 잘못 판단하는 문제를 방지할 수 있다. 또한 앞서 언급된 바와 같이 메모리 셀 어레이(110)에 페일 칼럼이 발생하더라도 이에 대한 에러를 방지할 수 있으므로, 설정정보를 독출하는데 있어서 그 신뢰성을 향상시킬 수 있다.
도 7은 본 발명의 일실시예에 따른 플래시 메모리 장치의 구동방법을 나타내기 위한 블록도이다.
도시된 바와 같이 먼저 메모리 셀 어레이를 포함하는 메모리 장치로 전원이 인가된다(S11). 메모리 셀 어레이에는 동작환경 설정에 관련된 설정정보가 저장되며, 특히 설정정보의 각각의 비트는 n 개의 비트로 확장하여 저장된다. 일예로서 설정정보의 데이터 비트 "1"은 "11111111"의 8 개의 비트로 확장될 수 있으며, 상기 확장된 비트들은 각각 메모리 셀 어레이 상의 서로 다른 입출력 영역에 저장되는 것이 바람직하다.
메모리 장치로 전원이 인가되면 메모리 셀 어레이에 저장된 설정정보를 독출하기 위한 초기 독출동작이 수행된다(S12). 메모리 셀 어레이에는 하나의 어드레스에 대응하여 데이터가 동시에 독출되는 복수의 입출력 영역이 구비되며, 상기 확장된 n 비트의 데이터는 상기 복수의 입출력 영역에 각각 저장되므로, 상기 n 비트로 확장된 설정정보가 독출된다(S13).
n 비트로 확장된 설정정보는 소정의 데이터 판별부로 제공되며, 상기 n 비트 데이터의 상태를 판단하는 단계가 수행된다(S14). 상술하였던 바와 같이 설정정보의 상태를 판단한다는 것은, n 비트의 데이터에 대하여 데이터 "1" 또는 데이터 "0"의 개수가 소정의 기준값 이상인지를 판단하고, 기준값 이상인 것으로 판단된 경우 초기 독출동작을 패스(pass)로 결정하며, 기준값 미만인 것으로 판단된 경우 초기 독출동작을 페일(fail)로 결정할 수 있다. 또한 상술하였던 바와 같이 상기 판단단계는, n 비트의 데이터에 대하여 데이터 "1"의 개수가 더 많은지 또는 데이 터 "0"의 개수가 더 많은지를 판단하는 동작에 의해서도 수행될 수 있다.
상기 판단결과, 초기 독출동작이 패스인 것으로 판단되면 설정정보를 소정의 래치회로에 래치하는 단계가 수행된다(S15). 설정정보를 래치함에 있어서 n 개로 확장된 데이터 비트들의 상태에 따라 어느 하나의 비트를 유효한 데이터로서 래치시킨다. 일예로서 8 비트로 확장된 데이터 비트들에 대하여 데이터 "1"이 7 개 이상으로 판단된 경우 상기 데이터 "1"을 유효한 데이터로서 래치시킨다. 상기와 같은 동작에 의하여 유효한 데이터들이 설정정보로서 래치회로에 저장되며, 상기 래치회로에 저장된 설정정보를 이용하여 메모리 장치의 동작환경을 설정한다(S16).
한편 상기 S14 단계에서 수행되는 설정정보의 상태 판단결과 초기 독출동작이 페일인 것으로 결정되면, 상기 설정정보에 대한 재 독출동작이 수행된다. 자세하게는 메모리 장치 내에 소정의 정수값을 갖는 최대 루프값이 설정되며, 상기 설정정보에 대한 독출동작이 상기 최대 루프값을 초과하였는지를 판단한다(S17). 판단결과 최대 루프값을 초과하지 않은 것으로 판단되면 상기 설정정보에 대한 재 독출동작이 수행되며, 이에 따라 S12 단계 내지 S14 단계의 동작이 반복된다. 재 독출동작이 반복 수행되어 최대 루프값을 초과한 것으로 판단되면, 상기 초기 독출동작을 페일(fail)로 최종 판정할 수 있다(S18).
도 8은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 구동방법을 나타내기 위한 블록도이다.
도시된 바와 같이 메모리 셀 어레이를 포함하는 메모리 장치로 전원이 인가된다(S21). 메모리 셀 어레이에는 동작환경 설정에 관련된 설정정보가 저장되며, 특히 설정정보의 각각의 비트는 n 개의 비트로 확장하여 저장된다. 특히 본 실시예에 있어서, 상기 n 개의 비트는 동일한 데이터, 예를 들면 "11111111" 또는 "00000000" 등으로 확장되는 것이 아니라, 데이터 "0" 및 데이터 "1"의 조합으로 이루어지도록 코딩(coding) 방식을 적용할 수 있다.
메모리 장치로 전원이 인가됨에 따라, 메모리 셀 어레이에 저장된 설정정보를 독출하기 위한 초기 독출동작이 수행된다(S22). n 비트로 확장된 설정정보는 소정의 데이터 판별부로 제공되며, n 비트의 데이터에 대하여 디코딩 동작이 수행된다(S23). 상기 디코딩 동작은 n 비트의 데이터 중 일부의 데이터의 상태를 반전시킴으로써 수행될 수 있으며, 일예로서 설정정보의 비트 "1"이 "10101010"의 8 비트로 확장된 경우, 상기 8 비트의 데이터들 중 "0"의 데이터를 "1"로 반전시킴으로써 수행될 수 있다.
이후 디코딩된 n 비트의 데이터의 상태를 판단하여 초기 독출동작의 패스 또는 페일 여부를 결정하는 단계가 수행된다(S24). 상기 판단결과, 초기 독출동작이 패스인 것으로 판단되면 설정정보를 소정의 래치회로에 래치하는 단계가 수행되며(S25), 상기 래치된 설정정보를 이용하여 메모리 장치의 동작환경을 설정한다(S26). 반면에 설정정보의 상태 판단결과 초기 독출동작이 페일인 것으로 결정되면, 상기 설정정보에 대한 재 독출동작이 수행된다. 상술하였던 바와 같이 재 독출동작을 수행함에 있어서, 상기 설정정보에 대한 독출동작이 최대 루프값을 초과하였는지를 판단하며(S27), 재 독출동작이 반복 수행되어 최대 루프값을 초과한 것으로 판단되면, 상기 초기 독출동작을 페일(fail)로 최종 판정할 수 있다(S28).
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명의 플래시 메모리 장치 및 그 구동방법에 따르면, 결함 칼럼 존재 및 파워 레벨이 불안정한 경우에도 메모리 셀 어레이에 저장된 설정정보를 안정적으로 독출할 수 있으며, 이에 따라 데이터 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (30)

  1. 동작환경 설정에 관련된 설정정보가 저장된 메모리 장치로 전원을 제공하는 단계;
    메모리 셀 어레이에 대한 초기 독출동작을 수행하는 단계; 및
    상기 초기 독출동작에 의해 독출된 데이터의 상태를 판별함으로써 상기 초기 독출동작의 패스/페일 여부를 결정하는 단계를 구비하며,
    상기 설정정보는 적어도 하나의 비트를 포함하고, 상기 설정정보의 각각의 비트는 n 개(n은 2 이상의 정수)의 비트로 확장되며, 상기 확장된 n 개의 비트 각각은 상기 메모리 셀 어레이 상의 서로 다른 입출력 영역에 저장되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는 하나의 어드레스에 대응하여 동시에 데이터가 출력되는 m 개(m은 n 이상의 정수)의 입출력 영역을 구비하며, 상기 확장된 n 개의 비트 각각은 m 개의 입출력 영역 중 n 개의 입출력 영역에 저장되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  3. 제1항에 있어서, 상기 초기 독출동작을 수행하는 단계는,
    하나의 어드레스에 대응하여 상기 n 개의 비트로 확장된 설정정보가 동시에 출력되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  4. 제3항에 있어서, 상기 패스/페일 여부를 결정하는 단계는,
    상기 확장된 n 개의 비트의 데이터 상태를 판별하여 상기 초기 독출동작의 패스/페일 여부를 결정하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  5. 제4항에 있어서, 상기 패스/페일 여부를 결정하는 단계는,
    소정의 정수값을 갖는 기준값이 설정되며, 상기 확장된 n 개의 비트 내에서 데이터 "1" 또는 데이터 "0"의 개수가 상기 기준값 이상인지를 판단하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  6. 제4항에 있어서, 상기 패스/페일 여부를 결정하는 단계는,
    상기 확장된 n 개의 비트 내에서 데이터 "1" 및 데이터 "0" 중 더 많은 수를 갖는 데이터 상태를 유효한 데이터로 판단하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  7. 제1항에 있어서,
    상기 설정정보의 각각의 비트를 n 개의 비트로 확장함에 있어서, 상기 n 개의 비트가 데이터 "0" 및 데이터 "1"의 조합으로 이루어지도록 코딩(coding) 방식을 적용하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  8. 제7항에 있어서, 상기 패스/페일 여부를 결정하는 단계는,
    상기 데이터 "0" 및 데이터 "1" 중 어느 하나의 데이터 상태를 반전시켜 상기 코딩에 대응하는 디코딩(decoding)을 수행하며, 상기 디코딩 수행된 n 개의 비트의 데이터 상태를 비교하여 상기 초기 독출동작의 패스/페일 여부를 결정하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  9. 제1항에 있어서,
    상기 초기 독출동작이 패스인 것으로 결정된 경우, 상기 확장된 n 개의 비트에 대응하여 1 비트의 유효한 데이터를 래치회로에 저장하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  10. 제1항에 있어서,
    상기 초기 독출동작이 페일인 것으로 결정된 경우, 상기 설정정보에 대한 재 독출동작이 수행되는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  11. 제10항에 있어서,
    소정의 정수값을 갖는 최대 루프값이 설정되며, 상기 초기 독출동작이 페일인 것으로 결정된 경우 상기 재 독출동작을 최대 루프값 이내에서 반복 수행하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  12. 동작환경 설정에 관련된 설정정보가 저장된 메모리 장치로 전원을 제공하는 단계;
    상기 설정정보가 저장된 메모리 셀 어레이에 대한 초기 독출동작을 수행하는 단계; 및
    상기 초기 독출동작에 의해 독출된 데이터의 상태를 판별함으로써 상기 초기 독출동작의 패스/페일 여부를 결정하는 단계를 구비하며,
    상기 설정정보는 적어도 하나의 비트를 포함하고, 상기 설정정보의 각각의 비트는 n 개(n은 2 이상의 정수)의 비트로 확장되며, 상기 확장된 n 개의 비트는 서로 다른 상태를 갖는 비트들의 조합으로 이루어지도록 코딩(coding) 방식을 적용하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  13. 제12항에 있어서, 상기 초기 독출동작을 수행하는 단계는,
    하나의 어드레스에 대응하여 상기 n 개의 비트로 확장된 설정정보가 동시에 출력되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  14. 제13항에 있어서, 상기 패스/페일 여부를 결정하는 단계는,
    상기 확장된 n 개의 비트의 데이터 상태를 판별하여 상기 초기 독출동작의 패스/페일 여부를 결정하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  15. 제14항에 있어서, 상기 패스/페일 여부를 결정하는 단계는,
    소정의 정수값을 갖는 기준값이 설정되며, 상기 확장된 n 개의 비트 내에서 데이터 "1" 또는 데이터 "0"의 개수가 상기 기준값 이상인지를 판단하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  16. 제14항에 있어서, 상기 패스/페일 여부를 결정하는 단계는,
    상기 확장된 n 개의 비트 내에서 데이터 "1" 및 데이터 "0" 중 더 많은 수를 갖는 데이터 상태를 유효한 데이터로 판단하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  17. 제12항에 있어서, 상기 패스/페일 여부를 결정하는 단계는,
    상기 확장된 n 개의 비트들 중 적어도 하나의 비트를 반전시켜 상기 코딩에 대응하는 디코딩(decoding)을 수행하며, 상기 디코딩 수행된 n 개의 비트의 데이터 상태를 판별하여 상기 초기 독출동작의 패스/페일 여부를 결정하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  18. 동작환경 설정에 관련된 설정정보가 저장되며, 하나의 어드레스에 대응하여 데이터가 출력되는 복수의 입출력 영역을 구비하는 메모리 셀 어레이;
    메모리 장치로 전원인가시 수행되는 초기 독출동작에 의해 독출된 데이터를 입력받으며, 상기 데이터의 상태를 판별하기 위한 데이터 판정부; 및
    상기 판별 결과에 따라 메모리 장치의 초기 독출동작 및 동작환경 설정 등을 제어하기 위한 제어로직을 구비하며,
    상기 설정정보는 적어도 하나의 비트를 포함하고, 상기 설정정보의 각각의 비트는 n 개(n은 2 이상의 정수)의 비트로 확장되며, 상기 확장된 n 개의 비트 각각은 상기 메모리 셀 어레이 상의 서로 다른 입출력 영역에 저장되는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제18항에 있어서,
    상기 메모리 셀 어레이는 하나의 어드레스에 대응하여 동시에 데이터가 출력되는 m 개(m은 n 이상의 정수)의 입출력 영역을 구비하며, 상기 확장된 n 개의 비트 각각은 m 개의 입출력 영역 중 n 개의 입출력 영역에 저장되는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제19항에 있어서, 상기 데이터 판별부는,
    상기 n 개의 비트로 확장된 데이터들을 입력받아 상기 데이터들의 상태를 판별하여 상기 초기 독출동작의 패스/페일 여부를 결정하는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제20항에 있어서, 상기 데이터 판별부는,
    소정의 정수값을 갖는 기준값이 설정되며, 상기 확장된 n 개의 비트 내에서 데이터 "1" 또는 데이터 "0"의 개수가 상기 기준값 이상인지를 판단하는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제20항에 있어서, 상기 데이터 판별부는,
    상기 확장된 n 개의 비트 내에서 데이터 "1" 및 데이터 "0" 중 더 많은 수를 갖는 데이터 상태를 유효한 데이터로 판단하는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제18항에 있어서, 상기 제어로직은,
    상기 초기 독출동작이 페일인 것으로 결정된 경우, 상기 설정정보에 대한 재 독출동작이 수행되도록 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제23항에 있어서, 상기 제어로직은,
    소정의 정수값을 갖는 최대 루프값이 설정되며, 상기 초기 독출동작이 페일인 것으로 결정된 경우 상기 재 독출동작을 최대 루프값 이내에서 반복 수행하도록 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  25. 동작환경 설정에 관련된 설정정보의 각각의 비트가 n 개(n은 2 이상의 정수)의 비트로 확장되어 저장되는 메모리 셀 어레이;
    메모리 장치로 전원인가시 수행되는 초기 독출동작에 의해 독출된 데이터를 입력받으며, 상기 데이터의 상태를 판별하기 위한 데이터 판별부; 및
    상기 판별 결과에 따라 메모리 장치의 초기 독출동작 및 동작환경 설정 등을 제어하기 위한 제어로직을 구비하며,
    상기 설정정보의 각각의 비트는, 서로 다른 상태를 갖는 비트들의 조합으로 이루어지는 n 개의 비트로 코딩(coding)되는 것을 특징으로 하는 플래시 메모리 장치.
  26. 제25항에 있어서,
    제1 상태를 갖는 상기 설정정보의 데이터 비트는, 제1 상태를 갖는 a 개의 데이터 비트들과 제2 상태를 갖는 b 개의 데이터 비트들(a,b는 각각 정수, n=a+b)로 확장되는 것을 특징으로 하는 플래시 메모리 장치.
  27. 제26항에 있어서, 상기 데이터 판별부는,
    상기 확장된 n 개의 비트들을 입력받아 이에 대해 디코딩(decoding) 동작을 수행하는 디코딩부; 및
    상기 디코딩된 n 개의 비트의 데이터 상태를 판별하여 상기 초기 독출동작의 패스/페일 여부를 결정하기 위한 논리 연산부를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  28. 제27항에 있어서, 상기 디코딩부는,
    상기 제2 상태를 갖는 데이터 비트들의 상태를 반전시키기 위한 적어도 하나의 인버터를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  29. 제25항에 있어서,
    상기 메모리 셀 어레이는 하나의 어드레스에 대응하여 동시에 데이터가 출력되는 복수의 입출력 영역을 구비하며, 상기 확장된 n 개의 비트 각각은 상기 메모리 셀 어레이 상의 서로 다른 입출력 영역에 저장되는 것을 특징으로 하는 플래시 메모리 장치.
  30. 제29항에 있어서,
    상기 메모리 셀 어레이는 m 개(m은 n 이상의 정수)의 입출력 영역을 구비하며, 상기 확장된 n 개의 비트 각각은 m 개의 입출력 영역 중 n 개의 입출력 영역에 저장되는 것을 특징으로 하는 플래시 메모리 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8995206B2 (en) * 2011-07-14 2015-03-31 Technion Research And Development Foundation Ltd. Device, method and computer readable program for accessing memory cells using shortened read attempts
KR101917192B1 (ko) 2012-03-12 2018-11-12 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법
KR20210014896A (ko) 2019-07-31 2021-02-10 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 초기화 제어 방법
US11056200B2 (en) 2019-07-31 2021-07-06 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of controlling initialization of the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980075525A (ko) * 1997-03-31 1998-11-16 배순훈 브이씨알의 슈퍼 임포우즈 자동 전환 장치
US6040997A (en) 1998-03-25 2000-03-21 Lexar Media, Inc. Flash memory leveling architecture having no external latch
JP2006048783A (ja) 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリおよびメモリカード

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6615302B1 (en) * 1999-09-15 2003-09-02 Koninklijke Philips Electronics N.V. Use of buffer-size mask in conjunction with address pointer to detect buffer-full and buffer-rollover conditions in a CAN device that employs reconfigurable message buffers
EP1402365A1 (en) 2001-06-21 2004-03-31 Koninklijke Philips Electronics N.V. Method and circuit arrangement for memory error processing
JP4173297B2 (ja) * 2001-09-13 2008-10-29 株式会社ルネサステクノロジ メモリカード
JP4138521B2 (ja) 2003-02-13 2008-08-27 富士通株式会社 半導体装置
US7102950B2 (en) 2004-08-02 2006-09-05 Atmel Corporation Fuse data storage system using core memory
JP2006048777A (ja) * 2004-08-02 2006-02-16 Toshiba Corp Ｎａｎｄフラッシュメモリおよびデータ書き込み方法
US7373573B2 (en) 2005-06-06 2008-05-13 International Business Machines Corporation Apparatus and method for using a single bank of eFuses to successively store testing data from multiple stages of testing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980075525A (ko) * 1997-03-31 1998-11-16 배순훈 브이씨알의 슈퍼 임포우즈 자동 전환 장치
US6040997A (en) 1998-03-25 2000-03-21 Lexar Media, Inc. Flash memory leveling architecture having no external latch
JP2006048783A (ja) 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリおよびメモリカード

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