KR100844143B1 - Method for fabricating for three dimensional structured micro-electrode array - Google Patents

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KR100844143B1
KR100844143B1 KR1020070042502A KR20070042502A KR100844143B1 KR 100844143 B1 KR100844143 B1 KR 100844143B1 KR 1020070042502 A KR1020070042502 A KR 1020070042502A KR 20070042502 A KR20070042502 A KR 20070042502A KR 100844143 B1 KR100844143 B1 KR 100844143B1
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조동일
구교인
박선길
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재단법인서울대학교산학협력재단
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Abstract

A method for fabricating a micro-electrode array having a three-dimensional structure is provided to minimize an influence to a peripheral biological tissue by forming a flexible substrate with a first and second polymer material layers. A three-dimensional structure is formed by etching and removing a part of a process supporting substrate. A first and second conductive layers are formed on the process supporting substrate. A micro-electrode including a first and second micro-electrodes(102a,103a) is formed by planarizing a first and second conductive layers. A first polymer material layer(104) is formed on the process supporting substrate including the micro-electrode. The first polymer material layer is selectively patterned to expose a surface of the micro-electrode. A micro-metal line(105) is formed by forming and patterning a third conductive layer on the first polymer material layer. A pad(105a) is formed by forming and patterning a second polymer material(106) on the process supporting substrate. The process supporting substrate is etched and removed.

Description

3차원 구조의 미세 전극 어레이 제조방법{Method for fabricating for three dimensional structured micro-electrode array}Method for fabricating three-dimensional structure microelectrode array {Method for fabricating for three dimensional structured micro-electrode array}

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 3차원 구조의 미세 전극 어레이 제조방법을 설명하기 위한 공정 순서도. 1A to 1F are process flowcharts illustrating a method of manufacturing a fine electrode array having a three-dimensional structure according to an embodiment of the present invention.

도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따라 식각, 제거된 프리즘 구조, 피라미드 구조를 나타낸 사시도. 2A and 2B are perspective views each showing an etched, removed prism structure, pyramid structure according to one embodiment of the present invention.

도 3a 및 도 3b 각각 본 발명의 일 실시예에 따라 제작된 프리즘 구조의 미세 전극, 피라미드 구조의 미세 전극을 나타낸 사진. Figure 3a and Figure 3b is a photo showing the microelectrode of the prism structure, the fine electrode of the pyramid structure produced in accordance with an embodiment of the present invention, respectively.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

101 : 공정 지지 기판 102a : 제 1 미세 전극101: process support substrate 102a: first fine electrode

103a : 제 2 미세 전극 104 : 제 1 고분자 물질층103a: second fine electrode 104: first polymer material layer

105 : 미세 금속선 105a : 패드105: fine metal wire 105a: pad

106 : 제 2 고분자 물질층106: second polymer material layer

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본 발명은 3차원 구조의 미세 전극 어레이 제조방법에 관한 것으로서, 보다 상세하게는 미세 전극을 3차원 구조로 구현하여 접촉 가능 면적을 증대시킴으로써 접촉 대상과의 안정적인 접촉을 담보하고, 생체 내의 이식시 생체 조직에의 물리적 영향을 최소화할 수 있는 3차원 구조의 미세 전극 어레이 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a microelectrode array having a three-dimensional structure, and more particularly, by implementing the microelectrode in a three-dimensional structure to increase the contactable area to ensure stable contact with the contact object, and to implant the living body in vivo The present invention relates to a three-dimensional microelectrode array manufacturing method capable of minimizing physical influence on tissues.

신경망(neutral network)에 관한 최근의 연구는, 손상된 신경에 전달되는 신호를 해석하고 해석된 신호에 대응되는 정상적인 신호를 주변의 정상 신경에 전달하는 신경 보철 장치를 개발하는 수준에 이르렀다. 가장 앞서있는 분야로 인공 와우가 있으며 인공 시각 장치, 인공 후각 장치, 생각으로 움직이는 의수와 의족에 관한 연구도 진행되고 있다. Recent research on neural networks has led to the development of neural prosthetic devices that interpret signals transmitted to damaged nerves and deliver normal signals corresponding to the interpreted signals to surrounding normal nerves. Cochlear implants are the foremost field, and research on artificial visual devices, olfactory devices, and prosthetic and prosthetic limbs is also underway.

한편, 신경망 연구에는 신경에 직접 접촉하여 신경 신호를 기록함과 함께 의도하는 신호를 신경에 전달하는 역할을 하는 전극이 필수적으로 요구된다. 최근, 마이크로머시닝(Micro-machining) 기술이 발달함에 따라, 기존의 신경 신호 연구에 이용되던 상용 전극들은 미세 전극(Micro-electrode)으로 대체되고 있다. On the other hand, neural network research requires an electrode that directly contacts the nerve, records the nerve signal, and delivers the intended signal to the nerve. Recently, with the development of micro-machining technology, commercial electrodes used for research of neural signals have been replaced by micro-electrodes.

마이크로머시닝 기술로 제작된 종래의 미세 전극들을 살펴보면, 통상 미세 전극의 구조가 2차원 평면 구조이고 미세 전극이 절연막의 홀 내에 함몰된 형태를 갖는다. 이와 같이 미세 전극이 절연막의 홀 내에 함몰된 형태로 구비되고 해당 미세 전극이 2차원 평면 구조를 갖음에 따라, 접촉 가능 면적이 작게 되어 신경 등의 접촉 대상과의 접촉시 접촉 불량이 야기되는 문제점이 있다. Looking at the conventional microelectrodes fabricated by micromachining techniques, the microelectrode structure is generally a two-dimensional planar structure and the microelectrode is recessed in the hole of the insulating film. As the fine electrode is provided in a recessed shape in the hole of the insulating film and the fine electrode has a two-dimensional planar structure, the contactable area becomes small, which causes a problem of contact failure when contacting a contact object such as a nerve. have.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 미세 전극을 3차원 구조로 구현하여 접촉 가능 면적을 증대시킴으로써 접촉 대상과의 안정적인 접촉을 담보하고, 생체 내의 이식시 생체 조직에의 물리적 영향을 최소화할 수 있는 3차원 구조의 미세 전극 어레이 제조방법을 제공하는데 그 목적이 있다. The present invention has been made to solve the above problems, by implementing a micro-electrode in a three-dimensional structure to increase the contactable area to ensure stable contact with the contact object, physical impact on the living tissue during implantation in vivo It is an object of the present invention to provide a method of manufacturing a fine electrode array having a three-dimensional structure that can minimize the number.

상기의 목적을 달성하기 위한 본 발명에 따른 3차원 구조의 미세 전극 어레이 제조방법은 공정 지지 기판을 준비하는 단계와, 상기 공정 지지 기판의 일 부분을 3차원 구조의 형태로 식각, 제거하는 단계와, 상기 공정 지지 기판 전면 상에 제 1 도전층, 제 2 도전층을 순차적으로 적층하는 단계와, 상기 공정 지지 기판의 표면이 드러나도록 상기 제 1 및 제 2 도전층을 평탄화하여 제 1 및 제 2 미세 전극으로 구성되는 미세 전극을 형성하는 단계와, 상기 미세 전극을 포함한 공정 지지 기판 전면 상에 제 1 고분자 물질층을 적층하고 상기 미세 전극의 표면이 드러 나도록 상기 제 1 고분자 물질층을 선택적으로 패터닝하는 단계와, 상기 제 1 고분자 물질층 상에 제 3 도전층을 적층하고 선택적으로 패터닝하여 미세 금속선을 형성하는 단계와, 상기 미세 금속선을 포함한 상기 공정 지지 기판 전면 상에 제 2 고분자 물질층을 적층한 다음, 상기 미세 금속선의 일 표면이 드러나도록 상기 제 2 고분자 물질층을 패터닝하여 패드를 형성하는 단계 및 상기 공정 지지 기판을 식각, 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다. In accordance with an aspect of the present invention, there is provided a method of manufacturing a fine electrode array having a three-dimensional structure, comprising: preparing a process supporting substrate, etching and removing a portion of the process supporting substrate in the form of a three-dimensional structure; And sequentially stacking a first conductive layer and a second conductive layer on the entire surface of the process supporting substrate, and planarizing the first and second conductive layers so that the surface of the process supporting substrate is exposed. Forming a microelectrode comprising a microelectrode, and stacking a first polymer material layer on the front surface of the process supporting substrate including the microelectrode and selectively patterning the first polymer material layer to expose the surface of the microelectrode. Forming a fine metal wire by laminating and selectively patterning a third conductive layer on the first polymer material layer; Stacking a second polymer material layer on an entire surface of the process support substrate, including patterning the second polymer material layer to expose one surface of the fine metal wire, and etching the process support substrate; It characterized in that it comprises a step of removing.

또한, 상기 제 1 및 제 2 도전층은 동일한 물질 또는 서로 다른 물질로 구성할 수 있으며 일 실시예로, 금, 백금, 니켈, 알루미늄, 구리, 이리듐, 이리듐 옥사이드, ITO(Indium Tin Oxide), 폴리피롤(Poly pyrrole), 불순물이 고농도로 도핑된 다결정 실리콘 중 어느 하나를 이용한다. In addition, the first and second conductive layers may be made of the same material or different materials. In one embodiment, gold, platinum, nickel, aluminum, copper, iridium, iridium oxide, indium tin oxide (ITO), and polypyrrole (Poly pyrrole), any one of polycrystalline silicon doped with a high concentration of impurities is used.

한편, 상기 공정 지지 기판의 식각, 제거된 형태는 피라미드구조, 프리즘 구조, 사면체구조, 오면체구조, 다면체구조, 사각기둥구조, 오각기둥구조, 육각기둥구조, 다각기둥구조, 원기둥구조 또는 원뿔구조이다. On the other hand, the process supporting substrate etched, removed form is pyramid structure, prism structure, tetrahedral structure, pentagonal structure, polyhedron structure, square pillar structure, pentagonal pillar structure, hexagonal pillar structure, polygonal pillar structure, cylinder structure or conical structure .

상기 제 1 및 제 2 고분자 물질층은 동일한 물질 또는 서로 다른 물질로 구성될 수 있으며, 상기 제 1 및 제 2 고분자 물질층은 PDMS(Poly dimethyl siloxane), 폴리 카보네이트(Poly carbonate), PMMA(Poly methyl methacrylate), COC(Cyclo olefin copolymer), 폴리이미드(Polyimide), 파릴린(Parylene) 중 어느 하나로 구성되거나 이들의 조합으로 이루어진다. The first and second polymer material layers may be made of the same material or different materials, and the first and second polymer material layers may be poly dimethyl siloxane (PDMS), poly carbonate (Poly carbonate), or poly methyl (PMMA). It is composed of any one of methacrylate), cyclo olefin copolymer (COC), polyimide (Polyimide), parylene (Parylene) or a combination thereof.

본 발명의 특징에 따르면, 제 1 및 제 2 고분자 물질층을 이용하여 플렉서블 기판을 구성함에 따라 생체 내에 이식되는 경우에도 주변 생체 조직에 끼치는 영향 을 최소화할 수 있으며, 기판 상에 돌출된 형태로 3차원 구조의 미세 전극이 구비됨에 따라, 신경 등의 접촉 대상에 근접 접촉이 가능하게 되며 궁극적으로 정확한 신호 전달이 가능하게 된다. According to a feature of the present invention, by forming a flexible substrate using the first and second polymer material layers, even when implanted in a living body, the influence on surrounding biological tissues can be minimized. As the fine electrode of the dimensional structure is provided, close contact is possible to a contact object such as a nerve, and ultimately accurate signal transmission is possible.

이하, 도면을 참조하여 본 발명의 일 실시예에 따른 3차원 구조의 미세 전극 어레이 제조방법을 상세히 설명하기로 한다. 도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 3차원 구조의 미세 전극 어레이 제조방법을 설명하기 위한 공정 순서도이다. Hereinafter, a method of manufacturing a fine electrode array having a three-dimensional structure according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. 1A to 1F are flowcharts illustrating a method of manufacturing a fine electrode array having a three-dimensional structure according to an embodiment of the present invention.

먼저, 도 1a에 도시한 바와 같이 공정 지지 기판(101)을 준비한다. 상기 공정 지지 기판(101)은 본 발명에 따른 3차원 구조의 미세 전극 어레이를 제조하기 위한 일련의 공정이 진행되는 공간을 제공하는 역할을 하며, 일 실시예로 실리콘 기판을 사용할 수 있다. 이어, 반응성 이온 식각(RIE, Reactive Ion Etching)과 같은 건식 식각 또는 습식 식각을 이용하여 상기 공정 지지 기판(101)의 소정 부위를 식각하여 제거한다. 이 때, 식각, 제거된 부위의 형상은 3차원 구조의 형상을 띠며 세부적으로, 피라미드구조, 사면체구조, 오면체구조, 다면체구조, 사각기둥구조, 오각기둥구조, 육각기둥구조, 다각기둥구조, 원기둥구조 또는 원뿔구조 등으로 이루어질 수 있다. 도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따라 식각, 제거된 프리즘 구조, 피라미드 구조를 나타낸 사시도이다. First, as shown in FIG. 1A, the process supporting substrate 101 is prepared. The process supporting substrate 101 serves to provide a space in which a series of processes for manufacturing a fine electrode array having a three-dimensional structure according to the present invention is performed. In one embodiment, a silicon substrate may be used. Subsequently, a predetermined portion of the process supporting substrate 101 is etched and removed by using dry etching or wet etching, such as reactive ion etching (RIE). At this time, the shape of the etched or removed portion has the shape of three-dimensional structure, and in detail, pyramid structure, tetrahedron structure, pentagonal structure, polyhedron structure, square pillar structure, pentagonal pillar structure, hexagonal pillar structure, polygonal pillar structure, cylinder It may be made of a structure or a cone structure. 2A and 2B are perspective views showing an etched, removed prism structure, and pyramid structure, respectively, according to an embodiment of the present invention.

다음으로, 상기 공정 지지 기판(101)의 소정 부위가 식각된 상태에서 제 1 도전층(102)과 제 2 도전층(103)을 순차적으로 형성하는 공정을 진행한다. 상기 제 1 도전층(102)은 생체와 접촉하여 신경 신호를 기록하거나 전달하는 역할을 하며, 상기 제 2 도전층(103)은 3차원 구조의 미세 전극의 실질적인 형태를 제공하는 역할을 한다. Next, a process of sequentially forming the first conductive layer 102 and the second conductive layer 103 in a state where a predetermined portion of the process supporting substrate 101 is etched is performed. The first conductive layer 102 serves to record or transmit a neural signal in contact with a living body, and the second conductive layer 103 serves to provide a substantial form of a three-dimensional microelectrode.

구체적으로, 상기 제 1 도전층(102)을 상기 공정 지지 기판(101)의 전면 상에 적층한다. 상기 제 1 도전층(102)은 본 발명에 따라 제조되는 3차원 미세 전극 어레이에 있어서 생체와 접촉하는 미세 전극 역할을 수행한다. 상기 제 1 도전층(102)은 생체적합성, 단위 면적당 전환 전하량, 공정의 용이성 등을 고려하여 구성물질을 선택하여야 하며 일 예로, 금, 백금, 니켈, 알루미늄, 구리, 이리듐, 이리듐 옥사이드, ITO(Indium Tin Oxide)와 같은 금속 또는 금속 화합물, 폴리피롤(Poly pyrrole)과 같은 전도성 폴리머, 불순물이 고농도로 도핑된 다결정 실리콘 중 어느 하나가 이용될 수 있다. Specifically, the first conductive layer 102 is laminated on the entire surface of the process supporting substrate 101. The first conductive layer 102 serves as a microelectrode in contact with a living body in the three-dimensional microelectrode array manufactured according to the present invention. The first conductive layer 102 should be selected in consideration of biocompatibility, amount of conversion charge per unit area, ease of processing, and the like. For example, gold, platinum, nickel, aluminum, copper, iridium, iridium oxide, and ITO ( Any one of a metal or metal compound such as Indium Tin Oxide, a conductive polymer such as polypyrrole, and polycrystalline silicon doped with a high concentration of impurities may be used.

상기 제 1 도전층(102)이 공정 지지 기판(101) 상에 도금된 상태에서, 상기 제 1 도전층(102) 상에 제 2 도전층(103)을 적층한다. 상기 제 2 도전층(103)의 적층시 상기 공정 지지 기판(101)의 식각 부위를 모두 채우도록 적층한다. 상기 제 2 도전층(103)은 본 발명에 따라 제조되는 3차원 미세 전극 어레이에 있어서 미세 전극의 형태 역할을 수행한다. 여기서, 상기 제 2 도전층(103)의 구성물질은 기계적 강도, 전기 전도도, 공정의 용이성 등이 고려되어야 하며, 상기 제 1 도전층(102)과 동일한 물질이거나 서로 다른 물질로 구성될 수 있다. 즉, 상기 제 1 도전층(102)과 마찬가지로 금, 백금, 니켈, 알루미늄, 구리, 이리듐, 이리듐 옥사이드, ITO(Indium Tin Oxide)와 같은 금속 또는 금속 화합물, 폴리피롤(Poly pyrrole)과 같은 전도성 폴리머, 불순물이 고농도로 도핑된 다결정 실리콘 중 어느 하나가 이용될 수 있다. In the state in which the first conductive layer 102 is plated on the process support substrate 101, the second conductive layer 103 is stacked on the first conductive layer 102. When the second conductive layer 103 is stacked, the second conductive layer 103 is stacked to fill all of the etching portions of the process supporting substrate 101. The second conductive layer 103 serves as a form of fine electrode in the three-dimensional fine electrode array manufactured according to the present invention. Here, the material of the second conductive layer 103 should be considered in terms of mechanical strength, electrical conductivity, ease of processing, etc., and may be made of the same material or different materials from the first conductive layer 102. That is, like the first conductive layer 102, a metal or a metal compound such as gold, platinum, nickel, aluminum, copper, iridium, iridium oxide, indium tin oxide (ITO), a conductive polymer such as poly pyrrole, Any one of polycrystalline silicon doped with a high concentration of impurities may be used.

상기 제 1 도전층(102)과 제 2 도전층(103)의 구체적인 적층 실시예로 도금(electroplating) 공정을 이용할 수 있다. 도금 공정을 이용하는 경우, 제 1 도전층(102)이 상기 공정 지지 기판(101) 전면 상에 증착(deposition)되어 시드층(seed layer)의 역할을 하며, 제 2 도전층(103)은 시드층인 상기 제 1 도전층(102) 상에 도금(electroplating)되어 적층된다.An electroplating process may be used as a specific lamination example of the first conductive layer 102 and the second conductive layer 103. When using a plating process, a first conductive layer 102 is deposited on the entire surface of the process supporting substrate 101 to serve as a seed layer, and the second conductive layer 103 is a seed layer. Is deposited on the first conductive layer 102 to be electroplated.

상기 제 1 및 제 2 도전층(102)(103)이 순차적으로 적층된 상태에서, 도 1b에 도시한 바와 같이 CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 공정 지지 기판(101)의 표면이 드러나도록 상기 제 1 및 제 2 도전층(102)(103)을 평탄화한다. 이에 따라, 상기 기판의 식각 부위에만 제 1 및 제 2 도전층(102)(103)이 잔존하게 되며, 잔존하는 제 1 도전층(102), 제 2 도전층(103)은 각각 제 1 미세 전극(102a), 제 2 미세 전극(103a)으로 명명되고 상기 제 1 및 제 2 미세 전극(102a)(103a)으로 구성되는 3차원 구조의 미세 전극(110)이 완성된다. In a state where the first and second conductive layers 102 and 103 are sequentially stacked, the surface of the process supporting substrate 101 is exposed by using a chemical mechanical polishing (CMP) process as shown in FIG. 1B. The first and second conductive layers 102 and 103 are planarized to be flat. As a result, the first and second conductive layers 102 and 103 remain only at the etching portion of the substrate, and the first and second conductive layers 102 and 103 remaining in the substrate respectively have a first fine electrode. A fine electrode 110 having a three-dimensional structure, referred to as 102a and a second fine electrode 103a and composed of the first and second fine electrodes 102a and 103a, is completed.

상기 3차원 구조의 미세 전극(110)이 완성된 상태에서, 도 1c에 도시한 바와 같이 상기 미세 전극(110)을 포함한 공정 지지 기판(101) 전면 상에 제 1 고분자 물질층(104)을 적층한다. 상기 제 1 고분자 물질층(104)은 PDMS(Poly dimethyl siloxane), 폴리 카보네이트(Poly carbonate), PMMA(Poly methyl methacrylate), COC(Cyclo olefin copolymer), 폴리이미드(Polyimide), 파릴린(Parylene) 중 어느 하나로 구성되거나 이들의 조합으로 이루어질 수 있다. 그런 다음, 포토리소그래피 및 식각 공정을 이용하여 상기 미세 전극(110)의 표면이 드러나도록 상기 제 1 고분자 물질층(104)을 선택적으로 패터닝한다. In the state where the fine electrode 110 having the three-dimensional structure is completed, as shown in FIG. 1C, the first polymer material layer 104 is stacked on the entire surface of the process supporting substrate 101 including the fine electrode 110. do. The first polymer material layer 104 is selected from poly dimethyl siloxane (PDMS), poly carbonate (poly carbonate), poly methyl methacrylate (PMMA), cyclo olefin copolymer (COC), polyimide, and parylene. It may be composed of any one or a combination thereof. Thereafter, the first polymer material layer 104 is selectively patterned to expose the surface of the microelectrode 110 using photolithography and etching processes.

이어, 도 1d에 도시한 바와 같이 상기 제 1 고분자 물질층(104)을 포함한 공정 지지 기판(101) 전면 상에 제 3 도전층을 적층한 후, 해당 제 3 도전층을 선택적으로 패터닝하여 미세 금속선(105)을 형성한다. 여기서, 상기 제 3 도전층은 크롬, 구리, 금, 알루미늄, 백금, 니켈 등의 금속 재질로 구성될 수 있다. Subsequently, as shown in FIG. 1D, after stacking a third conductive layer on the entire surface of the process supporting substrate 101 including the first polymer material layer 104, the third conductive layer is selectively patterned to form a fine metal wire. Form 105. Here, the third conductive layer may be made of a metal material such as chromium, copper, gold, aluminum, platinum, nickel.

그런 다음, 도 1e에 도시한 바와 같이 상기 미세 금속선(105)을 포함한 기판 전면 상에 제 2 고분자 물질층(106)을 적층하고 해당 제 2 고분자 물질층(106)을 선택적으로 패터닝하여 상기 미세 금속선(105)의 소정 부위가 노출되도록 한다. 이 때, 노출되는 미세 금속선(105)의 표면은 외부와의 전기적 연결을 수행하는 패드(105a)로 정의된다. 또한, 상기 제 2 고분자 물질층(106)은 상기 제 1 고분자 물질층(104)과 동일한 물질 또는 서로 다른 물질로 구성할 수 있으며, 상기 제 1 고분자 물질층(104)과 마찬가지로 PDMS(Poly dimethyl siloxane), 폴리 카보네이트(Poly carbonate), PMMA(Poly methyl methacrylate), COC(Cyclo olefin copolymer), 폴리이미드(Polyimide), 파릴린(Parylene) 중 어느 하나로 구성되거나 이들의 조합으로 이루어질 수 있다.Next, as shown in FIG. 1E, the second polymer material layer 106 is stacked on the entire surface of the substrate including the fine metal wire 105, and the second polymer material layer 106 is selectively patterned to form the fine metal wire. The predetermined portion of 105 is exposed. In this case, the exposed surface of the fine metal wire 105 is defined as a pad 105a that performs electrical connection with the outside. In addition, the second polymer material layer 106 may be made of the same material or different materials as the first polymer material layer 104, and like the first polymer material layer 104, poly dimethyl siloxane ), Poly carbonate (Poly carbonate), poly methyl methacrylate (PMMA), cyclo olefin copolymer (COC), polyimide (Polyimide), parylene (Parylene) may be composed of any one or a combination thereof.

이와 같은 상태에서 최종적으로 도 1f에 도시한 바와 같이 상기 공정 지지 기판(101)을 건식 또는 습식 식각을 통해 제거하면 본 발명에 따른 3차원 구조의 미세 전극 어레이 제조방법은 완료되며, 결과물로서 도 1f에 도시한 바와 같은 3차원 구조의 미세 전극 어레이가 제공된다. 도 1f에 도시된 3차원 구조의 미세 전극 어레이를 살펴보면 상기 제 1 및 제 2 고분자 물질층(104)(106)으로 이루어지는 플렉서블 기판(120), 상기 플렉서블 기판(120) 상에 구비되는 제 1 및 제 2 미세 전극(102a)(103a)으로 구성되는 3차원 구조의 미세 전극, 상기 플렉서블 기판(120)의 내측에 구비되는 미세 금속선(105)으로 구성됨을 알 수 있다. 참고로, 도 3a 및 도 3b 각각 본 발명의 일 실시예에 따라 제작된 프리즘 구조의 미세 전극, 피라미드 구조의 미세 전극을 나타낸 사진이다. In this state, finally, as shown in FIG. 1F, when the process support substrate 101 is removed through dry or wet etching, the method for manufacturing a fine electrode array having a three-dimensional structure according to the present invention is completed, and as a result, FIG. 1F. There is provided a fine electrode array having a three-dimensional structure as shown in FIG. Referring to the microelectrode array having a three-dimensional structure shown in FIG. 1F, the flexible substrate 120 including the first and second polymer material layers 104 and 106, and the first and second substrates disposed on the flexible substrate 120 are provided. It can be seen that the fine electrode having a three-dimensional structure including the second fine electrodes 102a and 103a and the fine metal line 105 provided inside the flexible substrate 120. For reference, FIGS. 3A and 3B are photographs showing micro electrodes of a prism structure and pyramidal structures, respectively, manufactured according to an embodiment of the present invention.

본 발명에 따른 3차원 구조의 미세 전극 어레이 제조방법은 다음과 같은 효과가 있다. The method of manufacturing a three-dimensional fine electrode array according to the present invention has the following effects.

제 1 및 제 2 고분자 물질층을 이용하여 플렉서블 기판을 구성함에 따라 생체 내에 이식되는 경우에도 주변 생체 조직에 끼치는 영향을 최소화할 수 있으며, 기판 상에 돌출된 형태로 3차원 구조의 미세 전극이 구비됨에 따라, 신경 등의 접촉 대상에 근접 접촉이 가능하게 되며 궁극적으로 정확한 신호 전달이 가능하게 된다. By configuring the flexible substrate using the first and second polymer material layers, even when implanted in a living body, the influence on the surrounding biological tissues can be minimized, and the microelectrode having a three-dimensional structure is provided to protrude on the substrate. As a result, close contact with a contact object such as a nerve becomes possible and ultimately accurate signal transmission is possible.

Claims (7)

공정 지지 기판을 준비하는 단계;Preparing a process support substrate; 상기 공정 지지 기판의 일 부분을 3차원 구조의 형태로 식각, 제거하는 단계;Etching and removing a portion of the process support substrate in the form of a three-dimensional structure; 상기 공정 지지 기판 전면 상에 제 1 도전층, 제 2 도전층을 순차적으로 적층하는 단계;Sequentially stacking a first conductive layer and a second conductive layer on the entire surface of the process supporting substrate; 상기 공정 지지 기판의 표면이 드러나도록 상기 제 1 및 제 2 도전층을 평탄화하여 제 1 및 제 2 미세 전극으로 구성되는 미세 전극을 형성하는 단계;Planarizing the first and second conductive layers to expose the surface of the process supporting substrate to form a fine electrode composed of the first and second fine electrodes; 상기 미세 전극을 포함한 공정 지지 기판 전면 상에 제 1 고분자 물질층을 적층하고 상기 미세 전극의 표면이 드러나도록 상기 제 1 고분자 물질층을 선택적으로 패터닝하는 단계;Stacking the first polymer material layer on the front surface of the process supporting substrate including the microelectrode and selectively patterning the first polymer material layer to expose the surface of the microelectrode; 상기 제 1 고분자 물질층 상에 제 3 도전층을 적층하고 선택적으로 패터닝하여 미세 금속선을 형성하는 단계;Stacking and selectively patterning a third conductive layer on the first polymer material layer to form a fine metal wire; 상기 미세 금속선을 포함한 상기 공정 지지 기판 전면 상에 제 2 고분자 물질층을 적층한 다음, 상기 미세 금속선의 일 표면이 드러나도록 상기 제 2 고분자 물질층을 패터닝하여 패드를 형성하는 단계; 및Stacking a second polymer material layer on an entire surface of the process supporting substrate including the fine metal wires, and then patterning the second polymer material layer to expose one surface of the fine metal wires to form a pad; And 상기 공정 지지 기판을 식각, 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 3차원 미세 전극 어레이 제조방법. 3. The method of claim 3, further comprising etching and removing the process supporting substrate. 제 1 항에 있어서, 상기 제 1 및 제 2 도전층은 동일한 물질이거나 서로 다른 재질인 것을 특징으로 하는 3차원 구조의 미세 전극 어레이 제조방법.The method of claim 1, wherein the first and second conductive layers are made of the same material or different materials. 제 1 항에 있어서, 상기 제 1 및 제 2 도전층은 금, 백금, 니켈, 알루미늄, 구리, 이리듐, 이리듐 옥사이드, ITO(Indium Tin Oxide), 폴리피롤(Poly pyrrole), 불순물이 고농도로 도핑된 다결정 실리콘 중 어느 하나를 이용하는 것을 특징으로 하는 3차원 구조의 미세 전극 어레이 제조방법.The method of claim 1, wherein the first and second conductive layers are gold, platinum, nickel, aluminum, copper, iridium, iridium oxide, indium tin oxide (ITO), poly pyrrole, polycrystalline doped with a high concentration of impurities. Method for producing a fine electrode array of a three-dimensional structure characterized in that using any one of silicon. 제 1 항에 있어서, 상기 공정 지지 기판의 식각, 제거된 형태는 피라미드구조, 프리즘 구조, 사면체구조, 오면체구조, 다면체구조, 사각기둥구조, 오각기둥구조, 육각기둥구조, 다각기둥구조, 원기둥구조 또는 원뿔구조인 것을 특징으로 하는 3차원 구조의 미세 전극 어레이 제조방법. The method of claim 1, wherein the process supporting substrate is etched, removed form pyramid structure, prism structure, tetrahedral structure, pentagonal structure, polyhedral structure, rectangular pillar structure, pentagonal pillar structure, hexagonal pillar structure, polygonal pillar structure, cylindrical structure Or a three-dimensional structure of the fine electrode array, characterized in that the conical structure. 제 1 항에 있어서, 상기 제 1 및 제 2 고분자 물질층은 동일한 물질로 구성되거나 서로 다른 물질로 구성되는 것을 특징으로 하는 3차원 구조의 미세 전극 어레이 제조방법. The method of claim 1, wherein the first and second polymer material layers are made of the same material or different materials. 제 1 항에 있어서, 상기 제 1 및 제 2 고분자 물질층은 PDMS(Poly dimethyl siloxane), 폴리 카보네이트(Poly carbonate), PMMA(Poly methyl methacrylate), COC(Cyclo olefin copolymer), 폴리이미드(Polyimide), 파릴린(Parylene) 중 어느 하나로 구성되거나 이들의 조합으로 이루어지는 것을 특징으로 하는 3차원 구조의 미세 전극 어레이 제조방법.The method of claim 1, wherein the first and second polymer material layers are poly dimethyl siloxane (PDMS), poly carbonate (Poly carbonate), poly methyl methacrylate (PMMA), cyclo olefin copolymer (COC), polyimide (Polyimide), A method of manufacturing a fine electrode array having a three-dimensional structure, characterized in that composed of any one of parylene (Parylene) or a combination thereof. 제 1 항에 있어서, The method of claim 1, 상기 제 1 및 제 2 도전층은 도금 공정을 이용하며, 상기 도금 공정은, The first and second conductive layers use a plating process, the plating process, 상기 공정 지지 기판 전면 상에 제 1 도전층을 시드층으로 적층하는 과정과,Stacking a first conductive layer as a seed layer on the entire surface of the process supporting substrate; 상기 제 1 도전층 상에 상기 제 2 도전층을 도금하여 적층하는 과정으로 구성되는 것을 특징으로 하는 3차원 구조의 미세 전극 어레이 제조방법. The method of manufacturing a fine electrode array having a three-dimensional structure characterized in that it consists of plating and laminating the second conductive layer on the first conductive layer.
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