KR100840782B1 - Siloxane polymer composition and method of manufacturing a capacitor using the same - Google Patents

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Abstract

A polysiloxane composition, and a method for preparing a capacitor for a semiconductor device by using the composition are provided to simplify the manufacturing process of semiconductor device pattern and capacitor and to maximize the process efficiency. A polysiloxane composition represented by the formula 1 comprises 2-7 wt% of a polysiloxane which is formed by the crosslinking of a silicon compound represented by the formula 2; and 93-98 wt% of an alcohol-based solvent which can dissolve the polysiloxane, wherein R is a C1-C5 alkyl group; and n is a positive integer to make the number average molecular weight of the polysiloxane be 5,000-8.000. Preferably the alcohol-based solvent comprises at least one selected from the group consisting of methanol, ethanol, n-butanol, propanol, isopropyl alcohol, 1-methoxy-2-propanol, propylene glycol monomethyl ether, isobutyl alcohol, and t-butyl alcohol.

Description

실록산 폴리머 조성물 및 이를 이용한 커패시터 제조 방법{SILOXANE POLYMER COMPOSITION AND METHOD OF MANUFACTURING A CAPACITOR USING THE SAME}Siloxane polymer composition and method of manufacturing capacitor using same {SILOXANE POLYMER COMPOSITION AND METHOD OF MANUFACTURING A CAPACITOR USING THE SAME}

도 1 내지 도 6은 본 발명의 일 실시예에 따른 패턴 형성방법을 나타내는 단면도들이다.1 to 6 are cross-sectional views showing a pattern forming method according to an embodiment of the present invention.

도 7 내지 도 15는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 나타내는 단면도들이다.7 to 15 are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

도 16은 본 발명의 일 실시에 실록산 폴리머 조성물의 갭필 특성을 나타내는 SEM 사진이다.16 is a SEM photograph showing the gapfill characteristics of the siloxane polymer composition in one embodiment of the present invention.

도 17은 본 발명의 일 실시예에 따른 버퍼막 패턴의 제거특성을 나타내는 SEM 사진이다.17 is a SEM photograph showing the removal characteristic of the buffer film pattern according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : 기판 102 : 절연막 패턴100: substrate 102: insulating film pattern

104 : 개구 106 : 도전막104 opening 106 conductive film

110 : 버퍼막 패턴 120 : 예비 버퍼막 110: buffer film pattern 120: preliminary buffer film

112 : 도전막 패턴112: conductive film pattern

본 발명은 실록산 폴리머 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로써, 보다 상세하게는 개구를 충분하게 매몰하는 버퍼막 패턴을 형성하는데 적용되는 실록산 폴리머 조성물 및 이를 이용한 반도체 소자의 커패시터의 제조 방법에 관한 것이다.The present invention relates to a siloxane polymer composition and a method of manufacturing a semiconductor device using the same, and more particularly, to a siloxane polymer composition and a method of manufacturing a capacitor of the semiconductor device using the same, to form a buffer film pattern for sufficiently embedding the opening. It is about.

일반적으로, DRAM 소자 등에 포함되는 커패시터는 하부 전극, 유전막 및 상부 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다. In general, a capacitor included in a DRAM element or the like is composed of a lower electrode, a dielectric film, an upper electrode, and the like. In order to improve the capacity of a memory device including such a capacitor, it is very important to increase the capacitance of the capacitor.

현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀 당 허용 면적의 감소가 지속되면서 커패시터의 커패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 높은 종횡비(aspect ratio)를 갖는 박스 형상 또는 실린더 형상으로 형성하고 있다.At present, in order to secure the capacitance of the capacitor while decreasing the allowable area per unit cell as the integration level of the DRAM device increases to the giga level or more, the shape of the capacitor is initially manufactured to have a flat structure, and gradually increases the aspect ratio. It is formed in the box shape or cylinder shape which has (aspect ratio).

상기 실린더형 커패시터는 하부 전극이 실린더 형상을 갖는다. 상기 실린더형의 하부 전극을 형성하기 위한 노드 분리 공정서 적용되는 버퍼막 패턴으로는 산화물로 이루어진 버퍼막 패턴 또는 포토레지스트 물질로 이루어진 버퍼막 패턴이 적용될 수 있다.The cylindrical capacitor has a lower electrode in a cylindrical shape. A buffer film pattern made of an oxide or a buffer film pattern made of a photoresist material may be applied to the buffer film pattern applied to the node separation process for forming the cylindrical lower electrode.

상기 산화물로 이루어진 버퍼막 패턴을 형성하기 위해서는 산화물 증착 공정을 수행하여 버퍼용 산화막을 형성한 후 상기 버퍼용 산화막에 에치백 공정 또는 화학기계적 연마 공정을 수행해야 한다. 이로 인해, 상기 버퍼막 패턴을 형성하기 위한 공정은 산화물 증착 및 식각 공정시 수 시간이 소요될 뿐만 아니라, 형성되는 버퍼막 패턴의 내부에 보이드가 생성되는 문제점이 초래된다. 또한, 상기 보이드가 존재하지 않는 버퍼막 패턴을 형성하기 위해서는 원자층 적층 공정을 수행해야 하는 문제점이 초래된다.In order to form the buffer film pattern formed of the oxide, an oxide deposition process may be performed to form a buffer oxide film, and then an etch back process or a chemical mechanical polishing process may be performed on the buffer oxide film. As a result, the process for forming the buffer layer pattern takes several hours during the oxide deposition and etching process, and also causes a problem in that voids are generated inside the formed buffer layer pattern. In addition, in order to form a buffer layer pattern in which the voids do not exist, a problem of performing an atomic layer deposition process is caused.

또한, 포토레지스트로 이루어진 버퍼막 패턴을 형성하기 위해서는 포토레지스트막을 형성한 후 상기 포토레지스트막에 노광 공정, 현상 용액을 이용한 현상 공정, 세정 공정, 베이크 공정을 순차적으로 수행해야 한다. 이로 인해, 상기 버퍼막 패턴을 형성하기 위한 공정은 고가의 노광 장비가 요구되며, 이소프로필 알콜을이용한 건조 공정시 건조 설비의 오염을 방지하기 위해 상기 포토레지스트를 약 270℃이상의 온도에서 경화시키는 베이크 공정이 필수적으로 요구된다. 또한, 상기 고온의 베이크 공정으로 인해 경화된 포토레지스트는 플라즈마 에싱(ashing) 공정 시 제거가 용이하지 못한 문제점이 초래된다.In addition, in order to form a buffer film pattern made of a photoresist, after forming a photoresist film, an exposure process, a developing process using a developing solution, a cleaning process, and a baking process must be sequentially performed on the photoresist film. For this reason, the process for forming the buffer film pattern requires expensive exposure equipment, and bake to cure the photoresist at a temperature of about 270 ° C. or more to prevent contamination of the drying equipment during the drying process using isopropyl alcohol. The process is essential. In addition, the photoresist cured due to the high temperature baking process may not be easy to remove during the plasma ashing process.

이때, 상기 에싱 공정 및 세정 공정을 수행하는 동안 상기 하부 전극이 손상되는 문제가 발생할 수 있다. 더욱이, 상기 버퍼막 패턴은 일반적인 에싱 공정에 의해 쉽게 제거되지 않기 때문에 상기 개구부 내에 잔류하는 버퍼막 패턴은 저항으로 작용하여 반도체 장치의 커패시터 동작 시 오류를 초래한다. 따라서, 상기 버퍼막을 제거하기 위한 에싱 공정의 효율을 상승시키기 위해 약 150 내지 250℃의 고온에서 산소 플라즈마 에싱 공정을 수행하였다. 그러나 상기 고온의 에싱 공정은 하부전극의 열화 및 산화를 초래하여 얻고자 하는 커패시터의 정전용량을 얻지 못하는 문제점을 초래한다.In this case, the lower electrode may be damaged while the ashing process and the cleaning process are performed. Furthermore, since the buffer film pattern is not easily removed by a general ashing process, the buffer film pattern remaining in the opening acts as a resistance, causing errors in the capacitor operation of the semiconductor device. Therefore, in order to increase the efficiency of the ashing process for removing the buffer film, an oxygen plasma ashing process was performed at a high temperature of about 150 to 250 ° C. However, the high temperature ashing process causes the lower electrode to deteriorate and oxidize, resulting in a problem of failing to obtain the capacitance of the capacitor to be obtained.

상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 개구에 대하여 매몰특성이 우수한 버퍼막을 형성할 수 있는 실록산 폴리머를 포함하는 실록산 폴리머 조성물을 제공하는데 있다.A first object of the present invention for solving the above problems is to provide a siloxane polymer composition comprising a siloxane polymer capable of forming a buffer film having excellent investment characteristics with respect to the opening.

본 발명의 제2 목적은 개구에 대하여 매몰 특성이 향상된 버퍼막을 형성할 수 있는 실록산 폴리머 조성물을 이용하여 반도체 소자의 커패시터를 제조하는 방법을 제공하는데 있다.It is a second object of the present invention to provide a method of manufacturing a capacitor of a semiconductor device using a siloxane polymer composition capable of forming a buffer film with improved buried characteristics with respect to an opening.

상술한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 실록산 폴리머 조성물은 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합하여 형성되고, 하기 구조식 1로 표기되는 실록산 폴리머 2 내지 7중량% 및 유기 용매 93 내지 98중량%를 포함한다.

Figure 112007090798419-pat00035
----------------[구조식 1]
Figure 112007090798419-pat00036
--------------[구조식 2]The siloxane polymer composition according to an embodiment of the present invention for achieving the above-described first object is formed by crosslinking a silicone compound represented by the following Structural Formula 2, 2 to 7% by weight of the siloxane polymer represented by the Structural Formula 1, and 93 to 98% by weight of organic solvent.
Figure 112007090798419-pat00035
---------------- [Structure 1]
Figure 112007090798419-pat00036
-------------- [Structure 2]

상기 구조식 1로 표기되는 실록산 폴리머에서 R은 탄소수 1 내지 5의 알킬기이고, 상기 n은 상기 실록산 폴리머의 수평균 분자량이 약 5000 내지 8000을 만족할 수 있는 양의 정수이다.상기 구조식 2에서 R은 탄소수 1 내지 5의 알킬기이다.In the siloxane polymer represented by Formula 1, R is an alkyl group having 1 to 5 carbon atoms, and n is a positive integer in which the number average molecular weight of the siloxane polymer may satisfy about 5000 to 8000. In Formula 2, R is carbon number It is an alkyl group of 1-5.

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또한, 상기 실록산 폴리머는 약 5000 내지 8000의 수 평균 분자량을 갖고, 약 1.3 내지 1.7의 PDI(PolyDispersity Index) 값을 가질 수 있다. In addition, the siloxane polymer may have a number average molecular weight of about 5000 to 8000, and may have a polydispersity index (PDI) value of about 1.3 to 1.7.

상술한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 커패시터의 제조 방법에 따르면, 도전성 구조물이 형성된 기판 상에 도전성 구조물을 노출시키는 개구를 갖는 몰드막 패턴을 형성한다. 상기 개구가 형성된 몰드막 패턴 상에 균일한 두께를 갖는 도전막을 형성한다. 상기 도전막이 형성된 상기 몰드막 패턴의 개구에 매몰되고, 하기 구조식 1로 표기되는 실록산 폴리머를 포함하는 버퍼막 패턴을 형성한다. 상기 몰드막 패턴 상의 도전막을 제거하여 하부 전극을 형성한다. 상기 몰드막 패턴과 상기 버퍼막 패턴을 불화수소산을 포함하는 식각액을 이용하여 동시에 제거한다. 상기 기판의 표면 및 하부 전극의 측벽에 유전막을 연속적으로 형성한 후 상기 유전막 상에 상부 전극을 형성한다. 그 결과 반도체 소자의 커패시터가 완성된다. According to the method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention for achieving the above-described second object, a mold film pattern having an opening exposing the conductive structure is formed on a substrate on which the conductive structure is formed. A conductive film having a uniform thickness is formed on the mold film pattern having the opening. A buffer film pattern including a siloxane polymer represented by Structural Formula 1 is buried in the opening of the mold film pattern in which the conductive film is formed. The conductive layer on the mold layer pattern is removed to form a lower electrode. The mold layer pattern and the buffer layer pattern are simultaneously removed using an etching solution containing hydrofluoric acid. After forming a dielectric film continuously on the surface of the substrate and sidewalls of the lower electrode, an upper electrode is formed on the dielectric film. As a result, the capacitor of the semiconductor device is completed.

상술한 실록산 폴리머 조성물로 형성되는 버퍼막 패턴은 약 5000 내지 8,000 수평균 분자량을 갖고, 상기 구조식 2로 표기되는 실리콘 화합물이 교차 결합하여 형성되며, 상기 구조식 1로 표기되는 실록산 폴리머를 포함하고 있기 때문에 실리콘 산화막 패턴과 유사한 물성을 가질 수 있다. 이로 인해, 상기 버퍼막 패턴은 상기 도전막 패턴의 형성 이후에 습식 식각공정을 수행하여 상기 산화막 패턴과 함께 제거될 수 있다. 따라서, 상기 버퍼막 패턴을 이용한 패턴 형성은 반도체 소자의 패턴 및 커패시터의 제조공정의 단순화 및 공정 효율을 극대화시킬 수 있다.Since the buffer film pattern formed of the above-described siloxane polymer composition has a number average molecular weight of about 5000 to 8,000, the silicon compound represented by Formula 2 is formed by crosslinking, and includes the siloxane polymer represented by Formula 1 above. It may have properties similar to those of the silicon oxide layer pattern. For this reason, the buffer layer pattern may be removed together with the oxide layer pattern by performing a wet etching process after the conductive layer pattern is formed. Accordingly, pattern formation using the buffer film pattern may simplify the manufacturing process of the pattern of the semiconductor device and the capacitor and maximize process efficiency.

이하, 본 발명에 따른 바람직한 실시예들에 따른 패턴 형성방법 및 이를 이용한 커패시터의 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다. 하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양 한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a pattern forming method and a method of manufacturing a capacitor using the same according to preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following embodiments, and those skilled in the art may implement the present invention in various other forms without departing from the technical spirit of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), pads, patterns or structures are shown in greater detail than actual for clarity of the invention. In the present invention, each layer (film), region, pad, pattern or structure is referred to as being formed "on", "top" or "bottom" of the substrate, each layer (film), region pad or patterns. Whereby each layer (film), region, pad, pattern or structure is formed directly over or below the substrate, each layer (film), region, pad or patterns, or another layer (film), other Regions, other pads, other patterns or other structures may additionally be formed on the substrate. Further, where each layer (film), region, pad, pattern or structure is referred to as "first", "second" and / or "third", it is not intended to limit these members but only each layer (film ), Areas, pads, patterns or structures. Thus, "first", "second" and / or "third" may be used selectively or interchangeably for each layer (film), region, pad, pattern or structures, respectively.

실록산 폴리머 조성물Siloxane polymer composition

본 발명의 실록산 폴리머 조성물은 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합하여 형성되며 하기 구조식 1로 표기되는 실록산 폴리머 및 유기 용매를 포함한다. 상기 폴리 실록산 조성물은 개구를 포함하는 패턴상에 스핀 코팅되어 상기 개구를 충분하게 매몰하는 실리콘 산화막을 형성하는데 적용된다. 특히, 상기 실록산 폴리머 조성물은 하기 구조식 1로 표기되는 실록산 폴리머 2 내지 7중량%와 유기 용매 93 내지 98중량%를 포함할 수 있다.The siloxane polymer composition of the present invention is formed by cross-linking a silicone compound represented by the following Structural Formula 2 and includes a siloxane polymer and an organic solvent represented by the Structural Formula 1 The polysiloxane composition is applied to form a silicon oxide film that is spin coated onto a pattern comprising openings to sufficiently embed the openings. In particular, the siloxane polymer composition may include 2 to 7% by weight of the siloxane polymer represented by Structural Formula 1 and 93 to 98% by weight of the organic solvent.


----------------[구조식 1]
상기 실록산 폴리머 조성물에 포함되고, 상기 구조식 1로 표기되는 실록산 폴리머는 약 5000 내지 8000의 수평균 분자량을 갖고, 약 1.3 내지 1.7의 PDI(PolyDispersity Index) 값을 갖는다. 또한, 상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, 상기 n은 상기 수평균 분자량을 만족할 수 있는 양의 정수인 것이 바람직하다.
---------------- [Structure 1]
The siloxane polymer contained in the siloxane polymer composition and represented by Structural Formula 1 has a number average molecular weight of about 5000 to 8000 and a polydispersity index (PDI) value of about 1.3 to 1.7. In addition, in the structural formula 1, R is an alkyl group having 1 to 5 carbon atoms, and n is preferably a positive integer that can satisfy the number average molecular weight.

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상기 실록산 폴리머 조성물에 포함된 상기 실록산 폴리머의 수평균 분자량이 8000을 초과할 경우 스핀 코팅시 상기 패턴의 개구 매몰 특성이 저하되는 문제가 발생하고, 상기 실록산 폴리머의 수평균 분자량이 5000미만이면 최종적으로 형성되는 실리콘 산화막의 내 식각성이 저하되는 문제점이 초래된다. 따라서, 상기 실록산 폴리머는 약 5000 내지 8000의 수평균 분자량을 갖고, 바람직하게는 약 5500 내지 7000의 수 평균 분자량을 갖는다When the number average molecular weight of the siloxane polymer included in the siloxane polymer composition exceeds 8000, a problem arises in that the opening investment property of the pattern is decreased during spin coating, and finally, when the number average molecular weight of the siloxane polymer is less than 5000, The problem that the etching resistance of the silicon oxide film to be formed is lowered. Thus, the siloxane polymer has a number average molecular weight of about 5000 to 8000, and preferably has a number average molecular weight of about 5500 to 7000.

상기 실록산 폴리머 조성물에 포함되는 상기 실록산 폴리머의 함량이 7중량%를 초과하거나, 2중량% 미만일 경우 균일한 두께를 갖는 실리콘 산화막을 형성하기 어렵다. 따라서, 상기 실록산 폴리머 조성물은 상기 실록산 폴리머 2 내지 7중량%를 포함하고, 바람직하게 3 내지 6중량% 포함할 수 있다.When the content of the siloxane polymer included in the siloxane polymer composition is more than 7% by weight or less than 2% by weight, it is difficult to form a silicon oxide film having a uniform thickness. Accordingly, the siloxane polymer composition may include 2 to 7 wt% of the siloxane polymer, and preferably 3 to 6 wt%.

상기 실록산 폴리머 조성물에 적용되는 유기 용매는 상기 실록산 폴리머를 용해시키는 동시에 상기 실록산 폴리머 조성물의 점도를 조정하여 스핀코팅 공정을 수행하여 실리콘 산화막을 형성할 수 있도록 한다. 상기 유기 용매는 알콜계 유기 용매를 포함할 수 있으며, 도포성 등의 향상을 목적으로 사용되며 물에 가용성인 유기 용매를 사용할 수 있다. 상기 유기 용매의 예로서는 메탄올(methanol), 에탄올(ethanol), 부탄올(butanol), 프로판올(propanol), 이소프로필알콜(isopropyl alcohol), n-부탄올(n-butanol), 1-메톡시-2-프로판올(1-methoxy-2-propanol), 메톡시 프로필아세테이트(Methoxypropylacetate), 프로필렌 글리콜 모노메틸에테르 아세테이트(Propylene glycol monomethyl ether acetate), 프로필렌 글리콜 모노메틸 에테르(Propylene Glycol Monomethyl Ether) 이소부틸알콜(isobutyl alcohol)및 t-부틸알콜(t-butyl alcohol)등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다. 상기 용매는 상기 실록산 폴리머 조성물이 스핀 코팅될 수 있는 점도를 가질 수 있을 정도로 사용되면 되기 때문에 본 발명에서 상기 용매의 함량을 구체적으로 한정하지 않는다.The organic solvent applied to the siloxane polymer composition dissolves the siloxane polymer and adjusts the viscosity of the siloxane polymer composition to perform a spin coating process to form a silicon oxide film. The organic solvent may include an alcohol-based organic solvent, may be used for the purpose of improving the coating property, and may be an organic solvent soluble in water. Examples of the organic solvent include methanol, ethanol, butanol, propanol, isopropyl alcohol, n-butanol, 1-methoxy-2-propanol (1-methoxy-2-propanol), Methoxypropylacetate, Propylene glycol monomethyl ether acetate, Propylene glycol monomethyl ether Isobutyl alcohol And t-butyl alcohol. These can be used individually or in mixture of 2 or more. The solvent does not specifically limit the content of the solvent in the present invention because it may be used to such an extent that the siloxane polymer composition may have a viscosity capable of spin coating.

구체적으로 상기 실록산 폴리머 조성물에 포함된 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합됨으로서 형성될 수 있다. 하기 구조식 2에서 R은 탄소수 1 내지 5의 알킬기이다. 상기 알킬기의 예로서는 메틸(Methyl), 에틸(Ethyl), 이소프로필(iso-propyl), 부틸(butyl)등을 들 수 있다. 특히, 상기 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 백금등과 같은 촉매하에서 교차 결합함으로서 형성될 수 있다. 일 예로서, 상기 실리콘 화합물은 tris(diethylenemethyl)methylsilane인 것이 바람직하다.Specifically, the siloxane polymer included in the siloxane polymer composition may be formed by cross-linking a silicon compound represented by Structural Formula 2 below. In the following Structural Formula 2, R is an alkyl group having 1 to 5 carbon atoms. Examples of the alkyl group include methyl, ethyl, isopropyl, butyl and the like. In particular, the siloxane polymer may be formed by crosslinking a silicon compound represented by Structural Formula 2 under a catalyst such as platinum or the like. As one example, the silicon compound is preferably tris (diethylenemethyl) methylsilane.

Figure 112007004209725-pat00004
--------------[구조식 2]
Figure 112007004209725-pat00004
-------------- [Structure 2]

특히, 상기 실리콘 화합물은 하기 구조식 3으로 표기되는 제1 실리콘 화합물과 하기 제2 실리콘 화합물을 축합 반응시켜 형성될 수 있다.In particular, the silicon compound may be formed by condensation reaction of a first silicon compound represented by Structural Formula 3 and a second silicon compound.

Figure 112007004209725-pat00005
-------[구조식 3]
Figure 112007004209725-pat00005
------- [Structure 3]

Figure 112007004209725-pat00006
----------[구조식 4]
Figure 112007004209725-pat00006
---------- [Structure 4]

보다 구체적으로 상기 실리콘 화합물은 상기 구조식 3의 표기되는 제1 실리콘 화합물의 수산기(OH) 각각에 상기 제2 실리콘 화합물이 반응됨으로서 합성될 수 있다. 이때, 상기 제1 실리콘 화합물에 제2 실리콘 화합물이 합성될 경우 상기 염화수소(HCl)가 생성된다.More specifically, the silicon compound may be synthesized by reacting the second silicon compound with each hydroxyl group (OH) of the first silicon compound represented by Formula 3 above. At this time, when the second silicon compound is synthesized in the first silicon compound, the hydrogen chloride (HCl) is generated.

패턴의 형성방법Formation method of pattern

도 1 내지 도 6은 본 발명의 일 실시예에 따른 실록산 폴리머 조성물을 이용한 패턴 형성방법을 나타내는 단면도들이다.1 to 6 are cross-sectional views showing a pattern forming method using a siloxane polymer composition according to an embodiment of the present invention.

도 1을 참조하면, 기판(100)상에 상기 기판의 상면을 부분적으로 노출시키는 개구(104)를 갖는 절연막 패턴(102)을 형성한다. Referring to FIG. 1, an insulating film pattern 102 having an opening 104 partially exposing the top surface of the substrate is formed on the substrate 100.

구체적으로는, 기판(100) 상에 실리콘 산화물을 증착하여 절연막(도시 안됨)을 형성한다. 예를 들면, 상기 기판(100)은 층간절연막이 형성되고, 상기 층간절연막이 관통하는 콘택 패드가 형성된 실리콘 기판을 사용할 수 있다. Specifically, silicon oxide is deposited on the substrate 100 to form an insulating film (not shown). For example, the substrate 100 may be a silicon substrate having an interlayer insulating film formed thereon and contact pads through which the interlayer insulating film penetrates.

상기 절연막 패턴은 기판에 형성된 절연막을 패터닝하여 형성된다. 상기 절연막을 형성하기 위해 적용되는 절연물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 등과 같은 실리콘 산화물을 들 수 있다.The insulating layer pattern is formed by patterning an insulating layer formed on a substrate. Examples of the insulating material applied to form the insulating film include boro-phosphor silicate glass (BPSG), phosphor silicate glass (PSG), undoped silicate glass (USG), spin on glass (SOG), and plasma enhanced-tetraethylorthosilicate (PE-TEOS). And silicon oxides such as the like.

본 실시예에 적용되는 절연막은 상기 기판(100)의 상면을 기준으로 약 5000 내지 약 20,000Å 정도의 두께를 갖는다. 여기서, 절연막의 형성 두께는 도전성 패턴을 형성 높이에 따라 적절하게 조절 가능하다. 이후에 형성되는 도전성 패턴의 높이는 절연막의 두께에 의하여 결정되기 때문이다.The insulating film applied to the present embodiment has a thickness of about 5000 to about 20,000 mm based on the upper surface of the substrate 100. Here, the formation thickness of the insulating film can be appropriately adjusted according to the formation height of the conductive pattern. This is because the height of the conductive pattern formed later is determined by the thickness of the insulating film.

이어서, 상기 절연막에 대하여 높은 식각 선택비를 갖는 물질로 이루어진 마스크 패턴(도시 안됨)을 상기 절연막 상에 형성한다. 예를 들면, 상기 마스크 패턴은 실리콘 질화물 또는 실리콘 산질화물로 형성할 수 있다. 이어서, 상기 마스크 패턴에 노출된 절연막을 상기 기판의 상면이 노출될 때가지 식각한다.Subsequently, a mask pattern (not shown) made of a material having a high etching selectivity with respect to the insulating film is formed on the insulating film. For example, the mask pattern may be formed of silicon nitride or silicon oxynitride. Subsequently, the insulating layer exposed to the mask pattern is etched until the upper surface of the substrate is exposed.

예를 들면, 상기 절연막 패턴(102)은 탈 이온수, 불화암모늄 및 불산을 포함하는 LAL 식각 용액을 이용하여 상기 절연막을 습식 식각하는 공정을 수행함으로써 형성할 수 있다. 또한 다른 예로서, 상기 절연막 패턴(102)은 무수 불화수소산 (HF), 이소프로필 알콜(IPA) 및/또는 수증기가 혼합된 식각 가스를 이용하여 상기 절연막을 건식 식각함으로써 형성할 수 있다. 필요한 경우에는, 상기 개구(104)를 갖는 절연막 패턴(102)의 형성시 상기 기판(100)의 손상을 방지하기 위해 절연막을 형성하기 전에 식각 저지막을 더 형성할 수 있다.For example, the insulating layer pattern 102 may be formed by performing a wet etching process of the insulating layer using a LAL etching solution including deionized water, ammonium fluoride, and hydrofluoric acid. As another example, the insulating layer pattern 102 may be formed by dry etching the insulating layer using an etching gas in which hydrofluoric anhydride (HF), isopropyl alcohol (IPA) and / or water vapor are mixed. If necessary, an etch stop layer may be further formed before forming the insulating layer to prevent damage to the substrate 100 when forming the insulating layer pattern 102 having the opening 104.

도 2를 참조하면, 상기 개구(104)를 포함하는 상기 절연막 패턴(102) 상에 도전막(106)을 형성한다.Referring to FIG. 2, a conductive film 106 is formed on the insulating film pattern 102 including the opening 104.

구체적으로는, 상기 개구(104)의 내벽 및 절연막 패턴(102) 상에 도전성 물질을 증착하여 실질적으로 균일한 두께를 갖는 도전막(106)을 형성한다. 상기 도전성 물질의 예로서는 폴리실리콘, 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN)막, 텅스텐 질화물(WiN)등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 상기 도전성 물질을 단독으로 사용하여 상기 도전막(106)을 형성할 경우 상기 도전막(106)은 단일막 구조를 갖고, 상기 도전성 물질을 혼합하여 상기 도전막(106)을 형성할 경우 상기 도전막은 다층막 구조를 갖는다. 본 실시예에서는 상기 도전막(106)은 티타늄막/티타늄질화막이 순차적으로 적층된 구조를 갖는다.Specifically, a conductive material is deposited on the inner wall of the opening 104 and the insulating film pattern 102 to form a conductive film 106 having a substantially uniform thickness. Examples of the conductive material include polysilicon, tungsten (W), titanium (Ti), titanium nitride (TiN) films, tungsten nitride (WiN), and the like. These can be used individually or in mixture. When the conductive film 106 is formed using the conductive material alone, the conductive film 106 has a single film structure, and when the conductive material is mixed to form the conductive film 106, the conductive film It has a multilayer film structure. In the present embodiment, the conductive film 106 has a structure in which a titanium film / titanium nitride film is sequentially stacked.

도 3을 참조하면, 상기 도전막(106)이 형성된 개구(104)를 매몰하면서, 상기 절연막 패턴(102) 상의 도전막(106)을 덮는 예비 버퍼막(120)을 형성한다. 상기 예비 버퍼막(120)은 하기 구조식 1로 표기되는 실록산 폴리머 및 유기 용매를 포함하는 실록산 폴리머 조성물을 스핀 코팅하여 형성할 수 있다. 이때, 상기 실록산 폴리머 조성물은 하기 구조식 1로 표기되는 실록산 폴리머 2 내지 7중량%와 유기 용매 93 내지 98중량%를 포함할 수 있다.Referring to FIG. 3, a preliminary buffer layer 120 covering the conductive layer 106 on the insulating layer pattern 102 is formed while the opening 104 having the conductive layer 106 is buried. The preliminary buffer layer 120 may be formed by spin coating a siloxane polymer composition including a siloxane polymer represented by Structural Formula 1 and an organic solvent. In this case, the siloxane polymer composition may include 2 to 7 wt% of the siloxane polymer represented by Structural Formula 1 and 93 to 98 wt% of the organic solvent.

Figure 112007090798419-pat00038
----------------[구조식 1]
Figure 112007090798419-pat00039
--------------[구조식 2]
Figure 112007090798419-pat00038
---------------- [Structure 1]
Figure 112007090798419-pat00039
-------------- [Structure 2]

상기 구조식 1로 표기되는 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합하여 형성되고, 5000 내지 8000의 수 평균 분자량을 갖고, 약 1.3 내지 1.7의 PDI(PolyDispersity Index) 값을 갖는다. 또한, 상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, 상기 n은 상기 5000 내지 8000수평균 분자량을 만족할 수 있는 양의 정수이고, 상기 구조식 2에서 R은 탄소수 1 내지 5의 알킬기이다. 상기 구조식 1로 표기되는 실록산 폴리머를 포함하는 실록산 폴리머 조성물에 대한 구체적인 설명은 상기 위에서 상세히 설명하였기 때문에 생략하기로 한다.The siloxane polymer represented by Structural Formula 1 is formed by crosslinking a silicon compound represented by Structural Formula 2, and has a number average molecular weight of 5000 to 8000, and a PDI (PolyDispersity Index) value of about 1.3 to 1.7. In addition, in Formula 1, R is an alkyl group having 1 to 5 carbon atoms, n is a positive integer that may satisfy the 5000 to 8000 number average molecular weight, and in Formula 2, R is an alkyl group having 1 to 5 carbon atoms. The detailed description of the siloxane polymer composition including the siloxane polymer represented by Structural Formula 1 will be omitted since it has been described above in detail.

도 4를 참조하면, 상기 예비 버퍼막을 경화시키기 위한 베이킹 공정을 수행한다. 상기 베이킹 공정은 약 160 내지 240℃의 온도에서 수행하고, 바람직하게는 180 내지 220℃의 온도에서 수행할 수 있다. 그 결과, 상기 실록산 폴리머를 포함하고, 상기 개구를 매몰하면서 도전막의 상면을 덮는 버퍼막(미도시)이 형성된다. 상기 버퍼막은 스핀온 글래스막이다.Referring to FIG. 4, a baking process for curing the preliminary buffer layer is performed. The baking process may be carried out at a temperature of about 160 to 240 ℃, preferably at a temperature of 180 to 220 ℃. As a result, a buffer film (not shown) containing the siloxane polymer and covering the upper surface of the conductive film while the opening is buried is formed. The buffer film is a spin-on glass film.

이어서, 상기 몰드막 패턴 상에 위치하는 도전막이 노출될 때까지 상기 버퍼막을 전면 식각한다. 상기 전면 식각은 불화수소산을 포함하는 식각액을 이용한 습식 식각 공정이다. 그 결과 상기 버퍼막은 상기 도전막이 형성된 개구 내에 존재하는 버퍼막 패턴(110)으로 형성된다. Subsequently, the entire buffer layer is etched until the conductive layer positioned on the mold layer pattern is exposed. The front side etching is a wet etching process using an etchant containing hydrofluoric acid. As a result, the buffer layer is formed of the buffer layer pattern 110 existing in the opening in which the conductive layer is formed.

도 5를 참조하면, 상기 버퍼막 패턴(110)을 식각 마스크로 사용하여 절연막 패턴(102)의 상면에 존재하는 도전막(106)을 식각한다.Referring to FIG. 5, the conductive layer 106 existing on the upper surface of the insulating layer pattern 102 is etched using the buffer layer pattern 110 as an etching mask.

구체적으로, 상기 버퍼막 패턴(110)을 식각마스크로 이용하여 상기 절연막 패턴(102)의 상면 존재하는 도전막(106)을 상기 절연막 패턴(102)의 표면이 노출될 때까지 식각한다. 그 결과, 상기 도전막(106)은 개구(104)들의 내벽에 면접하고, 실린더 형상을 갖는 도전막 패턴(112)으로 형성된다. 이때, 상기 버퍼막 패턴(110)은 상기 도전성 패턴 형성시 과도한 식각 손상이 발생되지 않는다.In detail, the conductive layer 106 on the top surface of the insulating layer pattern 102 is etched using the buffer layer pattern 110 as an etching mask until the surface of the insulating layer pattern 102 is exposed. As a result, the conductive film 106 interviews the inner walls of the openings 104 and is formed of the conductive film pattern 112 having a cylindrical shape. In this case, the buffer layer pattern 110 does not cause excessive etching damage when the conductive pattern is formed.

상기 도전막 패턴(112)을 형성한 이후에 상기 절연막 패턴(102) 및 도전막 패턴(112)에 잔류하는 식각 잔류물을 제거하기 위한 세정 공정을 더 수행할 수 있다. 본 실시예의 상기 세정 공정에서는 이소프로필알콜(IPA) 또는 탈 이온수가 이용될 수 있다.After the conductive layer pattern 112 is formed, a cleaning process for removing the etching residues remaining on the insulating layer pattern 102 and the conductive layer pattern 112 may be further performed. In the cleaning process of the present embodiment, isopropyl alcohol (IPA) or deionized water may be used.

도 6을 참조하면, 상기 기판(100) 상에 존재하는 절연막 패턴(102)과 상기 도전막 패턴(112) 내에 존재하는 버퍼막 패턴(110)을 동시에 제거한다. Referring to FIG. 6, the insulating film pattern 102 existing on the substrate 100 and the buffer film pattern 110 existing in the conductive film pattern 112 are simultaneously removed.

구체적으로, 물, 불화수소산, 불화수소암모늄을 포함하는 LAL 용액을 이용한 습식 식각 공정을 수행하여 절연막 패턴과 버퍼막 패턴을 함께 제거한다. 상기 절연막 패턴과 버퍼막 패턴(102)은 모두 실리콘 산화물을 포함하기 때문에 상기 LAL 용액에 의해 동시에 제거될 수 있다. 그 결과 상기 기판 상에는 실린더 형상을 갖는 도전막 패턴이 완성된다. 상술한 패턴 형성 방법은 반도체 소자의 실린더 형상을 갖는 패턴 형성 방법에 다양하게 적용할 수 있다. Specifically, a wet etching process using a LAL solution containing water, hydrofluoric acid, and ammonium bifluoride is performed to remove the insulating film pattern and the buffer film pattern together. Since both the insulating film pattern and the buffer film pattern 102 include silicon oxide, they may be simultaneously removed by the LAL solution. As a result, a conductive film pattern having a cylindrical shape is completed on the substrate. The above-described pattern forming method can be variously applied to a pattern forming method having a cylinder shape of a semiconductor device.

이하, 패턴 형성 방법을 적용되는 반도체 소자의 커패시터를 제조하는 방법에 대하여 설명한다.Hereinafter, the method of manufacturing the capacitor of the semiconductor element to which the pattern formation method is applied is demonstrated.

커패시터의 제조 방법Method of manufacturing a capacitor

도 7 내지 도 15는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 나타내는 단면도들이다.7 to 15 are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

도 7을 참조하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(202)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다.Referring to FIG. 7, an isolation layer 202 is formed on a semiconductor substrate 200 by performing a shallow trench isolation (STI) process to divide the substrate 200 into an active region and a field region.

이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 있다.Subsequently, a gate insulating film is formed on the substrate 200 on which the device isolation film 205 is formed by thermal oxidation, chemical vapor deposition, or atomic layer deposition. The gate insulating film may be a silicon oxide film (SiO 2 ) or a thin film made of a material having a higher dielectric constant than the silicon oxide film.

상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝된다. 한편, 상기 제1 도전막은 도핑된 폴리실리콘막 및 금속막이 적층된 구조를 가질 수 있다. A first conductive film and a gate mask are sequentially formed on the gate insulating film. The first conductive layer is made of polysilicon doped with an impurity, and is then patterned into a gate electrode. The first conductive layer may have a structure in which a doped polysilicon layer and a metal layer are stacked.

상기 게이트 마스크는 후속하여 형성되는 제1 층간절연막(도시 안됨)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 제1 층간절연막이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크는 실리콘 질화물과 같은 질화물로 이루어진다.The gate mask is formed of a material having a high etching selectivity with respect to a subsequently formed first interlayer insulating film (not shown). For example, when the first interlayer insulating film is made of an oxide such as silicon oxide, the gate mask is made of a nitride such as silicon nitride.

이어서, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극(204) 및 게이트 마스크(206)를 포함하는 게이트 구조물(210)들이 형성된다.Subsequently, the first conductive layer and the gate insulating layer are sequentially patterned using the gate mask as an etching mask. Accordingly, the gate structures 210 including the gate insulating layer pattern, the gate electrode 204, and the gate mask 206 are formed on the substrate 200, respectively.

이어서, 게이트 구조물(210)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(210)들의 양 측벽에 게이트 스페이서(미도시)를 형성한다.Subsequently, after the silicon nitride film is formed on the substrate 200 on which the gate structures 210 are formed, the silicon nitride film is anisotropically etched to form gate spacers (not shown) on both sidewalls of the gate structures 210.

상기 게이트 스페이서가 형성된 게이트 구조물(210)들을 이온 주입 마스크로 이용하여 게이트 구조물(210)들 사이에 노출되는 기판(200)에 이온 주입 공정으로 불순물을 주입한다. 이후, 열 처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 콘택 영역(212) 및 제2 콘택 영역(214)을 형성한다. 상기 제1 콘택 영역(212)은 제1 패드(222)가 접촉되는 커패시터 콘택 영역에 해당되며, 상기 제2 콘택 영역(214)은 제2 패드(224)가 접속되는 비트 라인 콘택 영역에 해당된다.Impurities are implanted into the substrate 200 exposed between the gate structures 210 using the gate structures 210 having the gate spacers formed thereon as an ion implantation mask. Subsequently, the first contact region 212 and the second contact region 214 corresponding to the source / drain regions are formed on the substrate 200 by performing a heat treatment process. The first contact region 212 corresponds to a capacitor contact region to which the first pad 222 contacts, and the second contact region 214 corresponds to a bit line contact region to which the second pad 224 is connected. .

이에 따라, 기판(200) 상에는 각기 게이트 구조물(210) 및 제1 및 제2 콘택 영역들(212, 214)을 포함하는 트랜지스터들이 형성된다.Accordingly, transistors including the gate structure 210 and the first and second contact regions 212 and 214 are formed on the substrate 200, respectively.

도 8을 참조하면, 상기 트랜지스터를 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(220)을 형성한다. 제1 층간절연막(220)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 사용하여 형성한다.Referring to FIG. 8, a first interlayer insulating film 220 made of oxide is formed on the entire surface of the substrate 200 while covering the transistor. The first interlayer dielectric film 220 may be a chemical vapor deposition process, plasma enhanced chemical vapor deposition process, high density plasma chemical vapor deposition process, or atomic layer deposition process using BPSG, PSG, SOG, PE-TEOS, USG, or HDP-CVD oxide. To form.

이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(220)의 상부를 제거하여 제1 층간절연막(220)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(220)은 게이트 마스크(206)의 상면으로부터 소정의 높이를 갖도록 형성된다. Subsequently, an upper surface of the first interlayer insulating layer 220 is removed by performing a chemical mechanical polishing process to planarize the top surface of the first interlayer insulating layer 220. In an exemplary embodiment, the first interlayer insulating layer 220 is formed to have a predetermined height from an upper surface of the gate mask 206.

이어서, 상기 제1 층간절연막(220) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(220)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(220)을 관통하여 제1 콘택 영역(212) 및 제2 콘택 영역(214)을 노출시키는 제1 콘택홀들(미도시)을 형성한다. 상기 제1 콘택홀들 가운데 일부는 커패시터 콘택 영역인 제1 콘택 영역(212)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트라인 콘택 영역인 제2 콘택 영역(214)을 노출시킨다.Subsequently, after forming a second photoresist pattern (not shown) on the first interlayer insulating layer 220, the first interlayer insulating layer 220 is partially anisotropic using the second photoresist pattern as an etching mask. By etching, first contact holes (not shown) are formed through the first interlayer insulating layer 220 to expose the first contact region 212 and the second contact region 214. Some of the first contact holes expose the first contact area 212 that is a capacitor contact area, and another part of the first contact holes expose the second contact area 214 that is a bit line contact area.

이어서, 상기 제2 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 수행하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(220)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.Subsequently, after the second photoresist pattern is removed by an ashing and / or strip process, a second conductive layer covering the first interlayer insulating layer 220 is formed while the first contact holes are buried. The second conductive layer may be formed using polysilicon, a metal, or a conductive metal nitride doped with a high concentration of impurities.

이어서, 제1 층간절연막(220)의 상면이 노출될 때까지 상기 제2 도전막에 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에는 제1 패드(222)와 제2 패드(224)가 형성된다. 상기 제1 패드(222)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(224)는 비트 라인 콘택 영역에 전기적으로 접촉된다.Subsequently, the first pad 222 and the second pad are formed in the first contact holes by performing a chemical mechanical polishing process or an etch back process on the second conductive layer until the upper surface of the first interlayer insulating layer 220 is exposed. Pad 224 is formed. The first pad 222 is in electrical contact with the capacitor contact region, and the second pad 224 is in electrical contact with the bit line contact region.

이어서, 제1 패드(222)및 제2 패드(224)를 포함하는 제1 층간절연막(220) 상에 제2 층간절연막(미도시)을 형성한다. 제2 층간절연막은 후속하여 형성되는 비트 라인과 제1 패드(222)를 전기적으로 절연시키는 역할을 한다.Subsequently, a second interlayer insulating film (not shown) is formed on the first interlayer insulating film 220 including the first pad 222 and the second pad 224. The second interlayer insulating layer electrically insulates the subsequently formed bit line and the first pad 222.

이어서, 화학기계적 연마공정을 수행하여 제2 층간절연막의 상부를 평탄화 한다. 상기 평탄화된 제2 층간절연막 상에 제3 포토레지스트 패턴(미도시)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간절연막을 부분적으로 식각함으로써, 상기 제2 층간절연막에 제2 패드(224)를 노출시키는 제2 콘택홀(미도시)을 형성한다. 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(224)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.Subsequently, a chemical mechanical polishing process is performed to planarize the upper portion of the second interlayer insulating film. After forming a third photoresist pattern (not shown) on the planarized second interlayer dielectric layer, the second interlayer dielectric layer is partially etched using the third photoresist pattern as an etch mask, thereby forming the second interlayer dielectric layer. A second contact hole (not shown) is formed in the second pad 224 to expose the second pad 224. The second contact hole corresponds to a bit line contact hole for electrically connecting the subsequently formed bit line and the second pad 224 to each other.

이어서, 상기 제3 포토레지스트 패턴을 에싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀을 채우면서 제2 층간절연막 상에 제3 도전막(도시 안됨)을 형성한다. Subsequently, after the third photoresist pattern is removed using an ashing and / or stripping process, a third conductive layer (not shown) is formed on the second interlayer insulating layer while filling the second contact hole.

이어서, 상기 제3 도전막을 패터닝하여 상기 제2 패드와 전기적으로 연결되는 비트 라인(230)을 형성한다. 비트 라인(230)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 이루어진다.Subsequently, the third conductive layer is patterned to form a bit line 230 electrically connected to the second pad. Bit line 230 is generally comprised of a first layer of metal / metal compound and a second layer of metal. For example, the first layer is made of titanium / titanium nitride (Ti / TiN), and the second layer is made of tungsten (W).

이어서, 상기 비트 라인(230)이 형성된 제2 층간절연막을 덮는 제3 층간절연막(240)을 형성한다. 제3 층간절연막(240)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성할 수 있다.Next, a third interlayer insulating film 240 is formed to cover the second interlayer insulating film on which the bit line 230 is formed. The third interlayer insulating film 240 may be formed using BPSG, PSG, SOG, PE-TEOS, USG, or HDP-CVD oxide.

이어서, 상기 제3 층간절연막(240) 상에 제4 포토레지스트 패턴(도시 안됨)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간절연막(240) 및 제2 층간절연막을 부분적으로 식각함으로써, 제1 패드(222)들을 노출시키는 제3 콘택홀(도시 안됨)들을 형성한다. 여기서, 상기 제3 콘택홀들은 각기 커패시터의 콘택패드가 형성되는 콘택홀에 해당된다.Subsequently, after forming a fourth photoresist pattern (not shown) on the third interlayer dielectric layer 240, the third interlayer dielectric layer 240 and the second interlayer dielectric layer are formed using the fourth photoresist pattern as an etching mask. Is partially etched to form third contact holes (not shown) that expose the first pads 222. The third contact holes correspond to contact holes in which contact pads of capacitors are formed, respectively.

이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막(240) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제3 콘택홀들에 존재하는 제3 패드(250)를 형성한다. 제3 패드(250)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(222)와 후속하여 형성되는 하부 전극(도시 안됨)을 서로 연결시키는 역할을 한다.Subsequently, after forming the fourth conductive layer on the third interlayer insulating layer 240 while the third contact holes are buried, a chemical mechanical polishing process is performed to form third pads 250 present in the third contact holes. . The third pad 250 is generally made of polysilicon doped with impurities, and serves to connect the first pad 222 and a lower electrode (not shown) formed subsequently.

도 9를 참조하면, 제3 패드(250) 및 제3 층간절연막(240) 상에 식각방지막(252)을 형성한다. 예를 들면, 상기 식각방지막(252)은 이후 상기 개구(255)를 갖는 몰드막(260) 형성하기 위해 상기 몰드막을 선택적으로 식각하는 공정을 수행할 경우 상기 제3 패드(250)의 식각 손상을 방지하기 위해 형성된다. 상기 식각방지막(252)은 약 10 내지 200Å 정도의 두께로 형성되며 상기 몰드막에 대하여 식각율이 낮은 질화물이나 금속 산화물로 형성된다.Referring to FIG. 9, an etch stop layer 252 is formed on the third pad 250 and the third interlayer insulating layer 240. For example, the anti-etching layer 252 may subsequently damage the third pad 250 when performing a process of selectively etching the mold layer to form the mold layer 260 having the opening 255. It is formed to prevent. The etch stop layer 252 is formed to a thickness of about 10 to 200Å and formed of nitride or metal oxide having a low etching rate with respect to the mold layer.

상기 식각 저지막(252) 상에 몰드막(260)을 형성한다. 상기 몰드막(260)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 몰드막(260)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 상기 몰드막(260)은 상기한 물질들을 2층 이상 적층하여 형성할 수도 있다. 또한, 상기 물질들 중에서 식각율이 다소 차이가 나는 물질들을 2층 이상 적층시켜 상기 몰드막(260)을 형성함으로서, 후속 공정에서 형성되는 커패시터의 하부 전극의 측벽의 형상을 변경시킬 수 있다.A mold layer 260 is formed on the etch stop layer 252. The mold layer 260 may be formed of silicon oxide. In detail, the mold layer 260 may be formed using TEOS, HDP-CVD oxide, PSG, USG, BPSG, or SOG. The mold layer 260 may be formed by stacking two or more layers of the above materials. In addition, by forming the mold layer 260 by stacking two or more layers having different etch rates among the materials, the shape of the sidewall of the lower electrode of the capacitor formed in a subsequent process may be changed.

상기 몰드막(260)의 두께는 커패시터에 요구되는 커패시턴스에 따라 적절하게 조절 가능하다. 즉, 커패시터의 높이는 몰드막(260)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 몰드막(260)의 두께를 적절하게 조절할 수 있다.The thickness of the mold layer 260 can be appropriately adjusted according to the capacitance required for the capacitor. That is, since the height of the capacitor is mainly determined by the thickness of the mold layer 260, the thickness of the mold layer 260 may be appropriately adjusted to form a capacitor having a required capacitance.

이어서, 상기 몰드막(260) 및 식각저지막(252)을 부분적으로 식각함으로써, 상기 제3 콘택(250)을 노출시키는 개구(255)를 형성한다. 상기 개구(255)를 형성할 시에, 기판 전 영역에서 개구(255)저 면에 상기 식각저지막(252)이 조금도 남아있지 않도록 하기 위해서 상기 식각저지막(252)을 과도하게 식각한다. 때문에, 도시되지는 않았으나, 상기 식각 공정을 수행하고 나면 상기 제3 콘택(250) 상부면이 다소 식각될 수 있다.Subsequently, the mold layer 260 and the etch stop layer 252 are partially etched to form an opening 255 exposing the third contact 250. When the opening 255 is formed, the etch stop layer 252 is excessively etched so that the etch stop layer 252 does not remain on the bottom surface of the opening 255 in the entire area of the substrate. Therefore, although not shown, after performing the etching process, an upper surface of the third contact 250 may be somewhat etched.

도 10을 참조하며, 상기 개구(255) 측벽 및 저면과 상기 몰드막(260) 상부면에 하부 전극으로 제공되기 위한 도전막(262)을 연속적으로 형성한다. 상기 도전막(262)은 하부의 제3 콘택(250)과 서로 다른 재질의 물질로서 이루어진다. 상기 도전막(262)은 금속 또는 금속을 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 도전막(262)은 티타늄, 티타늄 질화물 또는 상기 티타늄, 티타늄 질화물이 적층된 다층막으로 이루어질 수 있다. 일 예로, 상기 도전막(262)은 티타늄/ 티타눔 질화막 구조를 가질 수 있다.Referring to FIG. 10, a conductive film 262 for continuously serving as a lower electrode is continuously formed on the sidewalls and the bottom surface of the opening 255 and the upper surface of the mold layer 260. The conductive layer 262 is formed of a material having a different material from that of the lower third contact 250. The conductive layer 262 may be made of a metal or a material including a metal. Specifically, the conductive film 262 may be formed of a multilayer film in which titanium, titanium nitride or the titanium and titanium nitride are stacked. For example, the conductive film 262 may have a titanium / titanium nitride film structure.

설명한 바와 같이, 상기 도전막(262)을 폴리실리콘 물질을 사용하여 형성하지 않고 금속 또는 금속을 포함하는 물질로 형성하는 경우에는, 후속 공정에 의해 형성되는 하부 전극과 유전막의 계면에 공핍층이 형성되지 않기 때문에 커패시터의 커패시턴스를 증가시킬 수 있다.As described above, when the conductive film 262 is formed of a metal or a material including a metal instead of using a polysilicon material, a depletion layer is formed at an interface between the lower electrode and the dielectric film formed by a subsequent process. This can increase the capacitance of the capacitor.

상기 도전막(262)은 높은 종횡비를 갖는 개구부의 내부 표면을 따라 형성되어야 하므로 스텝 커버러지 특성이 양호한 증착 방법에 의해 형성되어야 한다. 또한, 상기 도전막(262)은 상기 개구부를 완전히 매립하지 않을 정도의 얇은 두께로 증착되어야 한다. 이를 만족시키기 위하여, 상기 도전막(262)은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 형성할 수 있다. Since the conductive film 262 is to be formed along the inner surface of the opening having a high aspect ratio, it should be formed by a deposition method having a good step coverage property. In addition, the conductive layer 262 should be deposited to a thickness thin enough not to completely fill the opening. In order to satisfy this, the conductive layer 262 may be formed by a chemical vapor deposition method, a cyclic chemical vapor deposition method, or an atomic layer deposition method.

도 11을 참조하면, 상기 개구를 매몰하면서 도전막(262)을 덮는 예비 버퍼막(264)을 형성한다. Referring to FIG. 11, a preliminary buffer layer 264 is formed to cover the conductive layer 262 while the opening is buried.

구체적으로 상기 예비 버퍼막(264)은 하기 구조식 1로 표기되는 실록산 폴리머 2 내지 7중량%, 유기 용매 93 내지 98중량%를 포함하는 실록산 폴리머 조성물을 스핀 코팅하여 형성할 수 있다. 여기서, 실록산 폴리머는 5000 내지 8000의 수 평균 분자량을 갖고, 약 1.3 내지 1.7의 PDI(PolyDispersity Index) 값을 갖는다. 또한, 상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, 상기 n은 상기 수평균 분자량을 만족할 수 있는 양의 정수인 것이 바람직하다Specifically, the preliminary buffer layer 264 may be formed by spin coating a siloxane polymer composition including 2 to 7 wt% of the siloxane polymer represented by Structural Formula 1 and 93 to 98 wt% of the organic solvent. Here, the siloxane polymer has a number average molecular weight of 5000 to 8000, and has a PolyDispersity Index (PDI) value of about 1.3 to 1.7. In addition, in the formula 1, R is an alkyl group having 1 to 5 carbon atoms, and n is preferably a positive integer that can satisfy the number average molecular weight.

Figure 112007090798419-pat00040
------------[구조식 1]
Figure 112007090798419-pat00040
------------ [Structure 1]

상기 구조식 1로 표기되는 실록산 폴리머를 포함하는 실록산 폴리머 조성물에 대한 구체적인 설명은 상기 위에서 상세히 설명하였기 때문에 생략하기로 한다.The detailed description of the siloxane polymer composition including the siloxane polymer represented by Structural Formula 1 will be omitted since it has been described above in detail.

본 실시예에서 적용되는 예비 버퍼막(264)은 실록산 폴리머를 포함하는 실록산 폴리머 조성물로 형성할 수 있기 때문에 노광 공정이 요구되지 않는다. 따라서, 양산 공정시 고가의 노광 장비가 요구되지 않는다.Since the preliminary buffer film 264 applied in the present embodiment may be formed of a siloxane polymer composition containing a siloxane polymer, an exposure process is not required. Therefore, expensive exposure equipment is not required in the mass production process.

도 12를 참조하면, 상기 예비 버퍼막(264)을 베이킹 처리하여 경화시킨다. 상기 베이킹 공정은 약 160 내지 240℃의 온도에서 수행하고, 바람직하게는 180 내지 220℃의 온도에서 수행할 수 있다. 그 결과, 상기 실록산 폴리머가 경화된 버퍼막(미도시)이 형성된다. 상기 버퍼막은 상기 개구를 매몰하면서 도전막의 상면을 덮는 스핀온 글래스막이다.Referring to FIG. 12, the preliminary buffer layer 264 is cured by baking. The baking process may be carried out at a temperature of about 160 to 240 ℃, preferably at a temperature of 180 to 220 ℃. As a result, a buffer film (not shown) in which the siloxane polymer is cured is formed. The buffer film is a spin-on glass film covering the upper surface of the conductive film while the opening is buried.

이어서, 상기 몰드막 패턴 상에 위치하는 도전막이 노출될 때까지 상기 버퍼막을 전면 식각한다. 상기 전면 식각은 불화수소산을 포함하는 식각액을 이용한 습식 식각 공정이다. 그 결과 상기 버퍼막은 상기 도전막이 형성된 개구 내에 존재하는 버퍼막 패턴(266)으로 형성된다. Subsequently, the entire buffer layer is etched until the conductive layer positioned on the mold layer pattern is exposed. The front side etching is a wet etching process using an etchant containing hydrofluoric acid. As a result, the buffer film is formed of the buffer film pattern 266 existing in the opening in which the conductive film is formed.

도 13을 참조하면, 상기 몰드막(260) 상에 존재하는 도전막(262)을 제거하여 하부 전극(272)을 형성한다.Referring to FIG. 13, the lower electrode 272 is formed by removing the conductive layer 262 on the mold layer 260.

구체적으로, 상기 버퍼막 패턴(266)을 식각마스크로 이용하여 도전막(262)을 상기 몰드막(260)의 표면이 노출될 때까지 식각한다. 그 결과, 상기 도전막(262)은 상기 개구(255)들의 측벽에 면접하고, 실린더 형상을 갖는 하부 전극(270)으로 형성된다. 상기 공정을 수행하고 나면, 상기 하부 전극(270)의 실린더 내부에는 하부 버퍼막 패턴(266)이 남아있게 되고, 상기 하부 전극(270)의 외측벽은 몰드막(260)으로 둘러싸여 있게 된다Specifically, the conductive layer 262 is etched using the buffer layer pattern 266 as an etching mask until the surface of the mold layer 260 is exposed. As a result, the conductive layer 262 is in contact with sidewalls of the openings 255 and is formed as a lower electrode 270 having a cylindrical shape. After the process, the lower buffer layer pattern 266 remains inside the cylinder of the lower electrode 270, and the outer wall of the lower electrode 270 is surrounded by the mold layer 260.

도 14를 참조하면, 식각 용액을 이용한 습식 식각 공정을 수행하여 상기 몰드막(260)과 버퍼막 패턴을 제거한다. 상기 몰드막(260)과 버퍼막 패턴은 모두 실리콘 산화물을 포함하기 때문에 물, 불화수소산, 불화수소암모늄을 포함하는 LAL 용액을 이용한 습식 식각 공정에 의해 동시에 제거될 수 있다. 특히, 상기 LAL 용액은 상기 하부 전극의 부식 방지 및 산화물의 재흡착을 방지할 수 있는 금속부식 방지제 및 계면 활성제를 더 포함할 수 있다. Referring to FIG. 14, the mold layer 260 and the buffer layer pattern are removed by performing a wet etching process using an etching solution. Since both the mold layer 260 and the buffer layer pattern include silicon oxide, the mold layer 260 and the buffer layer pattern may be simultaneously removed by a wet etching process using a LAL solution including water, hydrofluoric acid, and ammonium bifluoride. In particular, the LAL solution may further include a metal corrosion inhibitor and a surfactant capable of preventing corrosion of the lower electrode and resorption of oxides.

도 15를 참조하면, 상기 하부 전극(270) 상에 균일한 두께를 갖는 유전막(280)을 형성한다. 상기 유전막(280)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다. Referring to FIG. 15, a dielectric film 280 having a uniform thickness is formed on the lower electrode 270. The dielectric layer 280 may be formed by depositing a metal oxide having a high dielectric constant. Examples of the metal oxides include aluminum oxide and hafnium oxide.

다음에, 상기 유전막(280) 상에 상부 전극(290)을 형성한다. 상기 상부 전극(290)은 금속 또는 금속을 포함하는 물질로 형성될 수 있다. 또는, 상기 상부 전극(290)은 금속 또는 금속을 포함하는 물질을 증착한 이 후에 폴리실리콘을 적층한 다층막으로 형성될 수 있다. 상기 공정을 통해, 디램 장치가 완성된다. Next, an upper electrode 290 is formed on the dielectric layer 280. The upper electrode 290 may be formed of a metal or a material including a metal. Alternatively, the upper electrode 290 may be formed of a multilayer film in which polysilicon is stacked after depositing a metal or a material including a metal. Through the above process, the DRAM device is completed.

이하, 실록산 폴리머 조성물의 제조시 적용되는 실록산 폴리머 및 실록산 폴리머를 합성하기 위해 적용되는 실리콘 화합물의 합성예, 실록산 폴리머 조성물의 실시예 및 평가예를 통하여본 발명을 더욱 상세하게 설명한다. 그러나, 합성예, 실시예 및 평가예는 본 발명을 예시하기 위한 것으로서 본 발명이 상기 합성예, 실시예 및 평가예에 의하여 한정되지 않고 다양하게 수정 및 변경시킬 수 있다.Hereinafter, the present invention will be described in more detail with reference to the synthesis examples of the siloxane polymer and the siloxane polymer composition, the examples of the siloxane polymer composition and the evaluation examples, which are applied in the preparation of the siloxane polymer composition. However, synthesis examples, examples, and evaluation examples are for illustrating the present invention, and the present invention is not limited to the above synthesis examples, examples, and evaluation examples, and may be variously modified and changed.

실리콘 화합물 합성Silicone compound synthesis

먼저, 하기 구조식 3으로 표기되는 제1 실리콘 화합물과 하기 구조식 4로 표기되는 제2 실리콘 화합물을 마련하였다. 이후 상기 제1 실리콘 화합물에 제2 실리콘 화합물을 약 1: 3의 몰비로 투입한 후 아이스 베스(ice bath)에서 약 4시간 동안 반응시켰다. 이후, 증류(distillation)에 의해 분리(isolation) 시킨 이후 실리콘 화합물(tris(diethylenemethyl)methylsilane) 65%를 수득하였다.First, a first silicone compound represented by the following Structural Formula 3 and a second silicone compound represented by the following Structural Formula 4 were prepared. Thereafter, the second silicon compound was added to the first silicon compound in a molar ratio of about 1: 3, and then reacted in an ice bath for about 4 hours. Thereafter, 65% of a silicon compound (tris (diethylenemethyl) methylsilane) was obtained after isolation by distillation.

Figure 112007004209725-pat00009
------------[구조식 2]
Figure 112007004209725-pat00009
------------ [Structure 2]

상기 구조식 2로 표기되는 실리콘 화합물이 수득되었는지 여부를 수소 핵자기공명(1H NMR) 분광법으로 확인하였다. 벤젠(C6D6)을 용매로 사용하고, 300MHz 핵자기 공명 장치를 사용하여 분석하였다. 분석 결과, 수소 핵자기공명 스펙트럼은 δ 0.03ppm(s, 12H), 0.47ppm (s, 6H), 5.4ppm (d, 6H)으로 나타났다.It was confirmed by hydrogen nuclear magnetic resonance ( 1 H NMR) spectroscopy whether or not the silicon compound represented by the formula (2) was obtained. Benzene (C6D6) was used as the solvent and analyzed using a 300 MHz nuclear magnetic resonance apparatus. As a result, the hydrogen nuclear magnetic resonance spectra were δ 0.03ppm (s, 12H), 0.47ppm (s, 6H), and 5.4ppm (d, 6H).

실록산 폴리머 조성물 제조Siloxane Polymer Composition Preparation

상기 합성예 3에서 수득된 실리콘 화합물이 0℃ 조건에서 반응하여 형성되고, 하기 구조식 1로 표기되며 수평균 분자량이 약 8000이고, PDI값이 약 1.4인 실록산 폴리머 4 중량%를 프로필렌 글리콜 모노메틸에테르 아세테이트 96중량%에 용해시켜 실록산 폴리머 조성물 제조하였다. 상기 구조식에서 n은 수 평균분자량이 약 8000을 만족할 수 있는 양의 정수이다.The silicon compound obtained in Synthesis Example 3 was formed by reacting under the condition of 0 ° C., and represented by Structural Formula 1 below, 4 wt% of a siloxane polymer having a number average molecular weight of about 8000 and a PDI value of about 1.4 was propylene glycol monomethyl ether. A siloxane polymer composition was prepared by dissolving in 96% by weight acetate. N is a positive integer in which the number average molecular weight can satisfy about 8000.

Figure 112007090798419-pat00041
------------[구조식 1]
Figure 112007090798419-pat00041
------------ [Structure 1]

갭필 특성 평가Gap Fill Characteristic Evaluation

약 1000Å의 깊이의 개구를 갖는 몰드막 패턴 및 상기 몰드막 패턴 상에 약 500nm의 두께를 갖는 하부 전극막(Ti/TiN)이 형성된 기판 상에 상기 실록산 폴리머 조성물을 스핀 코팅하였다. 이후, 상기 160 내지 240℃에서 경화시켜 버퍼막을 형성하였다. 이후 상기 결과물을 절단한 후 이차전자현미경으로 상기 실록산 폴리머 조성물로 형성된 버퍼막(실리콘 산화막)의 코팅 균일도 및 개구의 갭필 특성을 평가하였다. 그 결과가 도 16의 사진에 개시되어 있다.The siloxane polymer composition was spin-coated on a mold film pattern having an opening having a depth of about 1000 GPa and a lower electrode film (Ti / TiN) having a thickness of about 500 nm on the mold film pattern. Thereafter, curing was performed at 160 to 240 ° C. to form a buffer film. Thereafter, after cutting the resultant, the coating uniformity of the buffer film (silicon oxide film) formed of the siloxane polymer composition and the gap fill characteristics of the opening were evaluated by a secondary electron microscope. The result is disclosed in the photograph of FIG. 16.

도 16은 본 발명의 일 실시에 실록산 폴리머 조성물의 갭필 특성을 나타내는 SEM 사진이다.16 is a SEM photograph showing the gapfill characteristics of the siloxane polymer composition in one embodiment of the present invention.

도 16을 참조하면, 상기 실록산 폴리머 조성물로 코팅되어 형성된 버퍼막은 상기 개구를 완전히 매몰하면서 상기 몰드막 패턴을 덮도록 형성된 것을 확인할 수 있었다. 또한, 상기 몰드막 패턴 상에 형성된 버퍼막의 표면이 매우 균일한 것을 확인할 수 있었다. 이에 따라, 상기 실록산 폴리머 조성물로 형성된 버퍼막은 커패시터 하부전극을 형성하는데 적용될 수 있음을 확인할 수 있엇다.Referring to FIG. 16, it was confirmed that the buffer film formed by coating with the siloxane polymer composition was formed to completely cover the mold layer pattern while completely burying the opening. In addition, it was confirmed that the surface of the buffer film formed on the mold film pattern was very uniform. Accordingly, it can be seen that the buffer film formed of the siloxane polymer composition can be applied to form the capacitor lower electrode.

제거능력 특성 평가Removal ability characteristics evaluation

약 1000Å의 깊이의 개구를 갖는 몰드막 패턴(실리콘 산화막 패턴) 및 상기 몰드막 패턴의 개구 내에 존재하는 실린더 형상의 하부 전극 및 하부 전극 내에 존재하며 실록산 폴리머를 포함하는 버퍼막 패턴이 기판을 마련한다. 이후, 불화수소(HF)산, 불화암모늄(NH4F) 및 물을 포함하는 LAL 식각액을 이용하여 기판 상의 버퍼막 패턴과 몰드막 패턴을 동시에 제거하였다. 이후 상기 결과물의 상부를 이차전자현미경으로 관찰하여 잔류물 존재유무를 관찰하였다. 그 결과가 도 17의 사진에 개시되어 있다.A mold film pattern (silicon oxide film pattern) having an opening having a depth of about 1000 mm 3 and a cylindrical lower electrode present in the opening of the mold film pattern and a buffer film pattern present in the lower electrode and comprising a siloxane polymer provide a substrate. . Subsequently, the buffer layer pattern and the mold layer pattern on the substrate were simultaneously removed using an LAL etchant including hydrogen fluoride (HF) acid, ammonium fluoride (NH 4 F), and water. Thereafter, the upper part of the resultant was observed with a secondary electron microscope to observe the presence or absence of a residue. The result is shown in the photograph of FIG.

도 17은 본 발명의 일 실시예에 따른 버퍼막 패턴의 제거특성을 나타내는 SEM 사진이다.17 is a SEM photograph showing the removal characteristic of the buffer film pattern according to an embodiment of the present invention.

도 17을 참조하면, 상기 실록산 폴리머를 포함하는 버퍼막 패턴과 몰드막 패턴은 불화수소(HF)산, 불화암모늄(NH4F) 및 물을 포함하는 LAL용액에 의해 동시에 제거될 수 있는 것을 확인 할 수 있었다. 또한, 상기 버퍼막 패턴의 제거 이후에 기판 및 하부 전극의 표면 버퍼막 패턴의 식각 잔류물이 존재하지 않음을 확인할 수 있었다. 이에 따라, 상기 실록산 폴리머 조성물로 형성된 버퍼막 패턴은 커패시 터 하부전극을 형성하는데 적용될 수 있다. Referring to FIG. 17, it can be seen that the buffer layer pattern and the mold layer pattern including the siloxane polymer may be simultaneously removed by a LAL solution including hydrogen fluoride (HF) acid, ammonium fluoride (NH 4 F), and water. there was. In addition, it was confirmed that after the removal of the buffer layer pattern, there is no etching residue of the surface buffer layer pattern of the substrate and the lower electrode. Accordingly, the buffer film pattern formed of the siloxane polymer composition may be applied to form the capacitor lower electrode.

본 발명에 의하면, 상술한 패턴 형성 방법으로 형성되는 버퍼막 패턴은 약 5000 내지 8,000 수평균 분자량을 갖고, 상기 구조식 1로 표기되는 실록산 폴리머를 포함하고 있기 때문에 실리콘 산화막 패턴과 유사한 물성을 가질 수 있다. 이로 인해, 상기 버퍼막 패턴은 상기 도전막 패턴의 형성 이후에 습식 식각공정을 수행하여 상기 산화막 패턴과 함께 제거될 수 있다. 따라서, 상기 버퍼막 패턴을 이용한 패턴 형성은 반도체 소자의 패턴 및 커패시터의 제조공정의 단순화 및 공정 효율을 극대화시킬 수 있다.According to the present invention, since the buffer film pattern formed by the above-described pattern forming method has a number average molecular weight of about 5000 to 8,000, and includes the siloxane polymer represented by Structural Formula 1, it may have properties similar to those of the silicon oxide film pattern. . For this reason, the buffer layer pattern may be removed together with the oxide layer pattern by performing a wet etching process after the conductive layer pattern is formed. Accordingly, pattern formation using the buffer film pattern may simplify the manufacturing process of the pattern of the semiconductor device and the capacitor and maximize process efficiency.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (11)

하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합하여 형성되고, 하기 구조식 1로 표기되는 실록산 폴리머 2 내지 7중량% 및 상기 실록산 폴리머를 용해할 수 있는 알콜계 용매 93 내지 98중량%를 포함하는 실록산 폴리머 조성물.A siloxane polymer formed by crosslinking a silicone compound represented by the following Structural Formula 2 and comprising 2 to 7 wt% of the siloxane polymer represented by Structural Formula 1 and 93 to 98 wt% of an alcohol solvent capable of dissolving the siloxane polymer. Composition.
Figure 712008001290987-pat00042
----------------[구조식 1]
Figure 712008001290987-pat00042
---------------- [Structure 1]
Figure 712008001290987-pat00043
--------------[구조식 2]
Figure 712008001290987-pat00043
-------------- [Structure 2] (상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, n은 상기 실록산 폴리머의 수평균 분자량이 5000 내지 8000을 만족할 수 있는 양의 정수이고, 상기 구조식 2에서 R은 탄소수 1 내지 5의 알킬기이다.)(In Formula 1 R is an alkyl group having 1 to 5 carbon atoms, n is a positive integer that can satisfy the number average molecular weight of 5000 to 8000 of the siloxane polymer, in the formula 2 R is an alkyl group having 1 to 5 carbon atoms. .) 삭제delete 제 1항에 있어서, 상기 구조식 2의 실리콘 화합물은According to claim 1, wherein the silicon compound of Formula 2 is 하기 구조식 3으로 표기되는 제1 실리콘 화합물과 하기 구조식 4로 표기되는 제2 실리콘 화합물을 중합하여 형성하는 것을 특징으로 하는 실록산 폴리머 조성물.A siloxane polymer composition formed by polymerizing a first silicone compound represented by Structural Formula 3 and a second silicone compound represented by Structural Formula 4 below.
Figure 112007090798419-pat00013
-------[구조식 3]
Figure 112007090798419-pat00013
------- [Structure 3]
Figure 112007090798419-pat00014
----------[구조식 4]
Figure 112007090798419-pat00014
---------- [Structure 4] 제 1항에 있어서, 상기 실록산 폴리머는 5000 내지 8000의 수평균 분자량을 갖고, 1.3 내지 1.7의 PDI(PolyDispersity Index) 값을 갖는 것을 특징으로 하는 실록산 폴리머 조성물.The siloxane polymer composition of claim 1, wherein the siloxane polymer has a number average molecular weight of 5000 to 8000 and a polydispersity index (PDI) value of 1.3 to 1.7. 제 1항에 있어서, 상기 알콜계 용매는 메탄올(methanol), 에탄올(ethanol), 부탄올(butanol), 프로판올(propanol), 이소프로필알콜(isopropyl alcohol), n-부탄올(n-butanol), 1-메톡시-2-프로판올(1-methoxy-2-propanol), 프로필렌 글리콜 모노메틸 에테르(Propylene Glycol Monomethyl Ether) 이소부틸알콜(isobutyl alcohol)및 t-부틸알콜(t-butyl alcohol)로 이루어진 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 실록산 폴리머 조성물.According to claim 1, wherein the alcohol solvent is methanol (methanol), ethanol (ethanol), butanol (butanol), propanol (propanol), isopropyl alcohol (isopropyl alcohol), n-butanol (n-butanol), 1- Selected from the group consisting of methoxy-2-propanol, propylene glycol monomethyl ether, isobutyl alcohol and t-butyl alcohol A siloxane polymer composition comprising at least one. 도전성 구조물이 형성된 기판 상에 도전성 구조물을 노출시키는 개구를 갖는 몰드막 패턴을 형성하는 단계;Forming a mold film pattern having an opening exposing the conductive structure on the substrate on which the conductive structure is formed; 상기 개구가 형성된 몰드막 패턴 상에 균일한 두께를 갖는 도전막을 형성하는 단계;Forming a conductive film having a uniform thickness on the mold film pattern on which the opening is formed; 상기 도전막이 형성된 상기 몰드막 패턴의 개구에 매몰되고, 하기 구조식 1로 표기되는 실록산 폴리머를 포함하는 버퍼막 패턴을 형성하는 단계; Forming a buffer film pattern buried in the opening of the mold film pattern in which the conductive film is formed and including a siloxane polymer represented by Structural Formula 1; 상기 몰드막 패턴 상의 도전막을 제거하여 하부 전극을 형성하는 단계;Removing the conductive layer on the mold layer pattern to form a lower electrode; 상기 몰드막 패턴과 상기 버퍼막 패턴을 불화수소산을 포함하는 식각액을 이용하여 동시에 제거하는 단계;Simultaneously removing the mold layer pattern and the buffer layer pattern using an etchant including hydrofluoric acid; 상기 기판의 표면 및 하부 전극의 측벽에 유전막을 연속적으로 형성하는 단계; 및Continuously forming a dielectric film on a surface of the substrate and sidewalls of a lower electrode; And 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하되, Forming an upper electrode on the dielectric layer; 상기 실록산 폴리머는 하기 구조식 2로 표기되는 실리콘 화합물이 교차 결합되어 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.The siloxane polymer is a capacitor manufacturing method of a semiconductor device, characterized in that formed by cross-linking the silicon compound represented by the formula (2).
Figure 112007090798419-pat00044
----------------[구조식 1]
Figure 112007090798419-pat00044
---------------- [Structure 1]
Figure 112007090798419-pat00045
--------------[구조식 2]
Figure 112007090798419-pat00045
-------------- [Structure 2] (상기 구조식 1에서 R은 탄소수 1 내지 5의 알킬기이고, n은 상기 실록산 폴리머의 수평균 분자량이 5000 내지 8000을 만족할 수 있는 양의 정수이고, 상기 구조식 2에서 R은 탄소수 1 내지 5의 알킬기이다.)(In Formula 1 R is an alkyl group having 1 to 5 carbon atoms, n is a positive integer that can satisfy the number average molecular weight of 5000 to 8000 of the siloxane polymer, in the formula 2 R is an alkyl group having 1 to 5 carbon atoms. .) 삭제delete 제 6항에 있어서, 상기 실록산 폴리머는 5000 내지 8000의 수평균 분자량을 갖고, 1.3 내지 1.7의 PDI(PolyDispersity Index) 값을 갖는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.The method of claim 6, wherein the siloxane polymer has a number average molecular weight of 5000 to 8000 and a polydispersity index (PDI) value of 1.3 to 1.7. 제 6항에 있어서, 상기 버퍼막 패턴은The method of claim 6, wherein the buffer film pattern 상기 기판 상에 상기 실록산 폴리머 2 내지 7중량% 및 상기 실록산 폴리머를 용해할 수 있는 알콜계 용매 93 내지 98중량%를 포함하는 실록산 폴리머 조성물을 스핀 코팅하여 상기 개구를 매몰하면서, 상기 몰드막 패턴 상의 도전막을 덮는 예비 버퍼막을 형성하는 단계;Spin-coating a siloxane polymer composition comprising 2 to 7 wt% of the siloxane polymer and 93 to 98 wt% of an alcohol solvent capable of dissolving the siloxane polymer on the substrate to bury the opening, Forming a preliminary buffer film covering the conductive film; 상기 예비 버퍼막을 160 내지 240℃의 온도에서 경화시켜 버퍼막을 형성하는 단계; 및 Curing the preliminary buffer layer at a temperature of 160 to 240 ° C. to form a buffer layer; And 상기 버퍼막을 식각하여 상기 도전막이 형성된 개구 내에 존재하는 버퍼막 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.And etching the buffer film to form a buffer film pattern present in an opening in which the conductive film is formed. 제 6항에 있어서, 상기 몰드막은 실리콘 산화물을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.The method of claim 6, wherein the mold layer includes silicon oxide. 제 6항에 있어서, 상기 식각액은 불화수소(HF)산, 불화암모늄(NH4F) 및 물을 포함하는 것을 LAL 식각액인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.The method of claim 6, wherein the etchant comprises a LAL etchant including hydrogen fluoride (HF) acid, ammonium fluoride (NH 4 F), and water.
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