KR100830390B1 - 고속 ｗｃｄｍａ 획득 방법 및 장치 - Google Patents

Abstract

가변 지속시간 샘플 누산, 디코더 추정치의 유효성 테스트, 및 PERCH 채널 내에서 다수의 동기 신호의 병렬 디코딩을 이용하는 WCDMA 통신 시스템에서 신호의 동기를 고속으로 획득하기 위한 방법 및 장치. 수신기는 슬롯 타이밍을 신뢰할 수 있게 판정하기 위해 필요한 샘플을 누산한다. 슬롯 타이밍 추정치가 유효성 테스트를 통과할 때까지, 샘플들은 프레임 타이밍 추정치에 대하여 누산된다. 프레임 타이밍 추정치가 유효성 테스트를 통과할 때까지, 샘플은 채널의 파일럿 오프셋을 판정하기 위해 분석된다.

동기, 획득, CDMA

Description

고속 ＷＣＤＭＡ 획득 방법 및 장치{METHOD AND APPARATUS FOR FAST WCDMA ACQUISITION}

도 1 은 WCDMA PERCH 채널의 구조도.

도 2 는 종래 기술의 동기 방법에 따라서 WCDMA PERCH 채널을 송신하는 데 이용되는 장치의 블록도.

도 3 은 종래 기술의 방법에 따라서 WCDMA 시스템에서 동기를 획득하는 데 이용되는 장치의 블록도.

도 4 는 본 발명의 실시형태에 따라서 WCDMA 시스템에서 동기를 획득하는 방법을 나타낸 도면.

도 5 는 본 발명의 다른 실시형태에 따라서 WCDMA 시스템에서 동기를 획득하는 방법을 나타낸 도면.

도 6 은 본 발명의 실시형태에 따라서 WCDMA 신호의 동기를 획득하는 데 이용되는 상세 블록도.

도 7 은 본 발명의 실시형태에 따라서 구성된 1 차 동기 코드 검출 장치의 블록도.

도 8 은 본 발명의 실시형태에 따라서 구성된 2 차 동기 코드 검출 장치의 블록도.

도 9 는 본 발명의 실시형태에 따라서 구성된 파일럿 오프셋 검출 장치의 블록도.

* 도면의 주요부분에 대한 부호의 설명 *

202: 안테나 204: 수신기

206: PSC 검출기 208: SSC 검출기

210: 파일럿 검출기 212: 제어 프로세서

302: 가산 블록 304: 누산기

310: 매칭 필터 312: 컨버터 블록

314: 슬롯 타이밍 판정 모듈 402: SSC 샘플 버퍼

404: SSC 심볼 상관기 406: SSC 디코더

502: 파일럿 샘플 버퍼 504: 파일럿 상관기

본 출원은, "고속 WCDMA 획득 방법 및 장치"의 명칭으로 1999년 6월 30일자로 출원되어 현재 본 출원의 양수인에게 양도된 공동-계류 출원번호 제09/345,283호의 계속출원이다.

본 발명은 무선 통신에 관한 것이다. 보다 구체적으로, 본 발명은 비동기 코드 분할 다중 접속 (CDMA) 시스템에서 수신신호와 동기를 획득하고, 수신 신호를 식별하는 개선된 방법에 관한 것이다.

최근에, 국제 전기통신 연합은, 무선 통신 채널로 고속 데이터 서비스 및 고품질 음성 서비스를 제공하는 제안된 방법을 제출할 것을 요청했다. 제안 중의 하나를 유럽 통신 표준 협회 (ETSI) 에서 발표하였는 데, 그 제목이 "The ETSI UMTS Terrestrial Radio Access (UTRA) ITU-R RTT Candidate Submission) 로서, 이하 WCDMA 라 부른다. 이러한 제안서의 내용은 공지 기록으로서 당해 기술분야에 공지되어 있으며, 여기에서 설명되는 WCDMA 시스템에서의 PERCH 채널의 이용을 개시하고 있다.

도 1 은 이동국이 기지국과 동기를 획득하는 데 이용되는, WCDMA 통신 시스템의 각 기지국에 의해 WCDMA PERCH 채널상으로 송신되는 프레임의 부분을 나타낸 것이다.

프레임은 지속시간이 10 밀리초이고 40,960 개의 칩으로 이루어진다. 프레임은 각각 2560 개의 칩을 갖는 16 슬롯으로 분할된다. 그러면, 각 슬롯은 각각이 256 칩으로 이루어지는 10 개의 연속하는 부분으로 분할되는 것으로 생각할 수 있다. 설명 목적에서, 각 슬롯의 10 개의 부분은 1 부터 10 까지 넘버링되고, 1 은 각 슬롯의 제일 먼저 전송된 256 칩이다.

프레임 내의 각 슬롯의 첫 번째 256 칩 (부분 1) 은 서로의 위에서 송신되는 2 개의 직교 시퀀스로 이루어진다. 2 개의 직교 시퀀스의 첫 번째 시퀀스는 1 차 동기 코드 (PSC) 시퀀스이다. PSC 시퀀스는 모든 슬롯과 WCDMA 시스템내의 모든 기지국에 대하여 동일한 시퀀스이다. 부분 1 에서 송신되는 2 개의 직교 시퀀스의 두 번째 시퀀스는 2차 동기 코드 (SSC) 이다. 17 개의 가능한 SSC 시 퀀스 중의 하나가 각 슬롯 내에서 송신된다.

각 슬롯의 부분 2 내지 5 는, 송신 기지국의 시스템 아이덴터티 (identity) 및 기지국과의 통신시 모든 이동국에 일반적으로 이용되는 다른 정보와 같은 동보 데이터(broadcast data)를 포함한다. 각 슬롯의 부분 6 내지 10 은 상술한 UTRA 표준에 의해 정의되는 직교 골드 코드 (Orthogonal Gold code) 에 따라서 생성되는 파일럿 신호를 전달하는 데 이용된다.

PSC 신호 및 SSC 신호는 각 프레임의 동일한 256 칩 부분 동안 송신되기 때문에, 각각은 다른 부분내의 신호의 전력의 절반으로 송신된다. 즉, PSC 신호는 각 슬롯의 부분 2 내지 10 내의 신호보다 3dB 낮은 전력으로 송신된다. 또한, SSC 신호는 부분 2 내지 10 에서의 신호와 비교하여 -3dB 로 송신된다. 이렇게 하면 PSC 검출 및 SSC 검출이 더 어렵게 되지만, 송신 신호 전력을 각 프레임에 걸쳐 일정하게 유지할 수 있다.

도 2 는 제안된 WCDMA 제 3 세대 통신 시스템에서, 초기 시스템 획득을 위해 이용되는 PERCH 채널을 생성하는 데 이용되는 장치를 도시한다. 1 차 동기 코드 (PSC) 생성기 (1) 는 후술하는 시스템 획득의 제 1 단계에서 이용되는 소정의 256 칩 시퀀스를 생성한다. PSC 는 통신 시스템 내의 모든 기지국에 대하여 동일하고 각 프레임의 각 슬롯의 첫 번째 256 칩으로 펑처링된다.

WCDMA 시스템에서, 각 기지국은 직교 골드 코드를 이용하여 그 송신물을 확산한다. 직교 골드 코드의 생성은 당해 기술분야에서 공지되어 있다. WCDMA에서, 모든 골드 코드는 동일한 생성 다항식을 이용하여 생성된다. 주어 진 기지국에 대하여 골드 코드의 총 512 개의 가능한 타이밍 오프셋이 존재한다. 이러한 오프셋은 프레임의 시작에 대하여 측정되고 어떠한 중앙집중 타이밍 신호에 대해서도 측정되지 않는다. 타임-오프셋 골드 코드는 각 10 밀리초 프레임의 끝단에서 절단 (truncate) 된 후에, 각 프레임의 시작에서 오프셋 포인트로부터 반복된다.

WCDMA 기지국은 2 개의 기능을 하는 2차 동기 코드 (SSC) 를 송신한다. 첫째, 2 차 동기 코드는 기지국의 프레임 타이밍을 식별하는 데 이용된다. 둘째, 2차 동기 코드는, 가능한 512 오프셋의 16 개의 서브셋으로 직교 골드 코드 오프셋을 한정하는 그룹 식별 정보 (GI) 를 제공한다. 제안된 WCDMA 시스템에는, 각각 16 개의 골드 코드 오프셋의 세트와 관련되는 32 개의 상이한 그룹 아이덴터티가 있다.

그룹 식별 정보는 SSC 외부 코더 (2) 에 제공된다. 그룹 식별 정보는, 각각 17 개의 가능한 값 중의 하나를 갖는 32 개의 가능한 16 엘리먼트 코드 워드 중의 하나로 매핑된다. 코드워드를 콤마 프리 코드 (comma free code) 로 선택하면, 임의의 코드워드의 임의의 순환 시프트는 적합한 코드 워드가 아닌 벡터가 된다. 이후, 코드워드의 엘리먼트들은, 코드워드의 엘리먼트의 각각을 256 칩 시퀀스로 매핑하는 SSC 내부 코더 (3) 에 제공된다. 코드워드의 엘리먼트가 매핑될 수 있는 가능한 256 칩 SSC 시퀀스의 각각은 코드워드의 엘리먼트를 인코딩하는 데 이용되는 임의의 다른 시퀀스에 직교한다. 또한, 가능한 256 칩 SSC 시퀀스의 각각은 PSC 에 의해 이용되는 256 칩 시퀀스에 직교한다. 16 개의 256 칩 SSC 시퀀스의 각각은, 각 프레임내의 슬롯의 부분 1 의 첫 번째 256 칩으로 펑처링되는 PSC 시퀀스에 더해진다.

PSC 시퀀스와 SSC 시퀀스는 가산기 (6) 에서 합해진다. 그 시퀀스들은 서로 직교하기 때문에, 수신기에서 서로 구별될 수 있고, 단일 경로 분석에서 서로 간섭하지 않을 것이다. 또한, 동보 공통 데이터는 프레임의 각 슬롯의 부분들 2 내지 5 로 펑처링된다. 각 프레임 내의 슬롯의 나머지 1280 칩 (부분 6 내지 10 을 점유함) 은 기지국으로부터의 송신물을 확산하는 데 이용되는 직교 골드 코드 시퀀스의 펑처링되지 않는 나머지 칩으로 이루어진다. 각 슬롯내의 직교 골드 코드 시퀀스의 첫 번째 1280 칩은 PSC/SSC 및 공통 동보 정보에 의해 펑처링된다.

도 3 은 WCDMA 통신 시스템에서 동기를 획득하는 기술의 현재 상태를 도시한다. 신호는 안테나 (10) 에서 수신되고 수신기 (RCVR; 11) 에 제공된다. 수신기 (11) 는 수신 신호를 다운 컨버팅하고, 증폭하고, 샘플링하고, 그 샘플을 일차 동기 코드 (PSC) 검출기 (12) 에 제공한다. PSC 는 각 프레임의 16 개의 슬롯의 각각의 부분 1 에서 중복적으로 송신된다. PSC는 오류 검출의 경향이 있는 매우 약한 코딩을 이용하여 매우 낮은 전력으로 송신된다. 오류 검출의 가능성을 만족스러운 수준으로 줄이기 위하여, 현재 고안된 시스템은 샘플의 3 개의 풀 프레임 (full frame) 을 버퍼에 누산한다.

하기의 설명에서는 샘플링이 1x 이고 단지 실수샘플(real samples)이 취해진다고 가정한다. 실제로, WCDMA 시스템은 QPSK 변조를 이용하므로, 샘플링은 복 소수가 될 것이며, 정확한 검출의 가능성을 증가시키기 위해서는 오버 샘플링이 바람직하다.

슬롯 버퍼 (14) 는 2560 개의 샘플을 홀딩할 수 있는 순환 버퍼 (circular buffer) 이다. 슬롯 버퍼 (14) 의 엘리먼트는 슬롯 타이밍 획득의 시작시 0 으로 초기화된다. 첫 번째 2560 샘플은 슬롯 버퍼 (14) 로 직접 제공된다. 그 후, 3 개의 프레임 기간의 나머지 기간에 걸쳐 수신된 샘플들이 식

ACCUM_SAMP(i) = ACCUM_SAMP(i) + NEW_SAMP(i+2560n) ----- (1)

에 따라서 슬롯 버퍼 (14) 에 저장된 대응 누산 샘플값들과 가산기 (summer; 13) 에서 가산되며, 여기서, i 는 0 내지 2559 사이의 슬롯 칩 번호, ACCUM_SAMP(i) 는 슬롯 버퍼 (14) 에 저장된 i 번째 값, NEW_SAMP(i) 는 수신된 i 번째 샘플, n은 0 내지 47 의 슬롯 번호 (3 개의 풀 프레임내의 슬롯의 개수에 해당함)이다.

신호 누산의 첫 번째 30 밀리초 동안, 스위치 (30) 는 가산기 (13) 가 출력한 값이 슬롯 버퍼 (14) 에 다시 저장되도록 세팅된다. 신호 누산 기간의 종료 시, 스위치 (30) 는 가산기 (13) 로부터의 출력 값을 상관기 (15) 에 제공하도록 동작한다. 상관기 (15) 의 기능은 슬롯 버퍼 (14) 내의 2560 개의 가능한 위치 내에서 PSC 시퀀스를 검출하는 것이다. 당업자는 슬롯 버퍼 (14) 가 랩 어라운드형 어드레싱 (wrap around addressing) 에 의해 모든 가능한 가정을 테스트할 수 있는 순환 버퍼임을 알 수 있다. 상관기 (15) 는 256 개의 누산된 신호 샘플을 256 칩 PSC 시퀀스와 상관시키고, 그로 인한 256 개의 계산된 상관 에너지를 최대 치 검출기 (MAX DETECT; 16) 에 제공한다. 최대치 검출기 (16) 는 저장된 누산 샘플에서 PSC 시퀀스와의 최고 상관 지점을 검출한다.

슬롯 내의 PSC 를 검출하여, 수신기는 슬롯 레벨의 타이밍 동기를 획득함으로써, 수신기는 프레임의 각 슬롯이 시작하는 지점을 알 수 있다. 슬롯 타이밍 정보는 멀티플렉서 (31) 에 제공된다. 실제로, 슬롯 타이밍 정보는 슬롯 타이밍 정보를 이용하여 멀티플렉서 (31) 의 동작을 제어하는 제어 프로세서 (미도시) 에 제공된다.

또한, SSC 는 낮은 에너지에서 송신되고, 수신 신호에서 충분한 신뢰도를 달성하기 위하여, 2 개의 중복 송신된 SSC 심볼의 누산을 요한다. 각 슬롯에 대하여 값이 동일한 PSC 와는 달리, SSC 는 각 슬롯에서 17 개의 가능한 값들 중의 하나의 값을 가질 수 있다. 따라서, SSC 데이터를 누산하기 위해서는 서로 다른 프레임들의 슬롯으로부터의 샘플을 누산하는 것이 필요하다. 프레임의 8 번째 슬롯내의 SSC 시퀀스는 그 프레임에서 9 번째 슬롯 내의 SSC 시퀀스와 반드시 같을 필요는 없다. 그러나, 주어진 프레임의 8 번째 슬롯내의 SSC 시퀀스는 후속 프레임의 8번째 슬롯 내의 SSC 시퀀스와 동일하고, 의미있게 누산될 수 있다.

멀티플렉서 (31) 는 다수의 프레임 기간 동안 수집된 샘플들을 수신하며, 각 프레임 기간은 16 개의 연속하는 슬롯과 일치한다. 멀티플렉서 (31) 는 각 슬롯의 첫 번째 256 샘플 (SSC 시퀀스를 포함하는 슬롯의 부분 1) 을, PSC 검출기 (12) 와 유사하게 기능하는 16 개의 가능한 SSC 내부 코드 검출기 (18) 중의 하나에 제공한다. SSC 디코딩을 위해 샘플을 누산하기 시작할 때, 각 SSC 내부 검 출기 (18) 내의 SSC 버퍼 (21) 는 모든 엘리먼트를 0 으로 세팅함으로써 클리어 (clearing) 된다. 또한, 스위치 (20) 는, 가산기 (19) 에 의해 출력된 값들이 SSC 버퍼 (21) 에 다시 저장되도록 구성된다.

첫 번째 프레임 기간부터, 첫 번째 슬롯 기간의 부분 1 은 SSC 내부 코드 검출기 (18a) 에 제공되고, 2 번째 슬롯 기간의 부분 1 은 SSC 내부 코드 검출기 (18b) 로 제공되고, 16 번째 슬롯 기간의 부분 1은 SSC 내부 코드 검출기 (18b) 에 공급될 때까지 이와 같은 방식이 계속 수행된다. 제 2 기간 동안, 첫 번째 슬롯 기간의 부분 1 은 다시 SSC 내부 코드 검출기 (18a) 에 제공되고, 2 번째 슬롯 기간의 부분 1 은 SSC 내부 코드 검출기 (18b) 에 제공되고, 16 번째 슬롯 기간의 부분 1 이 SSC 내부 코드 검출기 (18p) 에 제공될 때까지 이와 같은 방식이 계속 수행된다. 이와 같이, 다수의 프레임 기간동안 각 프레임의 16 개의 슬롯의 각각에 대응하는 SSC 시퀀스를 누산한다.

SSC 샘플을 누산한 후에, 스위치 (20) 는 저장된 누산 샘플을 SSC 버퍼 (21) 로부터 상관기 (22) 로 제공하도록 토글링 (toggle) 한다. 상관기 (22) 는 누산 샘플과 각각의 17 개의 가능한 정규(legitimate) 시퀀스 (c₁, c₂, ...., c₁₇) 사이의 상관 에너지를 계산하고, 그 상관 에너지를 최대치 검출기 (MAX DETECT; 23) 에 제공한다. 최대치 검출기 (23) 는 최대 상관 에너지를 갖는 정규 시퀀스를 선택하고, 그 시퀀스를 SSC 외부 디코더 (24) 에 제공한다. SSC 내부 코드 검출기 (18) 로부터의 16 개의 시퀀스 추정치의 수신시, SSC 외부 디코더 (24) 는 가 장 가능성있게 송신된 16 엘리먼트 코드워드를 판정한다.

SSC 외부 디코더 (24) 는 시퀀스 추정치를 코드워드 엘리먼트 (c₁, c₂, ..., c₁₇) 로 변환하고, 변환된 코드워드를 모든 규정 코드워드 및 이들의 모든 순환 시프팅된 코드워드와 비교한다. 가장 가능성있게 송신된 코드워드의 선택시, SSC 외부 디코더는 프레임 타이밍을 검출하고, 기지국의 그룹 식별 정보 (GI) 를 디코딩한다.

이 경우, 파일럿 채널 획득을 고려하여 샘플이 저장되며, 3 단계 중 마지막인 단계는 기지국 타이밍을 획득하는 단계로 진행한다. 파일럿은, 모든 슬롯의 첫 번째 절반으로 펑처링된 동보 데이터 및 PSC/SSC 채널 데이터를 갖는 연속 직교 골드 코드이다. 프레임 타이밍의 시작은, 기지국에 의한 전송을 확산하는 데 이용되는 직교 골드 코드의 획득을 행하는 데 필요한 메모리의 양을 줄이는 데 이용된다. 하프 프레임 버퍼 (27) 는, 다른 정보에 의해 펑처링 되지 않는 부분인, 프레임 내의 각 슬롯의 단지 두 번째 절반만을 저장한다. 하프 프레임 버퍼 (27) 는 20,480 개의 샘플을 저장한다.

디코딩된 그룹 식별 정보는 직교 골드 코드 생성기 (OGC GEN; 25) 에 제공된다. 그룹 식별 정보에 대하여, 직교 골드 코드 생성기 (25) 는 16 개의 가능한 마스크들의 세트를 선택한다. 단일 다항식이, 시퀀스 및 확산 동작을 수행하는 데 이용되는 시퀀스의 10 밀리초의 절단 부분을 생성하는 데, 이용된다. 확산에 이용되는 시퀀스의 특정 부분들은, 당해 기술분야에서 공지되고 발명의 명칭이 "SYSTEM AND METHOD FOR GENERATING SIGNAL WAVEFORMS IN A CDMA CELLULAR TELEPHONE SYSTEM" 이고, 본원의 양수인에게 양도되었으며 여기서 참조한 미국 특허 번호 제 5,103,459 호에 상세히 설명된 마스킹 동작에 의해, 선택된다.

생성기 (25) 는 10 밀리초 송신물을 확산하는 데 이용되는 시퀀스일 수 있는 40,960-칩 직교 골드 코드 시퀀스를 생성한다. 생성기 (25) 로부터의 시퀀스는 게이팅 엘리먼트 (26; gating element) 에 제공된다. 게이팅 엘리먼트 (26) 는, PSC/SSC 에 의해 펑처링된 파일럿 채널의 부분들에 대응하는, 생성기 (25) 에 의해 출력된 시퀀스의 각 625 μm 기간의 첫번째 절반을 게이팅 아웃하고, PERCH 채널의 송신 내에 공통 채널 데이터를 동보한다.

게이팅 엘리먼트 (26) 로부터 게이팅된 시퀀스는 상관기 (28) 에 제공된다. 상관기 (28) 는 국부적으로 생성되어 게이팅된 직교 골드 코드 시퀀스와 하프 프레임 버퍼 (27) 에 저장된 샘플사이의 상관도를 계산한다. 각 잠재적인 오프셋에 대한 상관 에너지는 최대치 검출기 (29) 에 제공된다. 수신기가 이미 프레임 레벨 타이밍을 획득했고, 직교 골드 코드 시퀀스는 프레임 경계에서 리셋되었기 때문에, 단지 16 개의 오프셋 가정 (O₁, O₂, ..., O₁₆) 만을 테스트할 필요가 있다.

16 개의 가능한 오프셋 가정을 테스트한 후에, 최대치 검출기 (29) 는 가장 가능성있는 오프셋을 출력한다. 프레임 타이밍 정보와 확산을 수행하는 데 이용하는 마스크에 의해, 수신기는 페이징 채널을 수신하고, 송신 기지국과 양방향 통신을 개시할 수 있다.

현대의 WCDMA 제안에서는, PSC, SSC 및 파일럿 오프셋 디코딩을, 동기가 획득될 때까지, 고정된 개수의 프레임 기간에서 시도한다. 한번에 6 개의 프레임 기간을 분석하며, 첫 번째 3 개의 프레임은 PSC 슬롯 타이밍을 추정하는 데 이용하고, 다음 2 개의 프레임은 SSC 코드 워드를 디코딩하는 데 이용되고, 마지막 프레임은 파일럿을 디코딩하는 데 이용한다. 이러한 6-프레임 기간 중의 하나가 PSC, SSC 및 파일럿의 만족스러운 디코딩이 없이 경과할 때마다, 프로세스는 다른 6 프레임으로 다시 시작한다. PSC 및 SSC 시퀀스는 프레임의 다른 부분들에 비해 낮은 전력으로 송신되기 때문에, 일반적으로 프레임 기간의 많은 이런 세트들은 모든 3 가지 타입의 정보를 하나의 세트로 성공적으로 디코딩하기 전에 경과한다.

동기를 획득하는 이 방법이 갖는 문제점은, 이러한 방식으로 성공적으로 WCDMA 채널을 획득하는 데 평균 500 밀리초의 시간이 소요된다는 것이다. 이는 현대의 CDMA 무선 시스템에서 핸드오프를 성공적으로 완료하는 데 일반적으로 허용되는 200-밀리초보다 더 길며, 비성공적인 핸드오프 동작으로 인해 통화 단절을 일으킬 수 있다. 따라서, 당해 기술분야에서는 WCDMA 통신 시스템에서 동기를 보다 고속으로 획득하는 방법이 요청되고 있다.

본 발명은, WCDMA 통신 시스템에서, 현재 제안된 방법들보다 보다 빠르게 동기를 획득하는 데 이용할 수 있다. 본 발명의 다양한 실시형태는, 동기에 요구하는 시간을 최소화하기 위해, 더 긴 PSC 및 SSC 샘플 누산 기간, 및 PSC, SSC 및 파일럿 정보의 병렬 디코딩을 이용한다.

상술한 종래 기술의 방법은 샘플의 3 개의 프레임 기간에 기초하여 PSC 슬롯 타이밍의 추정치를 산출한다. 그 슬롯 타이밍의 추정치가 부정확할 경우, 후속 SSC 및 파일럿 정보의 디코딩은 실패하고, SSC 샘플의 수집을 다시 시작한다. 후속 3-프레임 슬롯 타이밍 추정치를 형성할 때, 슬롯 타이밍의 이전의 3 프레임 추정치를 형성하는 데 이용한 샘플은 제외한다.

본 발명의 실시형태는, 소수의 프레임에 기초하여 부정확하게 판단을 하는 대신에, 보다 긴 PSC 샘플 누산 기간을 부여한다. 또한, 본 발명의 실시형태는 누산 샘플로부터 형성된 PSC 슬롯 타이밍 추정치의 유효성을 평가하는 테스트를 포함한다. 또한, 유효한 슬롯 타이밍 추정치를 획득할 때까지, PSC 샘플들을 계속하여 누산하는 방법을 더 포함한다. 모든 슬롯들에 대하여 PSC 시퀀스만이 동일하기 때문에, 슬롯-와이드 버퍼 (slot-wide buffer) 내의 샘플의 누산에 의해 PSC 시퀀스는 다른 누산 값들의 필드위로 상승시킬 수 있다. 슬롯 타이밍에서 "최상 추측(best guess)" 이지만 유효성 테스트를 통과하지 못하는 슬롯 타이밍 추정치가 생성되면, 그것을 예비 SSC 샘플 누산을 위한 기준으로 이용한다. 이 "최상 추측" 슬롯 타이밍 추정치가 나중에 테스트를 통과하여 유효하게 되면, 그 누산된 SSC 샘플을 SSC 코드 워드를 디코딩하는 데 이용한다. 이러한 병렬 샘플 누산에 의해 본 발명의 실시형태는, 더 짧은 샘플 누산 기간 후에 보다 신뢰성 있는 SSC 코드 워드의 디코딩을 달성할 수 있게 한다.

본 발명의 실시형태는 SSC 코드와 파일럿 오프셋의 병렬 처리를 더 포함한다. 또한, SSC 디코딩 프로세스는 유효성 테스트를 포함하지만, 파일럿 오프셋을 추정하는 데 이용되는 중간 "최상 추측" SSC 코드를 생성한다. SSC 코드의 후속 샘플 누산이 "최상 추측" SSC 코드의 유효성을 지원하면, 대응 파일럿 오프셋 추정치를 즉시 이용할 수도 있다. SSC 와 파일럿 오프셋을 동시에 디코딩하기 때문에, 이 방법을 병렬이라 한다.

본 발명의 다양한 실시형태에서는, 누산 샘플값의 병렬 처리에 의해 WCDMA 채널과의 보다 신속한 동기가 이루어진다. 이러한 실시형태들을 이용하여, 강한 수신 신호 레벨에 대하여 겨우 10 또는 30 밀리초내에 동기를 달성할 수 있다. 그러나, 수신 신호가 약할 경우에도, 본 발명에 의해 가능한, 보다 효율적인 누산 샘플들의 이용에 의해 종래 기술보다 더 빠른 동기가 이루어질 수 있다.

다음으로, 본 발명의 특징, 목적 및 이점을 동일한 도면부호로 대응부재를 나타낸 도면을 참조하여, 자세히 설명한다.

상세한 설명

도 4 는 본 발명의 실시형태에 따라서 제안된 WCDMA PERCH 채널 구조를 이용하여 이동국과 기지국간에 타이밍과 동기를 획득하는 데 이용되는 방법의 흐름도를 나타낸 것이다. 이 방법은 하나 이상의 슬롯에 대하여 다운 컨버팅된 입력 신호를 샘플링하는 단계로 시작한다. 도 1 의 설명과 같이, 각 WCDMA 프레임은, 각각 2560 개의 칩 길이인 16 개의 슬롯을 포함한다. PSC 시퀀스는 각 슬롯의 첫 번째 256 칩에서 송신된다.

획득 시스템을 수신 신호의 슬롯 타이밍에 동기시키기 위해서, 제 1 기간 f₁ 동안 그 수신된 데이터와 1 차 동기 코드 (PSC) 시퀀스가 상관된다. 이 단계 102 는, 프레임 기간 번호 1 에서 슬롯에 대해 수집한 샘플들을, 제 1 슬롯 타이밍 추정치, 즉, PSC₁ 에 도달시키는 데 PSC 시퀀스와 상관시켜 이용하는 것을 나타내는, 공식 PSC(f₁) =＞ PSC₁ 로 나타낸다.

본 발명의 예시적인 실시형태에서, PSC 슬롯 타이밍 추정치는 다수의 슬롯 기간동안 샘플들을 누산하여 형성된다. 이는, 하나의 슬롯 기간 동안 샘플링된 데이터를 홀딩하기에 충분하게 큰 슬롯 샘플 버퍼를 이용하고, 후속 슬롯 기간 동안 수집된 후속 샘플들을 추가함으로써 달성할 수 있다. 예를 들어, 수신 신호를 하프-칩 간격으로 샘플링할 경우, PSC 슬롯 타이밍 추정을 수행하는 데 5120 개의 샘플 빈 (bin) 을 갖는 슬롯 샘플 버퍼를 이용할 수 있다. 추정할 제 1 슬롯 기간 동안 5120 개의 샘플을 5120 개의 샘플 빈에 각각 저장한 후에, 제 2 슬롯 기간 동안 수집한 각 샘플을 해당 빈에 추가한다. 이런 방식으로, BIN₁ 은 샘플들의 합 S₁ + S₅₁₂₁ + S₁₀₂₄₁ 등을 수용한다. PSC 시퀀스가 일정하고, 각 슬롯의 동일한 위치에서 송신되기 때문에, 이러한 "소프트 결합" 누산 방법은 한 슬롯 기간 동안 가능한 것보다 더 양호한 추정치를 얻을 수 있다.

바람직한 실시형태에서, 수신 샘플과 PSC 시퀀스 사이의 상관도를 디지털 매칭 필터를 이용하여 측정한다. 예를 들어, 16 개의 연속 슬롯 기간동안 수신한 샘플을 5120 개의 하프-칩 샘플 빈으로 누산하는 경우, 그 512-샘플 PSC 시퀀스와 5120 개의 가능한 512-빈 그룹 각각과의 상관도를 측정하기 위해 PSC 디지털 매칭 필터를 이용한다. 5120-빈 슬롯 샘플 버퍼는, 그 슬롯 기간 내의 모든 가능한 오프셋으로 랩 어라운드 어드레싱에 의해 상관 에너지를 생성할 수 있는 순환 버퍼로서 구현한다. 예를 들어, 5100의 오프셋으로 512-빈 기간을 생성하기 위해서, 이 매칭 필터는 빈 번호 5100 내지 5120 과 상관되며, 이후 빈 1 내지 491 과 상관될 것이다.

여기서 본 발명은 디지털 매칭 필터를 이용하여 설명하였지만, 당업자는, 본 발명의 범위에서 일탈함이 없이 아날로그 매칭 필터와 승산 및 적분 회로와 같은 다른 형태의 상관을 이용할 수 있다는 것을 알 수 있다.

본 발명의 바람직한 실시형태에서, 샘플링 단계는 당해 기술분야에서 공지된 복소 샘플링 (complex sampling) 을 수반한다. 또한, 실수 샘플링을 포함하지만 이제 제한하지 않고, 다른 형태의 샘플링을 본 발명으로부터 일탈함이 없이 이용할 수 있다.

본 발명의 바람직한 실시형태에서는, 샘플을 하프 칩 간격으로 수집한다. 따라서, 수신한 256-칩 PSC 시퀀스를 512 샘플 간격 내에 나타낼 수 있다. 복소 샘플을 이용하는 경우, 수신한 샘플 스트림은, 1024 개의 샘플, 즉, 512 개의 동위상 (I) 샘플 및 512 개의 직교 위상 샘플에 대한 상관도에 대하여, 평가될 수 있다.

본 발명의 바람직한 실시형태에서, 데이터를 누산하고 PSC 동기를 위해 이용 하는 제 1 기간 f₁ 은 풀 프레임 기간 (16 슬롯) 이다. 그러나, 제 1 기간 f₁ 은, 본 발명에서 일탈함이 없이, 16 개의 슬롯 보다 적은 것 또는 16 개의 슬롯의 임의의 배수를 포함한, 임의의 개수의 슬롯 기간일 수 있다.

단계 104 는 단계 102 에 후속하는 제 2 기간 f₂ 동안에 수신한 샘플에 대하여 수행하는 처리를 나타낸다. 단계 104 에서, 식 "SSC(f₂, PSC₁) =＞ SSC₁" 으로 표시된 바와 같이, 2차 동기 코드 (SSC) 정보를 디코딩하는 데, 추정치 PSC₁ 으로부터의 슬롯 타이밍을 이용한다. SSC 코드 워드를 디코딩하는 것은 각 슬롯에 존재하는 SSC 심볼을 디코딩하는 단계와, 생성된 SSC 심볼로부터 SSC 코드 워드를 디코딩하는 단계로 이루어지는 것을 포함하는 2-단계 프로세스이다.

SSC 심볼을 디코딩하는 제 1 단계는 가용 슬롯 타이밍 추정치가 정확하다는 가정에 기초하여 수행한다. WCDMA 시스템에 대한 본 발명의 예시적인 실시형태에서, 슬롯 타이밍 추정치 PSC₁ 은 모든 프레임 내의 16 개의 슬롯의 각각의 첫 번째의 256 칩의 위치를 설정하는 데 이용된다. 기간 f₂ 동안, 16 개의 256 -칩 기간 동안의 샘플들을 SSC 샘플 누산 버퍼에 누산한다. 본 발명의 예시적인 실시형태에서, 기간 f₂ 의 길이는 프레임기간의 정수배이다. WCDMA의 경우에, 16 개의 256-칩 버퍼는, 16 개의 섹션으로 분할되는 단일의 4095 칩 버퍼로서 구현할 수 있다. 각 버퍼 또는 버퍼 섹션에서의 누산 샘플 값은 가능한 송신 SSC 코드 심볼과 매칭한다. WCDMA의 경우, 17 개의 서로 다른 가능한 256-칩 SSC 코드 심볼이 존재한다. 각 슬롯내의 SSC 심볼에 대하여, 대응 SSC 샘플 누산 버퍼내의 값들과 최고의 상관도를 갖는 SSC 심볼 시퀀스를 가장 가능성있는 SSC 코드 심볼로서 선택한다.

SSC 디코딩의 제 2 단계는, 추정한 SSC 코드 심볼로부터 SSC 코드 워드를 식별하는 것이다. WCDMA에서, SSC 코드워드는 리드-솔로몬 (Reed-Solomon) 블록 코드의 컴마 프리 서브세트 (comma-free subset) 로부터 선택한다. 그 16 개의 선택된 SSC 코드 심볼을 리드-솔로몬 코드워드로 변환하고, 허용된 콤마 프리 서브세트중의 하나와 일치시키기 위해 필요한 만큼 시프트시킨다. 필요한 시프트의 개수가 프레임 타이밍 (그 슬롯이 첫 번째임) 을 식별하기 위해 이용되고, 식별된 SSC 코드워드는 그룹 식별 정보 (GI) 를 식별한다.

본 발명의 바람직한 실시형태에서는, 제 2 기간 f₂ 동안 수신한 PSC 샘플값을, 제 1 기간 f₁ 동안 수신한 누산 샘플을 이미 수용하고 있는 슬롯 샘플 버퍼에 누산한다. 이는, 단계 104 동안, 식 "PSC(f₂, f₁) =＞PSC₂" 로 나타낸 바와 같이 PSC₂ 를 기간 f₁ 와 f₂ 동안 수집한 샘플로부터 유도하는 것을 의미한다. 다른 실시형태에서는, 슬롯 샘플 버퍼를 기간 f₂ 의 초기에 클리어하고, 기간 f₂ 로부터의 샘플을 이용하여 PSC₂ 를 형성한다.

단계 104 의 완료 후에, 단계 106 에서 PSC₁ 를 새 측정치 PSC₂ 와 비교한다. PSC₁ 이 PSC₂ 와 같으면, PSC₁ 을 슬롯 타이밍으로 이용하기에 유효한 것으 로 간주한다. 단계 106 에서 PSC₁ 이 유효하지 않은 것으로 간주되면, PSC₁ 에서의 슬롯 타이밍에 기초하여 생성된 SSC₁ 가 불확실하며, 프레임 타이밍 추정용으로 아직 이용하지 않는다.

PSC₁ 이 불확실하다고 (PSC₂ 와 일치하지 않는다고) 판정되면, 단계 108 을 수행하며, 제 3 기간 f₃ 로부터의 데이터를 수신 데이터를 추정하는 데 이용한다. 이 단계에서, 식 "SSC(f₃, PSC₂) =＞SSC₂" 로 나타낸 바와 같이, SSC₂, 즉, 제 2 SSC 코드 워드 추정치를 형성하는 데 제 3 기간 f₃ 동안 수신된 데이터를 이용한다. 또한, 단계 108 동안, 제 3 기간 f₃ 에서 수신한 데이터에 기초하여, 슬롯 타이밍의 추가적인 추정치가 PSC₃ 를 생성한다. 단계 104에서와 같이, 이전의 추정치 PSC₂를 생성하는데 이용된 누산 샘플이 PSC₃의 생성에 이용된다. 또한, 다른 실시형태는 단지 기간 f₃ 동안에 수신한 샘플에 기초하여 PSC₃ 을 산출한다.

당업자는 유효성 테스트에서 요구되는 연속적인 불변 PSC 추정치의 개수가, 창의력의 이용 없이, 2 개 이상이 될 수 있음을 이해할 수 있다. 예를 들어, SSC 슬롯 타이밍 추정치가 유효하다고 간주되기 전에, 연속적으로 3 또는 4 개의 동일한 SSC 슬롯 타이밍 추정치가 요청될 수도 있다.

또한, SSC₁ 으로부터 제공된 프레임 타이밍 및 그룹 식별 정보에 기초하여 기간 f₃ 동안 수신한 데이터로부터 파일럿 채널 데이터를 디코딩하여 파일럿 오프셋 추정치 PILOT₁ 을 형성한다. 파일럿 채널 오프셋의 판정시, SSC₁ 과 관련되는 그룹 식별 정보 (GI) 에 의해 지정되는 16 개의 파일럿 오프셋에 대하여, 수신 샘플들이 상관된다.

단계 110 에서, PSC₁ 을 새로운 추정치 PSC₃ 와 비교한다. PSC₁ 이 PSC₃ 와 동일하면, PSC₁ 을 슬롯 타이밍으로 이용하기에 유효하다고 간주한다. PSC₁ 이 유효하면, 단계 112 에서 그 슬롯 타이밍이 PSC₁ 에 기초하는 SSC₁ 을 추정하고 유효성을 테스트한다. 예시적인 실시형태에서, 단계 112 에서의 SSC 유효성은 SSC₁ 의 형성동안 검출된 SSC 심볼 에러의 개수에 기초한다. 이들 심볼 에러는, 제 2 단계에서 디코딩된 최근접 SSC 코드 워드의 심볼과 일치하지 않는, SSC 디코딩의 제 1 단계 동안 디코딩된 심볼의 갯수를 카운팅하여 측정한다. 심볼 불일치의 개수 (또한 해밍 거리 (Hamming distance) 라 함) 가 소정의 값 보다 클 경우, SSC₁ 은 유효하지 않은 것으로 간주한다. 본 발명의 또 다른 실시형태에서, 단계 112 는 해밍 거리와 디코딩된 SSC 심볼의 상관 에너지의 조합을 이용하여, SSC 디코딩의 신뢰도 레벨이 유효성을 위해 필요한 레벨까지 상승하였는지 판정한다. 단계 112 에서 SSC₁ 이 유효하면, 단계 114 에서 PILOT₁ 을 파일럿 오프셋의 추정치로서 이용한다.

본 발명의 대체 실시형태에서, SSC 추정치와 관련하여 수신된 심볼 에러의 허용가능한 개수에는 최대값이 없다. 수신한 SSC 코드 워드의 최상의 추정치를 즉시 이용하고, 단계 112 및 128 은 생략한다.

본 발명의 바람직한 실시형태에서, 각각의 디코딩된 SSC 심볼에 대하여 상관도 (correlation strength) 메트릭을 생성한다. 이 상관도 메트릭은, 추정한 송신 심볼 값과 수신 신호 사이의 상관도의 측정치로서, 상술한 2-단계 SSC 디코딩 방법 중의 제 1 단계 동안에 생성된다. 추정된 수신 심볼과 함께, 상관도 메트릭은 체이스 알고리즘 (Chase algorithm) 의 입력으로 이용하여, 수신 SSC 코드 워드를 판정한다. 체이스 알고리즘은 블록 코드의 "소프트 판정" 디코딩을 수행하는 개선된 방법으로서, David Chase의 논문 "IEEE TRANSACTIONS ON INFORMATION THEORY, VOL. IT-18, NO. 1, JANUARY 1972" 에 개시되어 있다. 체이스 알고리즘의 이용은 가산 백색 가우시안 (AWGN) 채널에 대하여 2dB 만큼, 페이딩 채널에 대하여 6-8 dB 만큼의 SSC 디코딩 정확도의 향상을 제공한다.

단계 110 에서 PSC₁ 이 유효하지 않은 것으로 간주되면, 단계 116 에서 PSC₂ 를 새로운 추정치 PSC₃ 와 비교한다. PSC₂ 가 PSC₃ 와 동일하지 않으면, 그 PSC₂ 를 유효하지 않거나 슬롯 타이밍에 대하여 불확실한 것으로 간주한다. 본 발명의 바람직한 실시형태에서는, 단계 116 에서, PSC 슬롯 샘플 버퍼에 기간 f₁, f₂, 및 f₃ 동안 수집한 샘플을 누산하지만, 양호한 슬롯 타이밍 추정치를 계속 얻어지지 않으면, 단계 118 에서 프로세스를 리셋하고 다시 시작하여, 단계 102로 복귀한다.

단계 116에서, PSC₂ 가 PSC₃ 와 동일하면, PSC₂ 를 슬롯 타이밍으로 유효한 것으로 간주한다. PSC₂ 가 유효하다고 간주되면, 단계 122 에서 그 슬롯 타이밍이 PSC₂ 에 기초하고 있는 SSC₂ 를 평가한다. 본 발명의 바람직한 실시형태에서, 단계 122 는 단계 112 에서와 동일한 SSC 평가 방법을 이용한다. 단계 122 에서 SSC₂ 가 유효하다고 간주되면, 단계 124 에서 SSC₂ 를 이용하여, 제 4 기간 f₄ 동안 수신한 데이터로부터 파일럿 채널 데이터를 디코딩한다. 단계 124 에서 디코딩한 PILOT₂ 데이터는 단계 126 에서 이용할 수 있다.

단계 106 에서 PSC₁ 의 유효성을 평가한 후에, PSC₁ 이 유효하다고 판정되면, 단계 128 에서 SSC₁ 을 유효성에 대하여 평가한다. 본 발명의 바람직한 실시형태에서, 단계 128 은 단계 112 와 동일한 SSC 평가 방법을 이용한다.

단계 128 동안 SSC₁ 이 유효하지 않다고 간주되면, 단계 120 에서 제 3 기간 f₃ 동안에 수신한 데이터를 이용하여 또 다른 SSC 추정치 SSC₂ 를 생성한다. 도면에서는 단계 120 을 SSC₂ 를 생성하는 데 PSC₂ 를 이용하는 것으로 도시하였으나, 단계 120 에서 동일한 결과를 얻기 위하여 PSC₁ 을 이용할 수 있다. 단계 120 후에, 구한 SSC₂ 를 이미 상술한 단계 122 에서 평가한다.

단계 128 에서 SSC₁ 이 프레임 타이밍으로 이용하기에 유효한 것으로 간주되 면, 단계 130 에서 이 SSC₁ 을 제 3 기간 f₃ 동안 수신된 데이터와 함께 이용하여 파일럿 정보를 디코딩한다. 단계 130 의 결과는 PILOT₁ 이고, 이를 그 후의 단계 132 에서 시스템에 의해 이용할 수 있다. 기간 f₃ 의 길이는 하나 이상의 프레임이다.

단계 108 및 120에서, 본 발명의 대체 실시형태는 SSC₂ 을 발생시킬 때, 기간 f₂ 및 f₃ 동안 수집한 심볼 추정치를 추가한다. 즉, SSC₁ 를 추정치 SSC₂ 를 보강하기 위해 이용한다.

본 발명의 다른 대체 실시형태에서는, 단계 106, 110 및 116 에서 PSC 추정치를 생성하는 데 이용되는 매칭 필터링으로부터 구한 상관도를 평가하여 PSC 슬롯 타이밍 추정치의 유효성의 평가를 수행한다. 예를 들어, 하프-칩 샘플을 이용하는 경우, 각 슬롯 기간은 5120 개의 샘플 빈에 누산되는 5120 개의 샘플을 포함한다. 이 PSC 시퀀스를 5120 개의 가능한 오프셋 각각으로 상관시켜 5120 개의 상관 에너지 세트를 산출한다. 최고 상관 에너지가 PSC 최상 추정 에너지이고, 그 상관 에너지에 대응하는 슬롯 타이밍 오프셋이 PSC 최상 추정 오프셋이다. SSC 디코딩에 대한 유효한 기준으로서 고려하기 위하여, PSC 최상 추정 에너지를 나머지 5119 개의 상관 에너지의 두 번째 최고치와 비교한다. 추가적인 슬롯의 샘플을 누산 버퍼에 누산함에 따라, PSC 최상 추정 에너지는 더욱 상승하여 모든 다른 상관 에너지 보다 커지게 된다. 본 발명의 일 실시형태에서는, 단지 PSC 최상 추정 에너지가 소정 임계값 승수 (multiplier), 예를 들어 6 dB 만큼 초과할 경우에만, PSC 최상 추정 오프셋을 신뢰할 수 있는 것으로 간주한다.

수신 PSC 코드의 타이밍은 2 개 또는 3 개의 인접 오프셋에서 높은 상관 에너지가 되는 것일 수 있다. 이런 가능성을 인식하여, 본 발명의 대체 실시형태는 PSC 최상 추정 에너지를 PSC 최상 추정치 오프셋에 바로 인접하지 않는 오프셋과 비교한다. 이 방법의 예시적인 구현예에서, 4 개의 최고 상관 에너지 및 그들의 오프셋을 PSC 시퀀스에 상관되는 모든 오프셋으로서 저장되고, PSC 최상 추정 에너지는 인접 오프셋에 속하지 않는 다음의 최고 상관 에너지와 비교된다.

본 발명의 또 다른 대체 실시형태는 0 인 2304 칩이 후속하는 PSC 시퀀스의 자기상관(autocorrelation) 함수가 식별가능한 인벨로프 (envelope) 를 갖는 경우에 이용할 수 있다. 이 실시형태에서는, 모든 오프셋의 상관 에너지를 상관 에너지 버퍼에 저장한다. 하프-칩 샘플링을 이용하는 구현예에서, 상관 에너지 버퍼는 5120 개의 상관 에너지를 유지한다. 이 상관 에너지의 세트는, 0 인 2304 칩이 후속하는 PSC 시퀀스의 자기상관 함수와 매칭된다. 이 자기상관 함수에 가장 인접한 윤곽 (contour) 을 갖는 오프셋이 PSC 최상 추정 오프셋이다.

도 5 는 본 발명의 실시형태에 따라서 제안된 WCDMA PERCH 채널 구조를 이용하여 이동국과 기지국 간에 타이밍과 동기를 획득하는 다른 방법의 플로우차트를 나타낸 것이다. 이 방법은 PSC 및 SSC 샘플을 누산하는 데 이용되는 샘플 누산 버퍼를 클리어하고, 각 버퍼의 각 빈을 0 으로 세팅하는 단계 150 으로 시작한다. 이미 빈 내에 있는 값에 나중에 수신한 샘플을 가산한다. PSC 샘플 누산 버 퍼는 전체 슬롯 주기의 2560 칩을 누산하기에 충분한 샘플을 저장한다. SSC 샘플 누산 버퍼는 16 개의 연속 슬롯의 첫 번째 256 칩을 누산하기에 충분한 샘플을 저장한다. 따라서, SSC 샘플 누산 버퍼는 샘플로서 가치가 있는 4096 개의 칩을 저장하기에 충분한 빈을 갖는다.

PSC 및 SSC 버퍼를 클리어한 (150) 후에, 제 1 샘플 세트를 수신하고 PSC 샘플 누산 버퍼에 누산한다 (152). 본 발명의 바람직한 실시형태에서, 샘플의 풀 프레임 (16 슬롯) 을 PSC 버퍼에 누산한다. 샘플 누산 (152) 은 단계 102 에서 상술한 바와 같이 수행한다. 그 다음에, PSC 시퀀스를 PSC 버퍼의 콘텐츠에 대하여 상관시켜 슬롯 타이밍 추정치 PSC₁ 을 생성한다 (154). PSC 시퀀스를 PSC 버퍼의 값에 상관시키는 것은 상술한 임의의 방법으로 수행한다.

단계 156 에서, 슬롯 타이밍 추정치 PSC₁ 을 이용하여, SSC 샘플 누산 버퍼에 샘플들을 누산한다. 상술한 바와 같이, 그 슬롯 내의 그 타임 오프셋에 따라서 각 샘플을 PSC 버퍼 빈에 누산한다. 그러나, 모든 샘플이 SSC 버퍼에 누산되진 않는다. 추정치 PSC₁ 으로부터의 슬롯 타이밍에 기초하여, 단지 각 슬롯의 첫 번째 256 칩동안 수집한 샘플을 SSC 버퍼에 저장한다. 송신 SSC 심볼은 슬롯에서 슬롯으로 변하기 때문에, SSC 버퍼의 샘플 빈을 16 개의 256-칩 영역으로 분할하여 수집한 샘플을 누산한다. PSC₁ 에 의해 제공되는 슬롯 타이밍이 정확할 경우, 각 256-칩 영역은 슬롯의 SSC 심볼 기간 동안 누산된 샘플을 포함할 것이 다. SSC 버퍼 콘텐츠의 값이 PSC₁ 의 정확도에 의존하기 때문에, 계산 자원 (computational resource) 을 절약하기 위하여, SSC 버퍼 콘텐츠의 SSC 디코딩을 PSC₁ 이 유효한 것으로 나타날 때까지 지연하거나 연기할 수도 있다.

단계 156 에서 SSC 샘플을 누산함과 동시에, 또한 샘플을 PSC 샘플 누산 버퍼에 누산한다. 단계 160 에서, PSC 버퍼의 콘텐츠를 PSC 시퀀스의 상관도에 대하여 다시 분석하고 슬롯 타이밍 추정치 PSC₂ 를 생성한다. 이러한 방식으로, 단계 152 및 156 에서 누산한 샘플들의 모두로부터 PSC₂ 를 생성한다. 단계 164 에서, 슬롯 타이밍 추정치 PSC₁ 을 슬롯 추정치 PSC₂ 와 비교한다. 두 추정치들이 동일하지 않으면, PSC₁ 이 부정확하다고 가정한다. PSC₁ 을 이용하여 생성한 SSC 추정치는 SSC 샘플 누산 버퍼의 콘텐츠를 0 으로 세팅함으로써, 폐기된다 (162). 슬롯 타이밍 추정치 PSC₁ 을 PSC₂ 와 동일하게 갱신하고 (158), 프로세스는 단계 156 으로부터 계속한다. 후속 SSC 추정치는 새로운 슬롯 타이밍 추정치로부터의 슬롯 타이밍에 따라서 생성한다.

작은 발진기 드리프트 (oscillator drift) 에 의해 PSC 추정치가 SSC 누산을 완전히 무효화시키기 않고 조금 변동할 수 있다는 것을 인식하여, 본 발명의 대체 실시형태는 단계 164 에서 PSC 추정치가 한 칩 또는 그 이하 만큼 변할 경우, SSC 샘플을 계속해서 누산한다. 본 발명의 바람직한 실시형태에서, 샘플링을 하프-칩 간격으로 수행한다. 이 실시형태에서, PSC 샘플 누산 버퍼는 5120 개의 샘 플 빈을 갖고, SSC 누산 버퍼는 8192 개의 샘플 빈을 갖는다. 단계 164 에서, PSC₁ 이 PSC₂ 와 단지 하프-칩 (하나의 샘플 빈) 만큼 다르면, 단계 162 를 건너뛰고, 단계 164 바로 다음에 단계 158 을 실행한다. 즉, SSC 버퍼를 클리어하지 않고, 후속 SSC 샘플 누산에 이용할 슬롯 타이밍 인덱스를 갱신한다.

또한, 단계 164 에서 PSC 샘플 누산 버퍼에 누산된 프레임의 개수를 평가한다. 그 PSC 슬롯 타이밍 추정치에서 외관상 안정성이 없이 소정 개수의 프레임, 예를 들어 10 개가 경과하면, PSC 샘플 누산 버퍼를 클리어 (0 으로 채워짐) 하고, 프로세스를 선택적으로 단계 152 에서 계속하거나 중단한다.

또한, PSC₁ 및 PSC₂ 의 유효성은 단계 106, 110, 및 116 에 대하여 설명한 방법중의 하나를 이용하여 평가된다. 본 발명의 일 실시형태에서, 단계 160 은 PSC₂ 뿐만 아니라 두 번째 최고 상관 에너지를 저장하는 것을 포함한다. 단계 166 에서, PSC₂ 는 다른 오프셋의 상관 에너지와 비교하여 유효성 평가된다. PSC 슬롯 타이밍 추정치가 단지, 그 상관 에너지가 소정의 양, 예를 들어 6dB 의 모든 다른 비인접 오프셋의 상관도를 초과하면, 유효한 것으로 간주한다.

본 발명의 또 다른 실시형태에서, 단계 160 은 4 개의 최고 상관 에너지뿐만 아니라 그들의 오프셋을 저장하는 것을 포함한다. 단계 166에서, PSC 슬롯 타이밍 추정치가, 그 상관 에너지가, 소정의 양 예를 들어 6dB 만큼 모든 다른 비인접 오프셋의 상관도를 초과하는 경우에만, 유효한 것으로 간주한다.

본 발명의 다른 대체 실시형태에서, 단계 160 에서 모든 오프셋에 대한 상관 에너지를 상관 에너지 버퍼에 저장한다. 단계 166 에서, PSC 슬롯 타이밍 추정치가, 그 오프셋에서 평가된 상관 에너지 버퍼에 저장된 값이 0 인 2304 개의 칩이 따르는 PSC 자기상관 함수에 가장 근접하게 매칭되면, 유효한 것으로 간주한다.

PSC 슬롯 타이밍 추정치가 유효하다고 간주되지 않는다면, SSC 슬롯 타이밍 추정치를 이용하여 저장된 SSC 샘플을 디코딩하지 않는다. 만일 단계 166 에서 PSC₂ 가 무효로 간주되면, 프로세스는 단계 156 부터 계속하여, 추가적인 샘플 누산에 의해 PSC 추정치를 보강할 수 있다. 만일, 단계 166 에서, PSC₂ 가 유효하면, 단계 168에서 SSC 및 파일럿 정보의 디코딩을 계속한다.

본 발명의 일 실시형태에서, 단계 168 에서 SSC 코드워드를 상술한 체이스 알고리즘을 이용하여 디코딩한다. SSC 코드워드를 처음 디코딩할 때, 유효하다고 할 정도로 충분한 신뢰도를 갖고 있지 않을 수도 있다. 이 SSC 코드 워드를 디코딩하여 유효하게될 때까지, 후속 샘플을 SSC 샘플 버퍼에 누산한다. 이 SSC 코드 워드가 나중에 유효하다고 판정되는 경우에, 추가적인 SSC 샘플을 누산함과 동시에, SSC 정보의 최상 추측에 기초하여 파일럿 오프셋을 추정한다.

단계 168 에서 유효한 SSC 코드워드를 디코딩한 후에, 단계 170 에서 단계 168 에서 생성된 파일럿 오프셋을 평가한다. SSC 코드워드에 기초하여 생성된 파일럿 오프셋이 결국 유효하다고 판정되면, 단계 168 에서 측정된 파일럿 오프셋을 단계 174 에서 이용한다. 단계 170 에서 이용 가능한 파일럿 오프셋을 생성하는 데 이 디코딩된 SSC 코드 워드가 이용되지 않으면, 유효한 SSC 코드 워드에 기초하여 단계 172 에서 파일럿 오프셋을 디코딩한다. 단계 172 에서 파일럿 오프셋을 디코딩한 후에, 단계 174 에서의 사용을 위해 대기한다.

본 발명의 또 다른 실시형태에서, 프레임 샘플 누산 버퍼 (전체 프레임에 대하여 누산된 샘플을 홀딩하기에 충분히 큼) 를 PSC, SSC 및 파일럿 정보의 디코딩에 이용된다. PSC, SSC 및 파일럿을 고신뢰도로 디코딩하는 충분한 프레임 기간동안 샘플을 누산한다. 슬롯 타이밍이 일단 확립되면, 버퍼를 16 개의 슬롯으로 구성할 수 있다. 각 버퍼 슬롯의 첫 번째 256 개의 칩 내의 누산된 샘플을 분석하여 즉시 SSC 코드 워드를 디코딩한다. 일단 SSC 코드가 디코딩되면, 파일럿 오프셋은 각 버퍼 슬롯의 마지막 1280 개의 칩으로부터 디코딩된다. 필요에 따라, 추가적인 프레임 기간으로부터의 샘플을 버퍼에 누산하여 유효한 PSC, SSC 및 파일럿 정보를 생성할 수도 있다. PSC 상관 및 자기상관의 이용을 포함한, 상술한 PSC 및 SSC 디코딩 기술, 및 SSC 심볼 상관 에너지 측정법 및 SSC 를 디코딩하기 위한 체이스 알고리즘을, 이런 프레임 누산 방법에 동일하게 적용할 수 있다. 이 방법은 상당한 크기의 샘플 누산 버퍼 (하프-칩 샘플이 이용되면, 81,920 빈) 을 요구하지만, PSC, SSC 및 파일럿 정보를 더 작은 개수의 프레임 (이론적으로 10 밀리초) 으로 디코딩할 수 있다.

대체 실시형태에서, 파일럿 정보를 디코딩하는 데, 파일럿 코드를 포함하는 프레임 기간에서 각 슬롯의 부분에 대한 샘플을 누산하기에 충분히 큰 파일럿 샘플 누산 버퍼를 이용한다. WCDMA 의 경우에, 파일럿 샘플 누산 버퍼는 1280 개의 칩의 16 개의 섹션으로 분할된다. 이 버퍼에서 PSC 슬롯 타이밍 추정치를 생성 하자마자 샘플 누산을 시작한다. 파일럿 샘플 누산에 이용되는 PSC 슬롯 타이밍 추정치가 변화하면, 파일럿 샘플 누산 버퍼를 클리어하고, 새로운 PSC 슬롯 타이밍 추정치에 기초하여 파일럿 샘플 누산을 재개한다. 또는, 대체 실시형태에서, PSC 추정치가 하나 이상의 샘플 오프셋으로 변화할 경우에만, 파일럿 샘플 누산 버퍼를 클리어한다. 일단 SSC 코드워드가 성공적으로 디코딩되어, 프레임 타이밍과 그룹 식별 정보가 식별되면, 파일럿 샘플 누산 버퍼내의 섹션을 SSC 의 그룹 식별 정보에 의해 지시되는 골드 코드 오프셋과 바로 상관시킨다. SSC 코드 워드를 디코딩하는 데 요구하는 것 이상으로, 추가적인 샘플 기간이 필요하지 않다.

도 6 은 본 발명의 바람직한 실시형태에 따라서 구성된 수신기의 상세 블록도를 도시한다. 도시된 장치는 이전의 PSC 및 SSC 추정치의 잠재적인 정확성 (potential correctness) 에 기초하여 수신 샘플의 병렬 처리를 허용한다. 1 차 동기 코드 (PSC), 2 차 동기 코드 (SSC) 및 파일럿 정보를 갖는 신호가 안테나 (202) 에서 수신되고, 수신기 (RCVR; 204) 에서 다운 컨버팅되고, 복소 PN 확산되고, 복소 샘플링된다. 그 복소 샘플링된 스트림은 PSC 검출기 (206), SSC 검출기 (208), 및 파일럿 검출기 (210) 로 송신된다. 또한, PSC 검출기 (206), SSC 검출기 (208), 및 파일럿 검출기 (210) 는 제어 프로세서 (212) 에 동작 가능하게 접속된다.

제어 프로세서 (212) 는 PSC 검출기 (206), SSC 검출기 (208), 및 파일럿 검출기 (210) 로, 파일럿 신호의 서치를 시작하거나, 진행중인 서치를 중지하라고 지 시하는 제어 신호를 송신한다.

PSC 검출기 (206) 는 슬롯 타이밍의 추정치를 생성하기 위하여 여러개의 슬롯 기간 동안 수신기 (204) 로부터 수신한 샘플을 평가한다. PSC 검출기 (206) 에 의해 수행되는 동작은 단계 102, 104, 및 108 에 대하여 설명한 PSC 슬롯 타이밍 추정치를 생성하는 데 이용되는 동작과 동일하다. PSC 검출기 (206) 는 도시된 연결 수단을 통하여 SSC 검출기 (208) 에 PSC 슬롯 타이밍 추정치를 제공한다.

PSC 검출기 (206) 가 추가적인 슬롯 타이밍 추정치를 생성함과 동시에, SSC 검출기 (208) 는, PSC 검출기 (206) 에 의해 이미 생성된 슬롯 타이밍 추정치를 이용하여 수신기 (204) 에 의해 제공되는 후속 샘플로부터 SSC 코드워드를 디코딩한다. SSC 검출기 (208) 에 의해 수행되는 동작은 단계 104, 108 및 120 에 대하여 설명한 SSC 동작과 동일하다. SSC 검출기 (208) 는 도시된 연결수단을 통하여 파일럿 검출기 (210) 에 프레임 타이밍 추정치를 제공한다.

SSC 검출기가 후속 SSC 샘플을 계속 디코딩함과 동시에, 파일럿 검출기 (210) 는 SSC 검출기 (208) 에 의해 제공된 프레임 타이밍 및 그룹 식별 정보를 이용하여, 수신기 (204) 에 의해 제공된 후속 샘플을 이용하여 파일럿 채널 오프셋을 추정한다. 파일럿 검출기 (210) 에 의해 수행되는 동작은 단계 108, 124, 130 에 대하여 설명한 파일럿 오프셋 판정 동작과 동일하다.

도 7 은 PSC 검출기 (206) 의 바람직한 실시형태의 상세 블록도이다. 본 발명의 예시적인 실시형태에서, 슬롯 샘플 누산기 (304) 는 한 슬롯 기간내의 샘플 위치의 각각에 대하여 하나의 샘플 빈을 갖는 선입선출 (FIFO) 버퍼로서 구성된다. 예를 들어, 하프-칩 샘플은 5120-샘플 슬롯 버퍼를 필요로 할 수 있다. 채널 획득의 시작에서, 슬롯 샘플 누산기 (304) 는 제어 프로세서 (212) 로부터의 명령 또는 신호를 수신하는 즉시 클리어된다. 그후, 슬롯 오프셋을 갖는 샘플이 가산 블록 (302) 에서 수신될 때마다, 그것은 누산기 (304) 로부터 복구된 슬롯 오프셋 값에 가산된다. 누산된 합은 누산기 (304) 내의 슬롯 오프셋과 관련되는 샘플 빈에 저장된다. 가산 블록 (302a; summing block) 및 누산기 (304a) 는 동위상 샘플 (I) 을 수신하고, 누산기 (304a) 의 샘플 빈에 I 값을 누산한다. 가산 블록 (302b) 및 누산기 (304b) 는 직교 위상 (Q) 샘플을 수신하고, 누산기 (304b) 의 샘플 빈에 Q 값들을 누산한다.

샘플을 전체 프레임 기간에 대하여 누산하는 본 발명의 실시형태에서, 슬롯 샘플 누산기 (304) 는 전체 프레임 기간에서 샘플의 개수를 누산하기에 충분히 크다. 하프-칩 샘플의 경우에, 이는 슬롯 샘플 누산기 (304) 각각이 81,920 개의 빈을 갖는다는 것을 의미한다.

여러 개의 슬롯 기간에 걸쳐서 샘플을 누산한 후에, 매칭 필터 (310) 는 누산기 (304) 로부터 샘플 빈 값을 제공받고, 샘플 빈 영역에 걸쳐서 PSC 시퀀스 상관도를 측정한다. 본 발명의 바람직한 실시형태에서는, 다수의 프레임 기간 (WCDMA 의 경우에 16 슬롯 각각) 동안 샘플을 누산한다. 매칭 필터 (310) 는 각각의 가능한 슬롯 타이밍 오프셋에 대하여 실수 및 허수 상관 에너지 값을 측정한다. 하프-칩 샘플을 WCDMA 시스템에 이용하는 경우에, 이는 5120 개의 실수 상관 에너지값 및 5120 개의 허수 상관 에너지값을 생성한다. 단계 102 에 대하여 설명한 바와 같이, 버퍼의 마지막에 근접한 오프셋을 평가할 때, 샘플 빈은 순환 또는 랩 어라운드 버퍼로서 이용된다. 예를 들어, 5100 의 오프셋을 갖는 512 샘플 기간을 산출하기 위하여, 빈 1 - 491 이 후속하는 빈 번호 5100 내지 5120 으로부터의 값을, 디지털 매칭 필터 (310) 로의 입력으로서 이용한다.

매칭 필터 (310) 에 의해 생성된 각 슬롯 오프셋에 대한 실수 및 허수 상관 에너지는 복소-스칼라 컨버터 블록 (312) 에 제공된다. 도면에 나타낸 바와 같이, 컨버터 블록 (312) 은 각 오프셋에 대하여 실수 및 허수 성분을 취하고, 그들을 식

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(여기서, x_r은 슬롯 오프셋에 대한 상관 에너지의 실수 성분이고, x_i 는 슬롯 오프셋에 대한 상관 에너지의 허수 성분이며, r 은 슬롯 오프셋에 대한 상관 에너지 벡터의 스칼라 크기이다) 에 따라서 합성한다.

복소 - 스칼라 컨버터 블록 (312) 에 의해 생성된 스칼라 상관 에너지 값의 세트는 최대 상관도를 갖는 오프셋을 선택하여 가장 가능성있는 PSC 슬롯 경계 오프셋을 식별하는 슬롯 타이밍 판정 모듈 (314) 로 제공된다. PSC 의 유효성의 판정은 단계 106, 110, 및 116 에 대하여 설명한 방법을 이용하여 수행할 수 있다. 슬롯 타이밍 판정 모듈 (314) 은, 슬롯 타이밍 신호를 생성하여 SSC 검출기 (208) 에 제공된다.

상술한 바와 같이, 상관 에너지들의 완전한 세트를 PSC 시퀀스의 자기상관 인벨로프와 비교하는 본 발명의 실시형태에서, 슬롯 타이밍 판정 모듈 (314) 은 슬롯 샘플 누산기 (304) 와 동일한 개수의 빈을 갖는 상관 에너지 버퍼를 포함한다.

도 8 은 SSC 검출기 (208) 의 바람직한 실시형태의 상세 블록도이다. 수신기 (204) 로부터의 I 및 Q 샘플은 PSC 검출기 (206) 에 의해 제공되는 슬롯 타이밍 신호와 함께, SSC 샘플 버퍼 (402) 에 의해, 수신된다. SSC 샘플 버퍼 (402) 는 SSC 심볼을 포함할 것으로 예상되는 슬롯 당 하나의 심볼에 대한 샘플을 수집한다. WCDMA 에서, 예를 들어, SSC 심볼은 첫 번째 256 칩, 따라서 각 슬롯의 첫 번째 심볼 위치에서 송신된다.

SSC 심볼 기간 동안 수집된 I 및 Q 샘플은 SSC 심볼 상관기 (404) 에 제공되어, 가능한 SSC 심볼들 중에서 어느 것이 SSC 심볼 기간 내에서 샘플에 대한 최고 상관 에너지를 갖고 있는 지를 판정한다. SSC 심볼이 왈시 코드인 예시적인 실시형태에서, SSC 심볼 상관기 (404) 는 고속 하다마드 변환 (FHT; fast Hadamard transformation) 모듈이다.

SSC 심볼 상관기 (404) 는 디코딩된 SSC 심볼을 생성하여 SSC 디코더 (406) 에 제공한다. SSC 디코더 (406) 가 프레임 기간내의 각 슬롯에 대한 하나의 SSC 심볼을 제공받을 때, SSC 디코더 (406) 는 그룹 식별 정보 (GI) 및 프레임 타이밍을 판정하기 위하여, SSC 코드 워드의 블록 디코딩을 수행한다. 상술한 바와 같이, WCDMA 는, 디코딩된 SSC 코드 워드의 심볼로부터 프레임 내의 슬롯 위치의 식별을 가능케 하는 콤마-프리 SSC 코드를 사용한다. 또한, 디코딩된 SSC 코드워드는 후속 파일럿 채널 디코더에서 이용하기 위하여, 16 개의 그룹 식별 정보 (GI) 값 중 하나를 고유하게 식별한다. 프레임 타이밍 신호 및 SSC 디코더 (406) 에 의해 생성된 GI 양자는 파일럿 검출기 (210) 에 제공된다.

또한, 본 발명의 바람직한 실시형태에서, SSC 심볼 상관기 (404) 는 각각의 디코딩된 SSC 심볼에 대한 상관도 메트릭을 생성하고, 이 메트릭을 SSC 디코더 (406) 에 제공한다. 본 발명의 바람직한 실시형태에서, SSC 디코더 (406) 는 리드-솔로몬 디코더 (Reed-Solomon decoder) 이다. SSC 심볼 상관기 (404) 에 의해 제공되는 상관도 메트릭은 SSC 디코더 (406) 으로 하여금 상술한 체이스 알고리즘 (Chase algorithm) 에 따라서 SSC 코드워드의 "소프트 판정" 디코딩을 행하도록 한다.

도 9 는 파일럿 검출기 (210) 의 예시적인 실시형태의 상세 블록도이다. 수신기 (204) 로부터의 I 및 Q 샘플은, SSC 검출기 (208) 에 의해 제공되는 프레임 타이밍 신호와 함께, 파일럿 샘플 버퍼 (502) 에 의해 수신된다. 파일럿 샘플 버퍼 (502) 는 파일럿 데이터를 포함할 것으로 예상되는 각 슬롯의 부분들에 대한 샘플을 수집한다. WCDMA 에서, 예를 들어, 파일럿 데이터는 각 슬롯의 나중의 절반, 또는 마지막 1280 칩에서 송신된다.

파일럿 샘플 버퍼 (502) 에 의해 수집된 I 및 Q 샘플은, 파일럿 상관기 (504) 에 제공되어 각 프레임의 시작에 관련하여 파일럿 골드 코드의 오프셋이 판정된다. 또한, 파일럿 상관기 (504) 는 그룹 식별 정보 (GI) 를 제공받아서, 단지 식별된 그룹내의 파일럿 오프셋만을 서치하도록 구성된다. WCDMA 에서, 예를 들어, GI 값과 관련되는 각 그룹은 32×16의 가능한 파일럿 오프셋중 단지 16 개만을 포함한다.

본 발명의 대체 실시형태에서, 파일럿 샘플 버퍼 (502) 는 후속 프레임 기간의 샘플을 이미 수집한 샘플들과 합성하는 누산기로서 구현된다. 이는 이용되는 샘플 값의 보다 유력한 세트가 파일럿 오프셋을 더 높은 등급의 신뢰도로 생성할 수 있게 한다.

이상 바람직한 실시형태의 설명은 당업자가 본 발명을 실시하고 이용할 수 있도록 제공된 것이다. 이러한 실시형태들에 대한 다양한 변경은 당업자에게 명백한 것이며, 여기 정의된 기본 원리는 창의력을 이용하지 않고 다른 실시형태에 적용될 수 있다. 따라서, 본 발명은 여기 나타낸 실시형태에 제한되는 것이 아니고, 여기에 개시된 원리와 신규한 특징과 부합하는 최광의 범위를 가져야 한다.

상술한 바와 같이, 본 발명에 의하면, 누산 샘플들의 병렬 처리에 의해 보다 신속한 동기를 획득할 수 있다.

Claims (27)

1. 수신 샘플의 스트림을 생성하기 위해 수신 신호를 샘플링하는 단계로서, 상기 수신 샘플의 스트림은 수신 샘플의 제 1 세트 이후에 수신 샘플의 제 2 세트를 포함하는, 상기 샘플링 단계;

   제 1 슬롯 타이밍 추정치를 산출하기 위해 수신 샘플의 상기 제 1 세트를 1차 동기 코드와 상관시키는 단계;

   수신 샘플의 상기 제 2 세트의 전부 또는 그 일부에 기초하여 제 2 슬롯 타이밍 추정치를 생성하는 단계; 및

   상기 제 1 슬롯 타이밍 추정치, 상기 제 2 슬롯 타이밍 추정치, 및 수신 샘플의 상기 제 2 세트에 기초하여 2차 동기 코드워드를 디코딩하는 단계를 포함하는, 신호 수신방법.
2. 제 1 항에 있어서,

   상기 디코딩 단계는, 상기 생성 단계에 기초하여 상기 제 1 슬롯 타이밍 추정치의 유효성을 테스트하는 단계를 포함하는, 신호 수신방법.
3. 제 2 항에 있어서,

   상기 테스트 단계는 상기 제 1 슬롯 타이밍 추정치를 상기 제 2 슬롯 타이밍 추정치와 비교하는 단계를 포함하는, 신호 수신방법.
4. 제 2 항에 있어서,

   상기 테스트 단계에 기초하여 상기 제 2 동기 코드워드의 유효성을 판정하는 단계를 더 포함하는, 신호 수신방법.
5. 제 1 항에 있어서,

   정수 개수의 슬롯 기간에 걸쳐 수신 샘플의 상기 제 1 세트를 누산하는 단계를 더 포함하는, 신호 수신방법.
6. 제 5 항에 있어서,

   상기 정수 개수의 슬롯 기간은 프레임 기간 내의 다수의 슬롯 기간의 정수배와 동일한, 신호 수신방법.
7. 제 6 항에 있어서,

   상기 정수배는 1보다 큰, 신호 수신방법.
8. 제 5 항에 있어서,

   상기 누산 단계는 1프레임 보다 긴 기간에 걸쳐 수행되는, 신호 수신방법.
9. 제 1 항에 있어서,

   상기 상관 단계는,

   소정 개수의 빈 오프셋 각각에 대응하는 상관 에너지를 산출하기 위하여, 상기 소정 개수의 빈 오프셋 각각에서 수신 샘플의 상기 제 1 세트와 1차 동기 코드 시퀀스와의 상관도를 측정하는 단계; 및

   최대의 대응 상관 에너지를 갖는 빈 오프셋에 기초하여 상기 제 1 슬롯 타이밍 추정치를 선택하는 단계를 포함하는, 신호 수신방법.
10. 제 9 항에 있어서,

    상기 측정 단계는 디지털 매칭 필터링을 이용하여 수행되는, 신호 수신방법.
11. 제 1 항에 있어서,

    상기 디코딩 단계는 2차 동기 코드워드의 소정 세트 각각과 수신 샘플의 상기 제 2 세트의 소정 부분 간의 상관도를 측정하는 단계를 포함하는, 신호 수신방법.
12. 제 9 항 또는 제 11 항에 있어서,

    상기 측정 단계는 소프트 판정 블록 디코딩 기술을 이용하는, 신호 수신방법.
13. 제 12 항에 있어서,

    상기 소프트 판정 블록 디코딩 기술은 체이스 알고리즘을 이용하는, 신호 수신방법.
14. 수신 샘플의 스트림을 생성하기 위해 수신 신호를 샘플링하는 샘플러로서, 상기 수신 샘플의 스트림은 수신 샘플의 제 1 세트 이후에 수신 샘플의 제 2 세트를 포함하는, 상기 샘플러;

    상기 수신 샘플의 스트림을 누산하고, 수신 샘플의 상기 제 1 세트에 기초하여 제 1 슬롯 타이밍 추정치를 산출하고, 수신 샘플의 상기 제 2 세트의 전부 또는 그 일부에 기초하여 제 2 슬롯 타이밍 추정치를 산출하며, 상기 제 1 및 제 2 슬롯 타이밍 추정치에 기초하여 상기 제 1 슬롯 타이밍 추정치의 유효성을 테스트하는 1차 동기 코드 검출기; 및

    수신 샘플의 상기 제 2 세트의 선택된 부분 및 상기 제 1 슬롯 타이밍 추정치의 상기 유효성에 기초하여 첫번째 2차 동기 코드워드를 디코딩하는 2차 동기 코드 검출기를 포함하며,

    상기 선택된 부분은 상기 제 1 슬롯 타이밍 추정치에 기초하여 선택되고, 상기 디코딩은 프레임 타이밍 추정치를 생성하는, 신호 수신장치.
15. 제 14 항에 있어서,

    상기 1차 동기 코드 검출기는, 수신 샘플을 소정 개수의 샘플 빈에 누산하는 슬롯 버퍼를 포함하는, 신호 수신장치.
16. 제 15 항에 있어서,

    상기 소정 개수는 단일 슬롯 내의 다수의 샘플과 동일한, 신호 수신장치.
17. 제 15 항에 있어서,

    상기 소정 개수는 슬롯 내의 다수의 샘플의 정수배와 동일한, 신호 수신장치.
18. 제 15 항에 있어서,

    상기 슬롯 버퍼에 누산된 각각의 샘플은 상기 샘플에 대응하는 샘플 빈 오프셋을 갖는 샘플 빈에 저장된 값에 가산되며,

    상기 샘플 빈 오프셋을 갖는 상기 샘플 빈에 저장된 상기 값은 산출된 합과 대체되는, 신호 수신장치.
19. 제 18 항에 있어서,

    상기 1차 동기 코드 검출기는, 소정 개수의 상기 샘플 빈 각각에 대한 1차 동기 코드 상관 에너지를 측정하는 매칭 필터를 더 포함하는, 신호 수신장치.
20. 제 19 항에 있어서,

    상기 매칭 필터는, 상기 소정 개수의 샘플 빈 각각에 대한 실수 및 허수의 상관 에너지 값을 이용하여 상기 측정을 수행하는, 신호 수신장치.
21. 제 14 항에 있어서,

    상기 2차 동기 코드 검출기는, 상기 선택된 부분을 누산하는 2차 동기 코드 샘플 버퍼를 포함하는, 신호 수신장치.
22. 제 20 항에 있어서,

    상기 2차 동기 코드 검출기는, 2차 동기 코드워드의 소정 세트로부터 상기 첫번째 2차 동기 코드워드를 선택하는 2차 동기 채널 상관기를 더 포함하는, 신호 수신장치.
23. 제 22 항에 있어서,

    상기 2차 동기 채널 상관기는 상기 2차 동기 코드워드의 소정 세트 각각에 대한 상관 에너지를 측정하며,

    상기 첫번째 2차 동기 코드워드는 측정된 최대 상관 에너지를 갖는, 신호 수신장치.
24. 제 14 항에 있어서,

    상기 프레임 타이밍 추정치에 기초하여 파일럿 채널 오프셋을 추정하는 파일럿 검출기를 더 포함하는, 신호 수신장치.
25. 제 14 항에 있어서,

    슬롯 타이밍 유효성을 산출하기 위해, 상기 제 2 슬롯 타이밍 추정치에 기초하여 상기 제 1 슬롯 타이밍 추정치의 유효성을 테스트하는 제어 프로세서를 더 포함하는, 신호 수신장치.
26. 제 25 항에 있어서,

    상기 프레임 타이밍 추정치 및 상기 슬롯 타이밍 유효성에 기초하여 파일럿 채널 오프셋을 추정하는 파일럿 검출기를 더 포함하는, 신호 수신장치.
27. 수신 샘플의 스트림을 생성하기 위해 수신 신호를 샘플링하는 수단으로서, 상기 수신 샘플의 스트림은 수신 샘플의 제 1 세트 이후에 수신 샘플의 제 2 세트를 포함하는, 상기 샘플링 수단;

    제 1 슬롯 타이밍 추정치를 산출하기 위해 수신 샘플의 상기 제 1 세트를 1차 동기 코드와 상관시키는 수단;

    수신 샘플의 상기 제 1 세트 및 수신 샘플의 상기 제 2 세트에 기초하여 제 2 슬롯 타이밍 추정치를 생성하는 수단; 및

    상기 제 1 슬롯 타이밍 추정치, 상기 제 2 슬롯 타이밍 추정치, 및 수신 샘플의 상기 제 2 세트에 기초하여 2차 동기 코드워드를 디코딩하는 수단을 포함하는, 신호 수신장치.

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