KR100815956B1 - Method of Manufacturing Gate Contact of Semiconductor Device - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 콘택 제조 방법에 관한 것으로서, The present invention relates to a method for manufacturing a gate contact of a semiconductor device,

본 발명은 반도체 소자의 게이트 콘택 제조 방법에 있어서, (a) 절연막 패턴을 상부에 갖는 제1 게이트 전극, 금속 실리사이드막 패턴을 상부에 갖는 제2 게이트 전극을 포함하는 기판을 형성하는 단계; (b) 상기 제1 게이트 전극의 절연막 패턴의 일부를 제거하는 단계; (c) 상기 절연막 패턴의 일부가 제거된 제1 게이트 전극과 상기 제2 게이트 전극 및 기판 상에 층간 절연막을 형성하는 단계; (d) 상기 층간 절연막을 특정 부분을 제거하여 콘택을 갖는 층간 절연막 패턴을 형성하는 단계; 및 (e) 상기 층간 절연막 패턴에 형성된 콘택에 제1 도전막 및 상기 제1 도전막 보다 두껍도록 형성되는 제2 도전막을 매립하는 단계를 포함하고, 상기 제1 도전막은 기판과 상이한 도펀트를 포함하고 상기 제2 도전막은 기판과 동일한 도펀트를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 게이트 콘택 제조 방법.A method of manufacturing a gate contact of a semiconductor device, the method comprising: (a) forming a substrate including a first gate electrode having an insulating layer pattern thereon and a second gate electrode having a metal silicide layer pattern thereon; (b) removing a portion of the insulating film pattern of the first gate electrode; (c) forming an interlayer insulating film on the first gate electrode, the second gate electrode, and the substrate from which a portion of the insulating film pattern is removed; (d) removing a specific portion of the interlayer insulating film to form an interlayer insulating film pattern having contacts; And (e) filling a contact formed in the interlayer insulating film pattern with a first conductive film and a second conductive film formed thicker than the first conductive film, wherein the first conductive film includes a dopant different from the substrate. And the second conductive film is formed of the same dopant as the substrate.

본 발명에 의하면, 반도체 소자에서 PN 다이오드형의 콘택을 이용하여 입/출력 단자의 하부에서 발생할 수 있는 역바이어스를 방지함으로써, 정전기에 의한 전류를 방지하고 브레이크 다운 전압(Break Down Voltage)을 낮추는 효과가 있다.According to the present invention, by using a PN diode-type contact in the semiconductor device to prevent the reverse bias that can occur at the bottom of the input / output terminal, to prevent the current caused by static electricity and to reduce the break down voltage (Break Down Voltage) There is.

MOSFET, 콘택, ESD, 역바이어스 MOSFET, Contact, ESD, Reverse Bias

Description

반도체 소자의 게이트 콘택 제조 방법{Method of Manufacturing Gate Contact of Semiconductor Device}Method for manufacturing gate contact of semiconductor device {Method of Manufacturing Gate Contact of Semiconductor Device}

도 1은 종래의 정전기 방전 보호회로를 나타낸 회로도,1 is a circuit diagram showing a conventional electrostatic discharge protection circuit,

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 콘택 제조 방법을 나타낸 공정 흐름도,2A to 2D are flowcharts illustrating a method of manufacturing a gate contact of a semiconductor device according to an embodiment of the present invention;

도 3은 일반적인 반도체 소자의 브레이크 다운 전압과 본 발명에 따른 반도체 소자의 브레이크 다운 전압을 비교한 그래프이다.3 is a graph comparing a breakdown voltage of a general semiconductor device with a breakdown voltage of a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

30: 기판 31: 제1 게이트 전극30 substrate 31 first gate electrode

31a: 도전막 패턴 31b: 절연막 패턴31a: conductive film pattern 31b: insulating film pattern

32, 35: 스페이서 34: 제2 게이트 전극32, 35: spacer 34: second gate electrode

36: 마스크층 40: 층간 절연막 패턴36: mask layer 40: interlayer insulating film pattern

42a, 42b: 콘택 50: 제1 도전막42a and 42b: Contact 50: First conductive film

60: 제2 도전막60: second conductive film

본 발명은 반도체 소자의 게이트 콘택 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 입/출력 단자의 하부에서 발생할 수 있는 역바이어스를 방지하여 정전기에 의한 방전(ESD:electro static discharge)을 방지하고 브레이크 다운 전압을 낮추기 위한 방법에 관한 것이다.The present invention relates to a method for manufacturing a gate contact of a semiconductor device, and more particularly, to prevent the reverse bias that can occur at the bottom of the input / output terminals of the semiconductor device to prevent electrostatic discharge (ESD) A method for lowering a breakdown voltage is provided.

일반적으로, 정전기에 의한 방전은 반도체 장치의 제조 및 사용 과정에서 흔히 발생되며, 반도체 장치의 내부로 방전되는 경우 내부회로의 절연파괴 등 심각한 문제를 발생시킨다. 특히, MOS VLSI와 같은 고밀도 집적회로를 구비한 반도체 장치는 집적도가 증가하면서 정전기 방전에 의한 내부 회로의 손상에 더욱 취약하게 되었다. 이에 따라 정전기 방전을 방지하기 위한 회로를 반도체 장치의 내부에 장착하는 것이 필수적으로 요구되고 있다.In general, discharge due to static electricity is commonly generated in the manufacture and use of semiconductor devices, and when discharged into the semiconductor device, serious problems such as insulation breakdown of internal circuits occur. In particular, semiconductor devices having high-density integrated circuits such as MOS VLSIs have become more vulnerable to damage to internal circuits due to electrostatic discharges with increased integration. Accordingly, it is essential to mount a circuit inside the semiconductor device to prevent electrostatic discharge.

상기 정전기 방전에 의한 손상 메커니즘은 크게 입/출력블록 손상 메커니즘과 내부 손상 메커니즘으로 구분할 수 있다. 특히, 칩 사이즈가 커지고 밀도가 증가함에 따라 전원공급라인의 증가는 상대적으로 내부 손상 부분을 증가시킨다.The damage mechanism by the electrostatic discharge can be classified into input / output block damage mechanism and internal damage mechanism. In particular, as the chip size increases and the density increases, the increase in the power supply line relatively increases the internal damage.

따라서, 내부 손상 메커니즘에 대한 정확한 해석 및 효율적인 정전기 방전 보호회로의 구현이 매우 중요한 문제로 대두되고 있다.Therefore, accurate analysis of the internal damage mechanism and the implementation of an efficient electrostatic discharge protection circuit have emerged as a very important problem.

도 1은 종래의 정전기 방전 보호회로를 나타낸 회로도이다.1 is a circuit diagram showing a conventional electrostatic discharge protection circuit.

도 1에 도시된 바와 같이, 전원공급라인(L1)의 손상을 방지하기 위해 정전기 방전 보호회로부(14)가 패드(10)와 입력버퍼(12) 사이에 구비되며, 내부회로(16)가 전원공급라인(L1)과 접지라인(L2) 사이에 결합된다. 도 1에서 IESD는 정전기로 인해 생성된 정전기 전류, RVcc는 전원공급라인(L1)의 메탈저항, RVss는 접지라인(L2)의 메탈저항을 나타낸다.As shown in FIG. 1, in order to prevent damage to the power supply line L1, an electrostatic discharge protection circuit unit 14 is provided between the pad 10 and the input buffer 12, and the internal circuit 16 supplies power. It is coupled between the supply line (L1) and the ground line (L2). In FIG. 1, I ESD represents an electrostatic current generated by static electricity, R Vcc represents a metal resistance of the power supply line L1, and R Vss represents a metal resistance of the ground line L2.

전원공급라인(L1)은 전원전압(Vcc)을 공급받기 위한 패드(18)에 접속되고, 접지라인(L2)은 접지전압(Vss)을 공급받기 위한 패드(20)에 접속되며, 입력버퍼(12)는 CMOS구조의 인버터로 구성된다.The power supply line L1 is connected to the pad 18 for receiving the power supply voltage Vcc, and the ground line L2 is connected to the pad 20 for receiving the ground voltage Vss, and the input buffer 12 is composed of an inverter of CMOS structure.

정전기 방전 보호회로(14)는 정전기 방전이 발생시 전원공급라인(L1)과 접지라인(L2) 간의 전류통로를 제공하며, 다이오드, 필드 트랜지스터 및 실리콘 제어 정류기(SCR)나 액티브 트랜지스터의 스냅 백(Snap Back) 특성 등을 적절하게 이용하여 구현된다.The electrostatic discharge protection circuit 14 provides a current path between the power supply line L1 and the ground line L2 when an electrostatic discharge occurs, and provides a snapback of a diode, a field transistor, a silicon controlled rectifier (SCR) or an active transistor. Back) It is implemented by using appropriately.

상기와 같이 구성된 종래의 정전기 방전 보호회로의 동작을 간략히 설명하면, 전원공급라인(L1)이 접지되어 있는 상태에서 EDS로 인한 스트레스 펄스가 패드(18)를 통해 유입될 경우 정전기 방전 전류(IESD)가 발생하여 접지라인(L2)을 통해 접지(Vss)로 흐르게 된다. 이때, 내부회로(16)에 형성된 기생 바이폴라 트랜지스터에서 접합 브레이크다운(Junction Breakdown)이 발생함에 따라 정전기 방전 전류(IESD)는 전원공급라인(L1)으로 유입된다. 그 다음, 정전기 방전 전류(IESD)로 인해 전원공급라인(L1)의 전위가 소정 레벨이상이면, 정전기 방전 보호회로(12)는 이에 트리거되어 정전기 방전 전류(IESD)를 접지라인(L2)으로 분로(Shunt)시킨다.Briefly describing the operation of the conventional electrostatic discharge protection circuit configured as described above, when the stress pulse due to EDS is introduced through the pad 18 while the power supply line (L1) is grounded, the electrostatic discharge current (I ESD) ) Is generated and flows to the ground Vss through the ground line L2. At this time, as the junction breakdown occurs in the parasitic bipolar transistor formed in the internal circuit 16, the electrostatic discharge current I ESD flows into the power supply line L1. Then, when the potential of the power supply line L1 is higher than a predetermined level due to the electrostatic discharge current I ESD , the electrostatic discharge protection circuit 12 is triggered thereto to connect the electrostatic discharge current I ESD to the ground line L2. Shunt with.

이와 같이, 종래의 정전기 방전 보호회로는 전원공급라인(L1)과 접지라인(L2) 사이에 다이오드나 필드 트랜지스터와 같은 특정 소자를 삽입하여 전 원공급라인(L1)과 접지라인(L2) 간에 전류통로를 형성시킴으로써, 내부회로(16)의 기생 바이폴라 트랜지스터를 통해 전원공급라인(L1)으로 흐르는 정전기 방전 전류(IESD)를 차단시킨다.As such, the conventional electrostatic discharge protection circuit inserts a specific element such as a diode or a field transistor between the power supply line (L1) and the ground line (L2) to provide a current between the power supply line (L1) and the ground line (L2). By forming a passage, the electrostatic discharge current I ESD flowing through the parasitic bipolar transistor of the internal circuit 16 to the power supply line L1 is blocked.

하지만, 종래의 정전기 방전 보호회로는 대부분 입/출력 단자 부분에 설치되어 입/출력 단자의 하부에서 발생할 수 있는 역바이어스 현상을 모두 방지하기에는 무리가 있다.However, the conventional electrostatic discharge protection circuit is mostly installed in the input / output terminal portion is difficult to prevent any reverse bias phenomenon that can occur at the bottom of the input / output terminal.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자에 PN 다이오드형의 콘택을 제공하는 방법을 제공한다.The present invention has been made to solve the above problems, and provides a method for providing a PN diode type contact to a semiconductor device.

본 발명의 다른 목적은 반도체 소자의 입/출력 단자의 하부에서 발생할 수 있는 역바이어스를 방지하여 정전기 방전 전류를 방지하고 브레이크 다운 전압(Break Down Voltage)을 낮추기 위한 방법을 제공한다.Another object of the present invention is to prevent a reverse bias that may occur at the bottom of an input / output terminal of a semiconductor device, thereby providing a method for preventing an electrostatic discharge current and lowering a break down voltage.

이와 같은 목적을 달성하기 위한 본 발명은, 반도체 소자의 게이트 콘택 제조 방법에 있어서, (a) 절연막 패턴을 상부에 갖는 제1 게이트 전극, 금속 실리사이드막 패턴을 상부에 갖는 제2 게이트 전극을 포함하는 기판을 형성하는 단계; (b) 상기 제1 게이트 전극의 절연막 패턴의 일부를 제거하는 단계; (c) 상기 절연막 패턴의 일부가 제거된 제1 게이트 전극과 상기 제2 게이트 전극 및 기판 상에 층간 절연막을 형성하는 단계; (d) 상기 층간 절연막을 특정 부분을 제거하여 콘택을 갖는 층간 절연막 패턴을 형성하는 단계; 및 (e) 상기 층간 절연막 패턴에 형성된 콘택에 제1 도전막 및 상기 제1 도전막 보다 두껍도록 형성되는 제2 도전막을 매립하는 단계를 포함하고, 상기 제1 도전막은 기판과 상이한 도펀트를 포함하고 상기 제2 도전막은 기판과 동일한 도펀트를 포함하여 형성되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method for manufacturing a gate contact of a semiconductor device, comprising: (a) a first gate electrode having an insulating film pattern thereon and a second gate electrode having a metal silicide film pattern thereon; Forming a substrate; (b) removing a portion of the insulating film pattern of the first gate electrode; (c) forming an interlayer insulating film on the first gate electrode, the second gate electrode, and the substrate from which a portion of the insulating film pattern is removed; (d) removing a specific portion of the interlayer insulating film to form an interlayer insulating film pattern having contacts; And (e) filling a contact formed in the interlayer insulating film pattern with a first conductive film and a second conductive film formed thicker than the first conductive film, wherein the first conductive film includes a dopant different from the substrate. The second conductive film is formed including the same dopant as the substrate.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related well-known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 콘택 제조 방법을 나타낸 공정 흐름도이다.2A to 2D are flowcharts illustrating a method of manufacturing a gate contact of a semiconductor device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 기판(30) 상에 게이트 전극으로서 제1 게이트 전극(31)을 형성한 후, 통상의 게이트 전극으로서 제2 게이트 전극(34)을 형성한다.Referring to FIG. 2A, after forming the first gate electrode 31 as the gate electrode on the substrate 30, the second gate electrode 34 is formed as the normal gate electrode.

제1 게이트 전극(31)은 도전막 패턴(31a)과 절연막 패턴(31b)을 포함하고, 그것의 측벽에는 스페이서(32)를 갖는다. 여기서, 도전막 패턴(31a)은 폴리 실리콘막인 것이 바람직하고, 절연막 패턴(31b)과 스페이서(32)는 질화막인 것이 바람직하다.The first gate electrode 31 includes a conductive film pattern 31a and an insulating film pattern 31b, and has a spacer 32 on the sidewall thereof. Here, it is preferable that the conductive film pattern 31a is a polysilicon film, and it is preferable that the insulating film pattern 31b and the spacer 32 are nitride films.

제2 게이트 전극(34)은 도전막 패턴(34a)과 실리사이드막 패턴(34b)을 포함하고, 그것의 측벽에는 스페이서(35)를 갖는다. 여기서, 도전막 패턴(34a)은 폴리 실리콘막인 것이 바람직하고, 실리사이드막 패턴(34b)은 폴리 실리콘막 상에 금속막을 형성한 후, 살리사이데이션(Salicidation) 반응을 통하여 형성하는 것이 바람직하다. 그리고, 제2 게이트 전극(34)의 스페이서(35) 또한 질화막인 것이 바람직하다.The second gate electrode 34 includes a conductive film pattern 34a and a silicide film pattern 34b, and has a spacer 35 on the sidewall thereof. Herein, the conductive film pattern 34a is preferably a polysilicon film, and the silicide film pattern 34b is preferably formed through a salicylation reaction after forming a metal film on the polysilicon film. The spacer 35 of the second gate electrode 34 is also preferably a nitride film.

또한, 살리사이데이션 반응을 실시할 때 노출된 기판(30) 표면 또한 실리사 이드막(30a)으로 형성된다.In addition, the surface of the substrate 30 exposed during the salicide reaction is also formed of the silicide film 30a.

도 2b를 참조하면, 포토레지스트 패턴과 같은 마스크층(36)을 식각 마스크로 사용하는 식각을 실시하여 제1 게이트 전극(31)의 절연막 패턴(31b)의 일부를 제거한다.Referring to FIG. 2B, a portion of the insulating layer pattern 31b of the first gate electrode 31 is removed by etching by using a mask layer 36 such as a photoresist pattern as an etching mask.

이에 따라, 제1 게이트 전극(31)의 도전막 패턴(31a)의 일부가 노출된다. 여기서, 노출된 도전막 패턴(31a)은 후속되는 공정에 의해 형성되는 콘택과 전기적으로 연결되는 부분이다. 즉, 전기적인 연결을 위하여 도전막 패턴(31a)의 일부를 노출시키는 것이다.As a result, a part of the conductive film pattern 31a of the first gate electrode 31 is exposed. Here, the exposed conductive layer pattern 31a is a portion electrically connected to the contact formed by the subsequent process. That is, part of the conductive film pattern 31a is exposed for electrical connection.

도 2c를 참조하면, 마스크층(36)을 제거한 후, 절연막 패턴(31a)의 일부가 제거된 제1 게이트 전극(31)과 제2 게이트 전극(34) 및 기판(30) 상에 층간 절연막을 형성한다. 상기 층간 절연막은 산화막인 것이 바람직하다.Referring to FIG. 2C, after the mask layer 36 is removed, an interlayer insulating film is formed on the first gate electrode 31, the second gate electrode 34, and the substrate 30 from which a part of the insulating film pattern 31a is removed. Form. It is preferable that the said interlayer insulation film is an oxide film.

이어서, 상기 층간 절연막을 부분적으로 제거하여 콘택(42a, 42b)을 갖는 층간 절연막 패턴(40)을 형성한다.Subsequently, the interlayer insulating film is partially removed to form an interlayer insulating film pattern 40 having contacts 42a and 42b.

도 2d를 참조하면, 층간 절연막 패턴(40)에 형성된 콘택(42a, 42b)에 제1 도전막(50) 및 제2 도전막(60)을 매립한다. 여기서, 제1 도전막(50)은 기판이 P형인 경우 N형 도펀트로 이루어진 폴리 실리콘이며, 기판이 N형인 경우 P형 도펀트로 이루어진 폴리 실리콘이다. 또한, 제2 도전막(60)은 기판이 P형인 경우 P형 도펀트로 이루어진 폴리 실리콘이며, 기판이 N형인 경우 N형 도펀트로 이루어진 폴리 실리콘이다.Referring to FIG. 2D, the first conductive film 50 and the second conductive film 60 are filled in the contacts 42a and 42b formed in the interlayer insulating film pattern 40. Here, the first conductive film 50 is polysilicon made of N-type dopant when the substrate is P-type, and polysilicon made of P-type dopant when the substrate is N-type. In addition, the second conductive film 60 is polysilicon made of P-type dopant when the substrate is P-type, and polysilicon made of N-type dopant when the substrate is N-type.

또한, 제1 도전막(50)은 제2 도전막(60)보다 얇은 두께를 갖는다. 이는 본 발명에 따른 반도체 소자가 통상적인 바이폴라 트랜지스터와 같이 동작하기 위함이다.In addition, the first conductive film 50 has a thickness thinner than that of the second conductive film 60. This is for the semiconductor device according to the present invention to operate like a conventional bipolar transistor.

도 3은 일반적인 반도체 소자의 브레이크 다운 전압과 본 발명에 따른 반도체 소자의 브레이크 다운 전압을 비교한 그래프이다.3 is a graph comparing a breakdown voltage of a general semiconductor device with a breakdown voltage of a semiconductor device according to the present invention.

도 3을 참조하면, 일반적인 반도체 소자의 브레이크 다운 전압(Break Down Voltage)을 BV1이라 가정하고, 게이트로 BV1 이하의 역바이어스 전압이 인가되면 소자가 망가질 수 있다. 하지만, BV2의 값을 갖는 PN 다이오드 형태의 게이트 콘택을 사용하면, BV2 이하의 역바이어스 전압이 인가될 경우에만 브레이크 다운 현상이 발생하므로 반도체 소자의 브레이크 다운 전압을 BV1에서 BV2로 효과적으로 낮출 수 있다.Referring to FIG. 3, assuming that a break down voltage of a general semiconductor device is BV1 and a reverse bias voltage of BV1 or less is applied to a gate, the device may be broken. However, when the gate contact of the PN diode type having the value of BV2 is used, the breakdown occurs only when a reverse bias voltage of BV2 or less is applied, so that the breakdown voltage of the semiconductor device can be effectively lowered from BV1 to BV2.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and changes without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the following claims, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of the present invention.

이상에서 설명한 바와 같이 본 발명에 의하면, 반도체 소자에서 PN 다이오드형의 콘택을 이용하여 입/출력 단자의 하부에서 발생할 수 있는 역바이어스를 방지함으로써, 정전기 방전 전류를 방지하고 브레이크 다운 전압(Break Down Voltage)을 낮추는 효과가 있다.As described above, according to the present invention, by using a PN diode-type contact in the semiconductor device, the reverse bias that may occur in the lower portion of the input / output terminal is prevented, thereby preventing the electrostatic discharge current and breaking down the voltage (Break Down Voltage). ) Has the effect of lowering.

Claims (4)

반도체 소자의 게이트 콘택 제조 방법에 있어서,In the method of manufacturing a gate contact of a semiconductor device, (a) 절연막 패턴을 상부에 갖는 제1 게이트 전극, 금속 실리사이드막 패턴을 상부에 갖는 제2 게이트 전극을 포함하는 기판을 형성하는 단계;(a) forming a substrate including a first gate electrode having an insulating film pattern thereon and a second gate electrode having a metal silicide film pattern thereon; (b) 상기 제1 게이트 전극의 절연막 패턴의 일부를 제거하는 단계;(b) removing a portion of the insulating film pattern of the first gate electrode; (c) 상기 절연막 패턴의 일부가 제거된 제1 게이트 전극과 상기 제2 게이트 전극 및 기판 상에 층간 절연막을 형성하는 단계;(c) forming an interlayer insulating film on the first gate electrode, the second gate electrode, and the substrate from which a portion of the insulating film pattern is removed; (d) 상기 층간 절연막을 특정 부분을 제거하여 콘택을 갖는 층간 절연막 패턴을 형성하는 단계; 및(d) removing a specific portion of the interlayer insulating film to form an interlayer insulating film pattern having contacts; And (e) 상기 층간 절연막 패턴에 형성된 콘택에 제1 도전막 및 상기 제1 도전막 보다 두껍도록 형성되는 제2 도전막을 매립하는 단계를 포함하고,(e) embedding a first conductive film and a second conductive film formed thicker than the first conductive film in a contact formed in the interlayer insulating film pattern; 상기 제1 도전막은 기판과 상이한 도펀트를 포함하고, 상기 제2 도전막은 기판과 동일한 도펀트를 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 게이트 콘택 제조 방법.And the first conductive film includes a dopant different from the substrate, and the second conductive film includes the same dopant as the substrate. 제1항에서,In claim 1, 상기 제1 도전막은 기판이 P형인 경우 N형 도펀트로 이루어진 폴리 실리콘이며, 기판이 N형인 경우 P형 도펀트로 이루어진 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 게이트 콘택 제조 방법.The first conductive film is a polysilicon made of an N-type dopant when the substrate is a P-type, and a polysilicon made of a P-type dopant when the substrate is an N-type. 제1항에서,In claim 1, 상기 제2 도전막은 기판이 P형인 경우 P형 도펀트로 이루어진 폴리 실리콘이며, 기판이 N형인 경우 N형 도펀트로 이루어진 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 게이트 콘택 제조 방법.The second conductive layer is a polysilicon made of a P-type dopant when the substrate is a P-type, and a polysilicon made of an N-type dopant when the substrate is an N-type. 삭제delete
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