KR100784037B1 - Method of manufacturing a capacitor in semiconductor device - Google Patents

Method of manufacturing a capacitor in semiconductor device Download PDF

Info

Publication number
KR100784037B1
KR100784037B1 KR1020010086863A KR20010086863A KR100784037B1 KR 100784037 B1 KR100784037 B1 KR 100784037B1 KR 1020010086863 A KR1020010086863 A KR 1020010086863A KR 20010086863 A KR20010086863 A KR 20010086863A KR 100784037 B1 KR100784037 B1 KR 100784037B1
Authority
KR
South Korea
Prior art keywords
capacitor
semiconductor device
contact hole
electrode layer
capacitor manufacturing
Prior art date
Application number
KR1020010086863A
Other languages
Korean (ko)
Other versions
KR20030056598A (en
Inventor
김종필
김지형
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010086863A priority Critical patent/KR100784037B1/en
Publication of KR20030056598A publication Critical patent/KR20030056598A/en
Application granted granted Critical
Publication of KR100784037B1 publication Critical patent/KR100784037B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 소자의 제조 방법에 관한 것으로, 커패시터 내부에 폴리 실리콘 알갱이로 채워 넣음으로써 커패시터의 표면적 확보를 최대화하여 커패시커의 임계치수를 미세화 할 수 있고 커패시터의 높이를 줄일 수 있으며 개발비용을 절감할 수 있는 반도체 소자의 커패시터 제조 방법을 제공한다.
The present invention relates to a method for manufacturing a semiconductor device, by filling polysilicon granules inside a capacitor to maximize the surface area of the capacitor, thereby minimizing the critical dimension of the capacitor, reducing the height of the capacitor, and reducing development costs. Provided are a method of manufacturing a capacitor of a semiconductor device.

디램, 반도체 소자, 커패시터, 폴리 실리콘 알갱이DRAM, Semiconductor Devices, Capacitors, Poly Silicon Grains

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in semiconductor device} Method of manufacturing a capacitor in semiconductor device             

도 1a 내지 도 1f는 본 발명의 제 1 실시 예에 따른 커패시터 제조공정을 설명하기 위한 단면도.1A to 1F are cross-sectional views illustrating a capacitor manufacturing process according to a first embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 제 2 실시 예에 따른 커패시터 제조공정을 설명하기 위한 단면도.
2A to 2D are cross-sectional views illustrating a capacitor manufacturing process according to a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

1 : 반도체 기판 2 : 제 1 절연막1 semiconductor substrate 2 first insulating film

3 : 콘택 플러그 4 : 제 2 절연막3: contact plug 4: second insulating film

5 : 마스크 패턴 6 : 콘택홀5: mask pattern 6: contact hole

7 : 하부 전극층 8 : 폴리 실리콘 알갱이7: lower electrode layer 8: polysilicon grains

9 : 상부 전극층
9: upper electrode layer

본 발명의 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 0.1㎛이하의 디램 소자의 커패시터 표면적 확보를 최대화 하여 용량 확보를 쉽게 할 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
The present invention relates to a capacitor manufacturing method of a semiconductor device of the present invention, and more particularly to a capacitor manufacturing method of a semiconductor device that can easily secure the capacity by maximizing the capacitor surface area of the DRAM device of 0.1㎛ or less.

소자 개발이 0.10㎛ 이하로 내려가면서 커패시터(Capacitor) 용량의 확보의 문제는 매우 중요한 쟁점으로 부상되고 있다. 따라서 현재 이를 해결하기 위하여 새로운 고유전율을 가지는 유전(Dielectric)물질을 개발하려는 노력이 많이 진행되고 있다. 그러나 이러한 물질은 새로운 투자를 해야하는 부담감과 공정상의 안정성 때문에 쉽게 공정에 적용되기 힘들다. As the development of devices has fallen below 0.10㎛, the issue of securing capacitor capacity has emerged as a very important issue. Therefore, many efforts have been made to develop a dielectric material having a new high dielectric constant to solve this problem. However, these materials are difficult to apply to the process due to the burden of new investment and process stability.

또한 셀 사이즈의 감소와 더불어 커패시터의 크기가 작아지게 되는데 이때 커패시터의 임계치수 확보가 매우 힘들어 표면적 확보에 어려움을 가진다. 이를 위해 커패시터의 높이를 올리게 되는데 이는 우선 DLM 공정에 있어서 금속접촉(Metal contact)시 매우 어려움을 격게된다. 또한 과도하게 높인 커패시터는 무너지기도 한다. 커패시터의 높이가 높아지면 아래쪽까지 증착 물질들이 도달하지 못하게 되어 실질적으로 커패시터 용량을 높이지 못하는 문제점이 발생한다.
In addition, as the cell size decreases, the size of the capacitor becomes smaller. At this time, the critical dimension of the capacitor is very difficult to secure, thus making it difficult to secure the surface area. To this end, the height of the capacitor is raised, which is very difficult during metal contact in the DLM process. Excessively high capacitors can also collapse. If the height of the capacitor is high, the deposition materials do not reach to the bottom, which causes a problem of not substantially increasing the capacitor capacity.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 커패시터안에 작은 폴리(Poly) 알갱이들을 채워 이를 커패시터 표면적으로 사용함으로써 표면적 확보를 최대화 할 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device capable of maximizing surface area by filling small poly grains in a capacitor and using the surface of the capacitor to solve the above problems.

본 발명의 한 특징에 의하면, 새로운 유전 물질의 개발 및 새로운 장비 투자의 부담이 없어 개발 비용을 크게 절감할 수 있다.
According to one aspect of the present invention, there is no burden of developing new dielectric materials and investing in new equipment, thereby greatly reducing development costs.

콘택 플러그가 형성된 하지층 상에 절연막이 형성되는 단계, 소정의 식각 공정을 실시하여 상기 절연막의 일부를 제거하여 상기 콘택홀을 형성하는 단계, 전체 구조 상부에 하부 전극층이 형성되는 단계, 상기 콘택홀에 폴리 실리콘 알갱이를 채운 후 상기 절연막의 상부가 노출되도록 상기 하부 전극층의 일부를 제거하는 식각공정을 실시하는 단계,열처리공정을 실시하는 단계 및 전체 구조 상부에 상부 전극층이 형성되는 단계를 포함하여 이루어 진것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다. Forming an insulating layer on a base layer on which a contact plug is formed, performing a predetermined etching process to remove a portion of the insulating layer to form the contact hole, forming a lower electrode layer on an entire structure, and forming the contact hole Performing a etching process of removing a portion of the lower electrode layer to expose the upper portion of the insulating film after filling the polysilicon grains, performing a heat treatment process, and forming an upper electrode layer on the entire structure. The present invention provides a method for manufacturing a capacitor of a semiconductor device.

콘택 플러그가 형성된 하지층 상에 절연막이 형성되는 단계, 소정의 식각 공정을 실시하여 상기 절연막의 일부를 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀에 폴리 실리콘 알갱이를 채운 후 열처리공정을 실시하는 단계, 및 전체 구조 상부에 상부 전극층이 형성되는 단계를 포함하여 이루어 진것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다.
Forming an insulating layer on the base layer on which the contact plug is formed, performing a predetermined etching process to form a contact hole by removing a portion of the insulating layer, and filling the contact hole with polysilicon granules, and then performing a heat treatment process. It provides a capacitor manufacturing method of a semiconductor device, characterized in that it comprises a step, and forming an upper electrode layer on the entire structure.

이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시 예를 더욱 상세히 설명 하기로 한다. Hereinafter, a first embodiment of the present invention will be described in more detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 제 1 실시 예에 따른 커패시터 제조공정을 설명하기 위한 단면도이다. 1A to 1F are cross-sectional views illustrating a capacitor manufacturing process according to a first embodiment of the present invention.

도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 제 1 절연막(2)을 형성한다. 제 1 절연막(2)의 소정 영역을 제거하여 반도체 기판(1)의 접합부(도시되지 않음)를 노출시키는 제 1 콘택홀(Contact hole)을 형성한 후 제 1 콘택홀에 전도성 물질을 매립하여 콘택 플러그(Contact plug)(3)를 형성한다. 상기의 콘택 플러그(3)를 포함한 제 1 절연막(2) 상부에 제 2 절연막(4)을 형성한다. 마스크(5) 공정을 이용하여 콘택 플러그(3) 상부가 노출되도록 제 2 절연막(4)을 제거하여 제 2 콘택홀(6)을 형성한다. Referring to FIG. 1A, a first insulating film 2 is formed on a semiconductor substrate 1 on which various elements for forming a semiconductor device are formed. After removing a predetermined region of the first insulating film 2 to form a first contact hole for exposing a junction (not shown) of the semiconductor substrate 1, a conductive material is filled in the first contact hole and then contacted. A contact plug 3 is formed. The second insulating film 4 is formed on the first insulating film 2 including the contact plug 3. The second contact hole 6 is formed by removing the second insulating film 4 so that the upper portion of the contact plug 3 is exposed using the mask 5 process.

도 1b를 참조하면, 마스크(5) 공정시 사용하였던 포토레지스트(Photo-resist)를 제거한 후 하부 전극(Bottom electrode)층(7)을 형성한다. 이때 제 2 콘택홀을 포함한 전체 구조 상부에 폴리(Poly) 실리콘을 증착함으로써 하부 전극층(7)을 형성한다. Referring to FIG. 1B, the bottom electrode layer 7 is formed after removing the photo-resist used in the mask 5 process. At this time, the lower electrode layer 7 is formed by depositing polysilicon on the entire structure including the second contact hole.

도 1c를 참조하면, 상기의 하부 전극층(7)이 형성된 제 2 콘택홀(6) 내부를 폴리 실리콘 알갱이(8)로 채운다. 이때 추가적인 장비의 도입 없이 기존의 식각용으로 사용하던 CMP장비를 이용하여 실시한다. 이는 장비 투자의 부담이 없이 개발비용의 절감이 가능하게 된다.Referring to FIG. 1C, the inside of the second contact hole 6 in which the lower electrode layer 7 is formed is filled with polysilicon grains 8. At this time, it is carried out using the CMP equipment used for the conventional etching without the introduction of additional equipment. This can reduce development costs without burdening equipment investment.

구체적으로 CMP장비의 특성을 이용한 것으로 웨이퍼를 CMP 패드(Pad) 상에 장착한 후 슬러리(Slurry)를 주입하면서 돌리면 슬러리들이 기판내의 빈공간 내부 에 잘 채워지는 것을 이용하였다. 즉 슬러리로는 0.001 내지 0.03㎛의 크기의 폴리 실리콘 알갱이(8)를 사용하여 하부 전극층(7)이 형성된 반도체 기판(1)을 CMP 패드 상에 장착한 후 폴리 실리콘 알갱이(8)를 주입하면서 돌리게 되면 하부 전극층(7)이 형성된 제 2 콘택홀(6) 내부에 폴리 실리콘 알갱이(8)들이 잘 채워진다. Specifically, the characteristics of the CMP equipment were used to mount the wafer on the CMP pad and rotate the slurry while injecting the slurry to fill the inside of the empty space in the substrate. That is, as the slurry, the semiconductor substrate 1 having the lower electrode layer 7 formed thereon is mounted on the CMP pad using polysilicon grains having a size of 0.001 to 0.03 µm, and then rotated while injecting the polysilicon grains 8. The polysilicon grains 8 are well filled in the second contact hole 6 in which the lower electrode layer 7 is formed.

도 1d를 참조하면, 커패시터 노드(Node)의 고립을 위해서 제 2 절연막(4) 상부의 폴리층을 CMP 또는 에치백(Etch back)공정을 실시하여 제거한다. 제 2 콘택홀(6)의 내부에만 하부 전극층(7)이 잔존하게 된다. Referring to FIG. 1D, the poly layer on the second insulating layer 4 is removed by a CMP or etch back process to isolate the capacitor node. The lower electrode layer 7 remains only inside the second contact hole 6.

도 1e를 참조하면, 하부 전극(7)내부의 폴리 실리콘 알갱이(8)들이 서로 연결이 되어 하부 전극층(7)과 연결이 되도록 불활성 기체인 N2 혹은 아르곤등의 대기 상태에서 열공정을 실시한다. 또는 MPS 그로잉(Growing)공정을 실시하여 커패시터의 표면적 증가를 극대화한다. Referring to FIG. 1E, the polysilicon grains 8 inside the lower electrode 7 are connected to each other to be connected to the lower electrode layer 7. The thermal process is performed in an atmospheric state such as N 2 or argon, which is an inert gas. . Alternatively, the MPS growing process is performed to maximize the surface area of the capacitor.

도 1f를 참조하면, 전체구조 상부에 유전 물질을 이용하여 상부 전극층(9)을 형성하여 커패시터를 형성한다. 이때 유전 물질로는 폴리 실리콘 알갱이들에 의해 형성된 작은골들도 매울 수 있는 매우 스텝 커버리지(Step coverage)가 좋은 물질을 사용한다. 따라서 기존의 CVD(Chemical Vapor Deposition) 공정인 ONO 또는 TaON등의 물질을 사용한다. 또한 상부 전극층(9)은 폴리 실리콘층으로 사용한다. Referring to FIG. 1F, a capacitor is formed by forming an upper electrode layer 9 using a dielectric material over the entire structure. In this case, a very good step coverage is used as the dielectric material, which can fill small valleys formed by polysilicon grains. Therefore, a material such as ONO or TaON, which is a conventional chemical vapor deposition (CVD) process, is used. In addition, the upper electrode layer 9 is used as a polysilicon layer.

공정의 단순화를 위해 하부 전극층(7)을 형성하지 않고 커패시터를 형성할 수 있다.
In order to simplify the process, a capacitor may be formed without forming the lower electrode layer 7.

본 발명의 제 2 실시 예를 더욱 상세히 설명하기로 한다. A second embodiment of the present invention will be described in more detail.

도 2a 내지 도 2d는 본 발명의 제 2 실시 예에 따른 커패시터 제조공정을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a capacitor manufacturing process according to a second embodiment of the present invention.

도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 제 1 절연막(2)을 형성한다. 제 1 절연막(2)의 소정 영역을 제거하여 반도체 기판(1)의 접합부(도시되지 않음)를 노출시키는 제 1 콘택홀(Contact hole)을 형성한 후 제 1 콘택홀에 전도성 물질을 매립하여 콘택 플러그(Contact plug)(3)를 형성한다. 상기의 콘택 플러그(3)를 포함한 제 1 절연막(2) 상부에 제 2 절연막(4)을 형성한다. 마스크(5) 공정을 이용하여 콘택 플러그 상부가 노출되도록 제 2 절연막(4)을 제거하여 제 2 콘택홀(6)을 형성한다. Referring to FIG. 2A, a first insulating film 2 is formed on a semiconductor substrate 1 on which various elements for forming a semiconductor device are formed. After removing a predetermined region of the first insulating film 2 to form a first contact hole for exposing a junction (not shown) of the semiconductor substrate 1, a conductive material is filled in the first contact hole and then contacted. A contact plug 3 is formed. The second insulating film 4 is formed on the first insulating film 2 including the contact plug 3. The second contact hole 6 is formed by removing the second insulating film 4 so that the upper portion of the contact plug is exposed using the mask 5 process.

도 2b를 참조하면, 제 2 절연막(4)을 제거하여 형성된 제 2 콘택홀(6)의 내부에 폴리 실리콘 알갱이(8)로 채운다. 이때 추가적인 장비의 도입 없이 기존의 식각용으로 사용하던 CMP장비를 이용하여 실시한다. 이는 장비 투자의 부담이 없이 개발비용의 절감이 가능하게 된다.Referring to FIG. 2B, polysilicon grains 8 are filled in the second contact hole 6 formed by removing the second insulating film 4. At this time, it is carried out using the CMP equipment used for the conventional etching without the introduction of additional equipment. This can reduce development costs without burdening equipment investment.

구체적으로 CMP장비의 특성을 이용한 것으로 웨이퍼를 CMP 패드(Pad) 상에 장착한 후 슬러리(Slurry)를 주입하면서 돌리면 슬러리들이 기판내의 빈공간 내부에 잘 채워지는 것을 이용하였다. 즉 슬러리로는 0.001 내지 0.03㎛의 크기의 폴리 실리콘 알갱이(8)를 사용하여 제 2 콘택홀(6)이 형성된 반도체 기판(1)을 CMP 패드 상에 장착한 후 폴리 실리콘 알갱이(8)를 주입하면서 돌리게 되면 커패시터용 캡(6)의 내부에 폴리 실리콘 알갱이(8)들이 잘 채워진다. Specifically, the characteristics of the CMP equipment were used to mount the wafer on the CMP pad and rotate the slurry while injecting the slurry so that the slurry was well filled in the empty space in the substrate. That is, as the slurry, a polysilicon grain 8 having a size of 0.001 to 0.03 μm is used to mount the semiconductor substrate 1 on which the second contact hole 6 is formed on the CMP pad, and then the polysilicon grains 8 are injected. When turned, the polysilicon grains 8 are well filled inside the cap 6 for the capacitor.                     

도 2c를 참조하면, 제 2 콘택홀(6) 내부의 폴리 실리콘 알갱이(8)들이 서로 연결이 되어 콘택 플러그(3)와 연결이 되도록 불활성 기체 N2 혹은 아르곤등의 대기 상태에서 열공정을 실시한다. Referring to FIG. 2C, a thermal process is performed in an atmospheric state such as inert gas N 2 or argon such that the polysilicon grains 8 in the second contact hole 6 are connected to each other to be connected to the contact plug 3. do.

이때 폴리 실리콘 알갱이(8)의 확산이 잘되게 하기 위하여 제 2 절연막(4)은 도핑이 되지 않은 USG, SOG 또는 HDP 산화막을 사용한다. 이는 산화막에서 나온 기체원자가 실리콘확산을 방해하는 것을 막기 위해서다.At this time, in order to facilitate diffusion of the polysilicon grains 8, the second insulating film 4 uses an undoped USG, SOG or HDP oxide film. This is to prevent gas atoms from the oxide film from interfering with silicon diffusion.

도 2d를 참조하면, 전체구조 상부에 유전 물질을 이용하여 상부 전극층(9)을 형성하여 커패시터를 형성한다. 이때 유전 물질로는 폴리 실리콘 알갱이(8)들에 의해 형성된 작은골들도 매울 수 있는 매우 스텝 커버리지(Step coverage)가 좋은 물질을 사용한다. 따라서 기존의 CVD(Chemical Vapor Deposition) 공정인 ONO 또는 TaON등의 물질을 사용한다.Referring to FIG. 2D, a capacitor is formed by forming the upper electrode layer 9 using a dielectric material over the entire structure. At this time, a very good step coverage is used as the dielectric material, which can fill small valleys formed by the polysilicon grains 8. Therefore, a material such as ONO or TaON, which is a conventional chemical vapor deposition (CVD) process, is used.

폴리 실리콘 알갱이를 사용하여 커패시터의 표면적을 10 배 이상 증가시킴으로써 새로운 유전물질의 개발 없이 기존의 ONO 또는 TaON을 사용하여 커패시터의 용량을 충분히 확보하게된다. 또한 커패시터의 임계치수를 미세화 할 수 있고, 커패시터의 높이를 대폭 낮출 수가 있으므로 후속 메탈 공정이 쉬워진다.
By increasing the surface area of the capacitor by more than 10 times using polysilicon grains, the capacity of the capacitor is sufficiently secured using existing ONO or TaON without the development of new dielectric materials. In addition, the critical dimension of the capacitor can be refined, and the height of the capacitor can be significantly lowered, thereby facilitating subsequent metal processing.

이와 같이 본 발명에 따른 반도체 소자의 커패시터 제조 방법은 커패시터 내부에 CMP 슬러리로 폴리 실리콘 알갱이를 채워 넣는 방법을 이용하여 커패시터의 표면적 확보를 최대화 할 수 있다. As described above, the method of manufacturing a capacitor of the semiconductor device according to the present invention can maximize the surface area of the capacitor by using a method of filling polysilicon grains with CMP slurry in the capacitor.

또한 새로운 유전물질을 개발하지 않고 또한 새로운 장비 투자의 부담이 없어 개발비용을 절감 할 수 있다. In addition, it does not develop new dielectric materials and there is no burden of new equipment investment, thus reducing development costs.

또한 표면적 증가비가 10배 이상 되어 커패시터의 높이를 대폭 낮출 수 있고 커패시터의 미세한 임계치수를 확보할 수 있다.
In addition, the surface area increase ratio is more than 10 times, which can greatly reduce the height of the capacitor and ensure the fine threshold of the capacitor.

Claims (11)

콘택 플러그가 형성된 하지층 상에 절연막이 형성되는 단계;Forming an insulating film on the base layer on which the contact plug is formed; 소정의 식각 공정을 실시하여 상기 절연막의 일부를 제거하여 상기 콘택홀을 형성하는 단계;Performing a predetermined etching process to remove a portion of the insulating layer to form the contact hole; 전체 구조 상부에 하부 전극층이 형성되는 단계;Forming a lower electrode layer on the entire structure; CMP 장비에서 상기 콘택홀에 폴리 실리콘 알갱이를 채운 후 상기 절연막의 상부가 노출되도록 상기 하부 전극층의 일부를 제거하는 식각공정을 실시하는 단계;Performing an etching process of removing a portion of the lower electrode layer so that the upper portion of the insulating layer is exposed after filling polysilicon particles in the contact hole in a CMP apparatus; 열처리공정을 실시하는 단계; 및 Performing a heat treatment process; And 전체 구조 상부에 상부 전극층이 형성되는 단계를 포함하여 이루어 진것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Capacitor manufacturing method of a semiconductor device comprising the step of forming an upper electrode layer on the entire structure. 제 1 항에 있어서, The method of claim 1, 상기 폴리 실리콘 알갱이는 0.001 내지 0.03㎛의 크기인것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The polysilicon grains are a capacitor manufacturing method of a semiconductor device, characterized in that the size of 0.001 to 0.03㎛. 제 1 항에 있어서, The method of claim 1, 상기 CMP 장비에서 상기 폴리 실리콘 알갱이가 슬러리로 주입되어 상기 콘택홀 내에 상기 폴리 실리콘 알갱이가 채워지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The polysilicon grains are injected into the slurry in the CMP device, so that the polysilicon grains are filled in the contact hole. 제 1 항에 있어서, The method of claim 1, 상기 식각공정은 CMP 및 에치백공정에 의해 실시되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The etching process is a capacitor manufacturing method of a semiconductor device, characterized in that carried out by a CMP and etch back process. 제 1 항에 있어서, The method of claim 1, 상기 열처리 공정은 N2 또는 아르곤 가스 상태에서 실시되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The heat treatment process is a capacitor manufacturing method of the semiconductor device, characterized in that carried out in N 2 or argon gas state. 제 1 항에 있어서, The method of claim 1, 상기 상부 전극층은 ONO 또는 TaON층으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The upper electrode layer is a capacitor manufacturing method of the semiconductor device, characterized in that formed by the ONO or TaON layer. 콘택 플러그가 형성된 하지층 상에 절연막이 형성되는 단계;Forming an insulating film on the base layer on which the contact plug is formed; 소정의 식각 공정을 실시하여 상기 절연막의 일부를 제거하여 콘택홀을 형성하는 단계;Performing a predetermined etching process to form a contact hole by removing a portion of the insulating film; 상기 콘택 플러그 상의 상기 콘택홀에 폴리 실리콘 알갱이를 채운 후 열처리공정을 실시하는 단계; 및 Performing a heat treatment process after filling polysilicon grains in the contact hole on the contact plug; And 전체 구조 상부에 상부 전극층이 형성되는 단계를 포함하여 이루어 진것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Capacitor manufacturing method of a semiconductor device comprising the step of forming an upper electrode layer on the entire structure. 제 7 항에 있어서,The method of claim 7, wherein 상기 폴리 실리콘 알갱이는 0.001 내지 0.03㎛의 크기인것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The polysilicon grains are a capacitor manufacturing method of a semiconductor device, characterized in that the size of 0.001 to 0.03㎛. 제 7 항에 있어서, The method of claim 7, wherein 상기 폴리 실리콘 알갱이는 CMP 장비에 의해 상기 콘택홀 내에 채워지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.Wherein the polysilicon grains are filled in the contact hole by a CMP device. 제 7 항에 있어서, The method of claim 7, wherein 상기 열처리 공정은 N2 또는 아르곤 가스 상태에서 실시되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The heat treatment process is a capacitor manufacturing method of the semiconductor device, characterized in that carried out in N 2 or argon gas state. 제 7 항에 있어서,The method of claim 7, wherein 상기 상부 전극층은 ONO 또는 TaON층으로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.The upper electrode layer is a capacitor manufacturing method of the semiconductor device, characterized in that formed by the ONO or TaON layer.
KR1020010086863A 2001-12-28 2001-12-28 Method of manufacturing a capacitor in semiconductor device KR100784037B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010086863A KR100784037B1 (en) 2001-12-28 2001-12-28 Method of manufacturing a capacitor in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010086863A KR100784037B1 (en) 2001-12-28 2001-12-28 Method of manufacturing a capacitor in semiconductor device

Publications (2)

Publication Number Publication Date
KR20030056598A KR20030056598A (en) 2003-07-04
KR100784037B1 true KR100784037B1 (en) 2007-12-10

Family

ID=32214782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010086863A KR100784037B1 (en) 2001-12-28 2001-12-28 Method of manufacturing a capacitor in semiconductor device

Country Status (1)

Country Link
KR (1) KR100784037B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000060687A (en) * 1999-03-18 2000-10-16 윤종용 Cylindrical capacitor having hsg silicons on its inner surface and a method for fabricating thereof
KR20010058465A (en) * 1999-12-30 2001-07-06 박종섭 Method for manufacturing capacitor
JP2003536255A (en) * 2000-06-08 2003-12-02 マイクロン テクノロジー インコーポレイテッド Method of forming conductive layer having increased surface area and integrated circuit structure having this conductive layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000060687A (en) * 1999-03-18 2000-10-16 윤종용 Cylindrical capacitor having hsg silicons on its inner surface and a method for fabricating thereof
KR20010058465A (en) * 1999-12-30 2001-07-06 박종섭 Method for manufacturing capacitor
JP2003536255A (en) * 2000-06-08 2003-12-02 マイクロン テクノロジー インコーポレイテッド Method of forming conductive layer having increased surface area and integrated circuit structure having this conductive layer

Also Published As

Publication number Publication date
KR20030056598A (en) 2003-07-04

Similar Documents

Publication Publication Date Title
US6809363B2 (en) Storage electrode of a semiconductor memory device
JPH0613570A (en) Optimum-stack type capacitor dram cell utilizing vapor deposition of sacrifice oxide film and chemical/ mechanical polishing
US9018733B1 (en) Capacitor, storage node of the capacitor, and method of forming the same
US7494890B2 (en) Trench capacitor and method for manufacturing the same
US6403431B1 (en) Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits
KR100338958B1 (en) Method for forming a capacitor of a semiconductor device
KR19980032088A (en) Semiconductor device with highly reliable contact structure
US6448146B1 (en) Methods of manufacturing integrated circuit capacitors having hemispherical grain electrodes
KR100784037B1 (en) Method of manufacturing a capacitor in semiconductor device
KR100268412B1 (en) A method of fabricating capacitor for semiconductor memory device
US6365454B1 (en) Cylindrical capacitor structure and method of manufacture
JP3435849B2 (en) Method for manufacturing semiconductor device
KR100207466B1 (en) Capacitor fabrication method of semiconductor device
KR100537204B1 (en) Method of manufacturing capacitor for semiconductor device
KR100762869B1 (en) A method for fabricating capacitor
US20230386842A1 (en) Semiconductor device structure and method for preparing the same
KR100709447B1 (en) A method for forming a semiconductor device
KR100696774B1 (en) A method for forming a capacitor of a semiconductor device
KR100507364B1 (en) Method for fabricating capacitor of semiconductor device
KR100390846B1 (en) Method for fabricating semiconductor device
KR100924207B1 (en) Method for manufacturing semiconductor device
KR19990056023A (en) Dynamic random access memory device and manufacturing method thereof
KR100443520B1 (en) method for fabricating a capacitor
KR100670669B1 (en) A method for forming capacitor in semiconductor device
KR100485180B1 (en) Fabrication method of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee