KR100782776B1

KR100782776B1 - Multi-mode quadrature digital downconvertor

Info

Publication number: KR100782776B1
Application number: KR1020060108555A
Authority: KR
Inventors: 이현석; 김경욱; 조영하; 구본영
Original assignee: 삼성전기주식회사
Priority date: 2006-11-03
Filing date: 2006-11-03
Publication date: 2007-12-05

Abstract

A multi-mode quadrature digital down-converter and a front-end module are provided to solve a problem that when an IF(Intermediate Frequency) signal lower than 1MHz is sampled with 4.096MHz, a pattern of the sampled value varies so the IF signal cannot be normally processed. A demultiplexer(210) converts a digital IF signal into a pre-set number of parallel signals. A selector(220) is turned on or off according to a broadcast select signal. When the selector is turned on, it selects some of the parallel signals of the demultiplexer(210), and when the selector is turned off, it selects all the parallel signals of the demultiplexer(210). A buffer memory(230) includes a buffer space with a pre-set size for sequentially storing signals from the selector(220) and, in this case, the buffer space includes multiple buffer regions discriminated by sizes in the order of storing the signals from the selector(220). A digital filter unit(240) multiplies each signal stored in the same position in terms of the storage order in each buffer region of the buffer memory(230) to a pre-set filter coefficient, adds the values obtained by the multiplication, and outputs the same. An adding unit(250) adds pre-set signals among the values of the addition in the digital filter unit(240). An inverter(260) inverts an I signal and a Q signal from the adding unit(250) and outputs a quadrature signal.

Description

MULTI-MODE QUADRATURE DIGITAL DOWNCONVERTOR}

도 1은 종래기술에 따른 지상파 DMB 수신기의 프론트-엔드 모듈의 구성도.1 is a block diagram of a front-end module of a terrestrial DMB receiver according to the prior art.

도 2는 도 1의 쿼드러처 디지털 다운 컨버터의 구성도.2 is a block diagram of the quadrature digital down converter of FIG.

도 3은 본 발명의 일실시예에 따른 지상파 DMB 수신기의 프론트-엔드 모듈의 구성도.3 is a block diagram of a front-end module of a terrestrial DMB receiver according to an embodiment of the present invention.

도 4는 도 3의 멀티 모드 쿼드러처 디지털 다운 컨버터의 구성도.4 is a block diagram of the multi-mode quadrature digital down converter of FIG.

도 5는 도 4의 제1 내지 제4 SUB 필터부 각각의 구성도.5 is a configuration diagram of each of the first to fourth SUB filter units of FIG. 4.

도 6은 FFT 시프터로 입력되는 신호의 파워 스펙트럼 밀도(power spectrum density)를 보이는 그래프.6 is a graph showing a power spectrum density of a signal input to an FFT shifter.

도 7은 FFT 시프터로 입력되는 신호의 상관치를 보이는 그래프.7 is a graph showing correlation values of signals input to an FFT shifter.

도 8은 FFT 시프터의 출력신호의 파워 스펙트럼 밀도(power spectrum density)를 보이는 그래프.8 is a graph showing power spectrum density of an output signal of an FFT shifter.

도 9는 FFT 시프터의 출력신호의 상관치를 보이는 그래프.9 is a graph showing a correlation value of an output signal of an FFT shifter.

도 10은 동기부를 통한 수신신호의 상관치를 보이는 그래프.10 is a graph showing a correlation value of a received signal through a synchronizer.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : A/D 변환부 200 : QDD(Quardrature Digital Downconvertor)100: A / D converter 200: QDD (Quardrature Digital Downconvertor)

210 : 디멀티플렉서 220 : 선택기210: demultiplexer 220: selector

230 : 버퍼 메모리 240 : 디지털 필터부230: buffer memory 240: digital filter unit

241~244 : 제1 ~ 제4 SUB 필터부 250 : 가산부241-244: 1st-4th SUB filter part 250: Adder part

251 : 제1 가산기 252 : 제2 가산기251: first adder 252: second adder

260 : 인버터 300 : 페이즈 로테이터260: inverter 300: phase rotator

500 : FFT부 600 : FFT 시프터500: FFT part 600: FFT shifter

700 : 동기부 800 : 차동 복조부700: synchronizer 800: differential demodulator

본 발명은 지상파 DMB 수신기에 적용되는 쿼드러처 디지털 다운 컨버터(Quardrature Digital Downconvertor, 이하 QDD라 함) 및 이를 이용한 프론트-엔드 모듈에 관한 것으로, 특히 지상파 DMB에 이용되는 1MHz 이상의 IF는 물론이고, 1MHz 이하의 IF도 지원할 수 있는 멀티 모드 쿼드러처 디지털 다운 컨버터 및 프론트-엔드 모듈에 관한 것이다.The present invention relates to a quadrature digital downconverter (hereinafter referred to as QDD) and a front-end module using the same, which is applied to a terrestrial DMB receiver. It is a multi-mode quadrature digital down converter and front-end module that can also support IF.

최근, 이동통신기술의 급속한 발전과 멀티미디어 방송 컨텐츠의 다양화로 인하여 통신기술과 방송기술의 융합이 빠르게 전개되고 있다. 사용자들의 멀티미디어 욕구를 충족시켜주기 위한 DMB(Digital Multimedia Broadcasting)는 기존 방송의 공간적 한계를 극복할 수 있는 새로운 개념의 서비스이다. 이러한 DMB는 크게 위성 DMB와 지상파 DMB로 구분될 수 있다.Recently, due to the rapid development of mobile communication technology and diversification of multimedia broadcasting contents, convergence of communication technology and broadcasting technology is rapidly developing. DMB (Digital Multimedia Broadcasting) to meet the multimedia needs of users is a new concept of service that can overcome the spatial limitations of the existing broadcast. Such DMB can be classified into satellite DMB and terrestrial DMB.

지상파 DMB에서는 2.048㎒, 38.912㎒, 및 850㎑의 IF(Intermediate Frequency)가 주로 사용되며 다양한 RF 칩과의 연결 용이성을 위해 이러한 다양한 IF를 모두 지원 가능한 QDD(Quardrature Digital Downconvertor)가 요구된다.In terrestrial DMB, IF (intermediate frequency) of 2.048 MHz, 38.912 MHz, and 850 kHz is mainly used, and a quadrature digital downconverter (QDD) capable of supporting all these various IFs is required for easy connection with various RF chips.

도 1은 종래기술에 따른 지상파 DMB 수신기의 프론트-엔드 모듈의 구성도이다.1 is a block diagram of a front-end module of a conventional terrestrial DMB receiver.

도 1에 도시된 종래기술에 따른 지상파 DMB 수신기의 프론트-엔드 모듈은, 지상파 DMB의 아날로그 IF 신호를 기설정된 주파수를 갖는 샘플링 클럭에 따라 디지털 IF 신호로 변환하는 A/D 변환부(10)와, 상기 A/D 변환부(10)로부터의 디지털 IF 신호를 다운 믹싱(down-mixing), 로우 패스 필터링 및 디시메이션(Decimation)을 수행하여, 상기 디지털 IF 신호를 I성분 및 Q성분을 포함하는 베이스밴드 신호로 변환하는 QDD(Quardrature Digital Downconvertor)(20)와, 상기 QDD(20)의 베이스밴드 신호의 주파수 옵셋을 동기신호에 따라 보상하는 페이즈 로테이터(30)와, 상기 페이즈 로테이터(30)로부터의 베이스밴드 신호의 크기를 제어하는 AGC부(40)와, 상기 AGC부(40)로부터의 베이스밴드 신호를 고속 푸리에 변환을 수행하는 FFT부(50)와, 상기 FFT부(50)로부터의 신호를 복조하는 차동 복조부(60)와, 상기 FFT부(50)의 출력신호의 주파수 옵셋을 추정하고, 이 주파수 옵셋에 해당되는 상기 동 기신호(AFC)를 상기 페이즈 로테이터(30)에 출력하는 동기부(70)를 포함한다.The front-end module of the conventional terrestrial DMB receiver illustrated in FIG. 1 includes an A / D converter 10 for converting an analog IF signal of a terrestrial DMB into a digital IF signal according to a sampling clock having a predetermined frequency. And performing down-mixing, low pass filtering, and decimation of the digital IF signal from the A / D converter 10 to include the I and Q components. From the Quadrature Digital Downconvertor (QDD) 20 to convert the baseband signal, the phase rotator 30 to compensate for the frequency offset of the baseband signal of the QDD 20 according to the synchronization signal, and the phase rotator 30 from the phase rotator 30. An AGC unit 40 for controlling the magnitude of the baseband signal of the baseband, an FFT unit 50 for performing fast Fourier transform of the baseband signal from the AGC unit 40, and a signal from the FFT unit 50; A differential demodulation unit 60 for demodulating And a synchronization unit 70 for estimating a frequency offset of the output signal of the FFT unit 50 and outputting the synchronization signal AFC corresponding to the frequency offset to the phase rotator 30.

상기 A/D 변환부(10)는 8.192㎒의 샘플링 주파수를 갖는 샘플링 클럭에 따라 38.192MHz의 IF신호를 샘플링 하여, 상기 아날로그 IF신호를 디지털 IF신호(DIF)로 변환하는 10비트 A/D 변환기이다. The A / D converter 10 samples an IF signal of 38.192 MHz according to a sampling clock having a sampling frequency of 8.192 MHz, and converts the analog IF signal into a digital IF signal (DIF). to be.

이때, 상기 A/D 변환부(10)는, 디폴트(Default) IF 주파수를 2.048MHz로 설정하면, 중심주파수가 "2.048MHz + N * 4.096MHz(N = 0, 2, 4,…)"인 IF 신호는 디폴트(default) IF신호와 같은 방법으로 처리되고, 또한, 중심 주파수가 "2.048MHz + N * 4.096 MHz (N = 1, 3, 5,…)"인 IF 신호는 디폴트 IF 신호에 대해 스펙트럼 인버젼(Spectral Inversion)을 수행하여 디지털 IF 신호를 베이스밴드 신호로 변환한다.At this time, the A / D converter 10, if the default IF frequency is set to 2.048MHz, the center frequency is "2.048MHz + N * 4.096MHz (N = 0, 2, 4, ...)" The IF signal is processed in the same way as the default IF signal, and an IF signal with a center frequency of "2.048 MHz + N * 4.096 MHz (N = 1, 3, 5, ...)" is used for the default IF signal. Spectral Inversion is performed to convert the digital IF signal into a baseband signal.

도 2는 도 1의 QDD(20)의 구성도이다.2 is a configuration diagram of the QDD 20 of FIG. 1.

도 2를 참조하면, 도 1의 QDD(20)는, 상기 A/D 변환부(10)로부터의 디지털 IF 신호(DIF)를 디멀티플렉싱하여 직렬의 디지털 IF 신호를 4개씩의 병렬 신호로 변환하는 디멀티플렉서(21)와, 상기 디멀티플렉서(21)로부터의 병렬신호에 포함된 각 개별 신호에 기설정된 6개의 필터계수를 곱한 후, 상기 곱셈된 6개의 신호를 더하여 출력하는 제1 내지 제4 SUB 필터(SF1~SF4)를 포함하는 로우 패스 필터(22)와, 상기 로우 패스 필터(22)로부터의 출력치중 제1 및 제3 SUB 필터(SF1,SF3)의 출력치를 가산하는 홀수 가산기(A1)와, 상기 로우 패스 필터(22)로부터의 출력치중 제2 및 제4 SUB 필터(SF2,SF4)의 출력치를 가산하는 짝수 가산기(A2)를 포함하는 가산부(23)와, 상기 가산부(23)의 신호를 각각 인버팅하는 인버터(24)로 이루어진다.2, the QDD 20 of FIG. 1 demultiplexes the digital IF signal DIF from the A / D converter 10 to convert serial digital IF signals into four parallel signals. The first to fourth SUB filters that multiply each of the demultiplexer 21 and each individual signal included in the parallel signal from the demultiplexer 21 by six preset filter coefficients, and then add and output the six multiplied signals. A low pass filter 22 including SF1 to SF4, an odd adder A1 for adding output values of the first and third SUB filters SF1 and SF3 among the output values from the low pass filter 22, An adder 23 including an even adder A2 for adding the output values of the second and fourth SUB filters SF2 and SF4 among the output values from the low pass filter 22; Inverter 24 for inverting the signal, respectively.

전술한 종래기술에 따른 지상파 DMB 수신기의 프론트-엔드 모듈에서는, 중간 주파수가 38.912㎒인 경우에도 8.192㎒의 샘플 주파수를 사용하여 샘플링할 수 있다. 왜냐하면, 38.192㎒는 2.048㎒ + N×4.096㎒(N≥0)의 식에서 N=9인 경우에 해당하여 나이퀴스트 이론(Nyquist Theory)을 만족시킬 수 있기 때문이다.In the above-described front-end module of the terrestrial DMB receiver, even when the intermediate frequency is 38.912 MHz, sampling can be performed using a sample frequency of 8.192 MHz. This is because 38.192 MHz can satisfy the Nyquist Theory when N = 9 in the formula of 2.048 MHz + N × 4.096 MHz (N ≧ 0).

이와같이, 예를 들어 설명한 바와 같이, 상기 38.1921MHz나 2.048MHz 등 1MHz 이상의 IF 신호에 대해서는 정상적으로 신호를 처리할 수 있으므로, 주파수 옵셋이 발생되지 않는다.As described above, for example, since the signal can be processed normally with respect to an IF signal of 1 MHz or higher such as 38.1921 MHz or 2.048 MHz, no frequency offset is generated.

그러나, 850㎑ 등과 같이 1MHz 이하의 IF 신호를 4.906㎒로 샘플링하면, 샘플링 값의 패턴이 달라져서 정상적으로 IF 신호를 처리할 수 없는 문제점이 있다.However, when an IF signal of 1 MHz or less is sampled at 4.906 MHz, such as 850 kHz, there is a problem in that the IF signal cannot be processed normally because the pattern of the sampling value is changed.

또한, 850㎑ 등과 같이 1MHz 이하의 IF 신호를 4.906㎒로 샘플링하면, 1/4인 850㎑ 중간주파수는 베이스밴드가 아니라 850㎑ - (4.096㎒/4)에 나타나게 되므로, -174㎑의 주파수 오프셋을 가지게 되는 문제점이 있다.In addition, if an IF signal of 1 MHz or less is sampled at 4.906 MHz, such as 850 kHz, the 850 kHz intermediate frequency, which is 1/4, will appear at 850 kHz-(4.096 MHz / 4) instead of the baseband. There is a problem to have.

본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은, 지상파 DMB에 이용되는 1MHz 이상의 IF는 물론이고, 1MHz 이하의 IF도 지원할 수 있는 멀티 모드 쿼드러처 디지털 다운 컨버터 및 프론트-엔드 모듈을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object thereof is a multi-mode quadrature digital down converter and a front-end module capable of supporting an IF of 1 MHz or more as well as an IF of 1 MHz or less used for terrestrial DMB. To provide.

상기한 본 발명의 목적을 달성하기 위해서, 본 발명의 일실시예에 따른 멀티 모드 쿼드러처 디지털 다운 컨버터는, 디지털 IF 신호를 기설정된 개수씩 갖는 병렬 신호로 변환하는 디멀티플렉서; 방송 선택 신호에 따라 동작온 또는 동작오프되고, 동작온시는 상기 디멀티플렉서의 병렬신호중 일부 신호를 선택하고, 동작오프시는 상기 디멀티플렉서의 병렬신호 모두를 선택하는 선택기; 상기 선택기로부터의 신호를 순차적으로 저장하는 기설정된 크기의 버퍼 공간을 포함하고, 상기 버퍼 공간은 상기 선택기로부터의 신호가 저장되는 순서로 일정 크기 단위로 구별되는 복수의 버퍼 영역을 포함하는 버퍼 메모리; 상기 버퍼 메모리의 복수의 버퍼 영역 각각에서 저장 순서상 동일 위치 저장소의 신호들 각각을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 디지털 필터부; 상기 디지털 필터부에서의 덧셈에 의한 값들중 기설정된 신호끼리 각각 더하는 가산부; 및 상기 가산부로부터의 I성분 및 Q성분을 신호를 인버트시켜 쿼드러처 신호를 출력하는 인버터를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, a multi-mode quadrature digital down converter according to an embodiment of the present invention, a demultiplexer for converting the digital IF signal into a parallel signal having a predetermined number; A selector that is turned on or off according to a broadcast selection signal, selects some of the parallel signals of the demultiplexer when the operation is turned on, and selects all of the parallel signals of the demultiplexer when the operation is turned off; A buffer memory including a buffer space having a predetermined size for sequentially storing signals from the selector, wherein the buffer space includes a plurality of buffer areas separated by a predetermined size in an order in which signals from the selector are stored; A digital filter unit for multiplying each of the signals of the same location storage in each of the plurality of buffer areas of the buffer memory with each of the predetermined filter coefficients, and adding and outputting the values generated by the multiplication; An adder which adds predetermined signals among the values obtained by addition in the digital filter unit; And an inverter for inverting the I component and the Q component from the adder and outputting a quadrature signal.

또한, 본 발명의 다른 일실시예에 따른 프론트-엔드 모듈은, 지상파 DMB의 아날로그 IF 신호를 기설정된 샘플링 주파수를 갖는 샘플링 클럭에 따라 디지털 IF 신호로 변환하는 A/D 변환부; 상기 A/D 변환부로부터의 디지털 IF 신호를, 방송 선 택 신호에 따라 다운 믹싱, 로우 패스 필터링 및 디시메이션을 수행하여, 상기 디지털 IF 신호를 I성분 및 Q성분을 포함하는 베이스밴드 신호로 변환하는 QDD; 상기 QDD의 베이스밴드 신호의 주파수 옵셋을 동기신호에 따라 보상하는 페이즈 로테이터; 상기 페이즈 로테이터로부터의 베이스밴드 신호를 고속 푸리에 변환을 수행하여, 시간영역의 베이스밴드 신호를 주파수영역의 베이스밴드 신호로 변환하는 FFT부; 상기 방송 선택신호에 따라 동작온 되어, 상기 FFT부로부터의 베이스밴드 신호를 기설정 주파수 만큼 시프트시키는 FFT 시프터; 상기 FFT 시프터의 베이스밴드 신호의 주파수 옵셋을 검출하고, 이 주파수 옵셋 보상을 위한 상기 동기신호를 상기 페이즈 로테이터에 출력하는 동기부를 포함하는 것을 특징으로 한다.In addition, the front-end module according to another embodiment of the present invention, the A / D conversion unit for converting the analog IF signal of the terrestrial DMB into a digital IF signal according to a sampling clock having a predetermined sampling frequency; The digital IF signal from the A / D converter is subjected to downmixing, low pass filtering, and decimation according to a broadcast selection signal to convert the digital IF signal into a baseband signal including I and Q components. QDD; A phase rotator for compensating the frequency offset of the baseband signal of the QDD according to a synchronization signal; An FFT unit performing fast Fourier transform on the baseband signal from the phase rotator to convert the baseband signal in the time domain into a baseband signal in the frequency domain; An FFT shifter operating on the broadcast selection signal to shift the baseband signal from the FFT unit by a predetermined frequency; And a synchronization unit for detecting a frequency offset of the baseband signal of the FFT shifter and outputting the synchronization signal for the frequency offset compensation to the phase rotator.

상기 프론트-엔드 모듈은, 상기 페이즈 로테이터로부터의 베이스밴드 신호의 크기를 제어하는 AGC부를 더 포함하는 것을 특징으로 한다.The front-end module may further include an AGC unit for controlling the magnitude of the baseband signal from the phase rotator.

상기 프론트-엔드 모듈은, 상기 FFT 시프터로부터의 베이스밴드 신호를 차동 복조하는 차동 복조부를 더 포함하는 것을 특징으로 한다.The front-end module may further include a differential demodulator for differential demodulation of the baseband signal from the FFT shifter.

상기 디멀티플렉서는, 상기 A/D 변환부로부터의 디지털 IF 신호를 4개씩의 병렬 신호로 변환하는 것을 특징으로 한다.The demultiplexer may convert the digital IF signal from the A / D converter into four parallel signals.

상기 선택기는, 상기 방송 선택 신호에 따라 동작온 또는 동작오프되고, 동작온시는 상기 디멀티플렉서의 4개씩의 병렬신호중 입력순으로 홀수번째 신호를 선택하는 것을 특징으로 한다.The selector is operated on or off according to the broadcast selection signal, and when operating on, selects an odd numbered signal in input order among four parallel signals of the demultiplexer.

상기 선택기는, 상기 IF신호의 주파수가 1MHz 이하일 때 상기 방송 선택 신 호에 따라 동작온되는 것을 특징으로 한다.The selector may be operated according to the broadcast selection signal when the frequency of the IF signal is 1 MHz or less.

상기 FFT 시프터는, 상기 IF신호의 주파수가 1MHz 이하일 때 상기 방송 선택 신호에 따라 동작온되는 것을 특징으로 한다.The FFT shifter may be turned on according to the broadcast selection signal when the frequency of the IF signal is 1 MHz or less.

상기 버퍼 메모리의 버퍼공간은, 제1 내지 제6 버퍼 영역으로 이루어지고, 상기 제1 내지 제6 버퍼 영역 각각은, 상기 선택기로부터의 신호가 입력되는 순서로 저장하는 4개의 저장소를 포함하는 것을 특징으로 한다.The buffer space of the buffer memory includes first to sixth buffer areas, and each of the first to sixth buffer areas includes four storages for storing the signals from the selector in order of input. It is done.

상기 디지털 필터부는, 상기 버퍼 메모리의 제1 내지 제6 버퍼 영역 각각의 저장 순서상 1번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 제1 SUB 필터부; 상기 버퍼 메모리의 제1 내지 제6 버퍼 영역 각각의 저장 순서상 2번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 제2 SUB 필터부; 상기 버퍼 메모리의 제1 내지 제6 버퍼 영역 각각의 저장 순서상 3번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 제3 SUB 필터부; 및 상기 버퍼 메모리의 제1 내지 제6 버퍼 영역 각각의 저장 순서상 4번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 제4 SUB 필터부를 포함하는 것을 특징으로 한다.The digital filter unit may multiply the signals of the first position store in the storage order of each of the first to sixth buffer areas of the buffer memory with each of the predetermined filter coefficients, and add and output the values generated by the multiplication. SUB filter unit; A second SUB filter unit which multiplies the signals of the second position store in the storage order of each of the first to sixth buffer regions of the buffer memory with each of the predetermined filter coefficients, and adds the values generated by the multiplication; A third SUB filter unit which multiplies the signals of the third position store in the storage order of each of the first to sixth buffer areas of the buffer memory with each of the predetermined filter coefficients, and adds the values generated by the multiplication; And a fourth SUB filter unit which multiplies the signals of the fourth position store in the storage order of each of the first to sixth buffer regions of the buffer memory with each of the predetermined filter coefficients, and adds the values generated by the multiplication. Characterized in that.

상기 제1 내지 제4 SUB 필터부 각각은, 상기 버퍼 메모리의 제1 내지 제6 버퍼 영역 각각의 저장 순서상 동일한 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하는 제1 내지 제6 곱셈기; 및 상기 제1 내지 제6 곱셈기 각각으로부터의 곱셈값을 합산하는 합산기를 포함하는 것을 특징으로 한다.Each of the first to fourth SUB filter units may include: first to sixth multipliers for multiplying signals of the same location storage in each storage order of the first to sixth buffer areas of the buffer memory with each of the predetermined filter coefficients; And an adder for summing multiplication values from each of the first to sixth multipliers.

상기 가산부는, 상기 디지털 필터부에서의 덧셈에 의한 값들을 홀수번째끼리 각각 더하는 제1 가산기; 및 상기 디지털 필터부에서의 덧셈에 의한 값들을 짝수번째끼리 각각 더하는 제2 가산기를 포함하는 것을 특징으로 한다.The adder may include: a first adder for adding odd-numbered values to the digital filter unit; And a second adder for adding the values obtained by the addition in the digital filter unit to each even number.

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 설명되는 실시예에 한정되지 않으며, 본 발명의 실시예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.The present invention is not limited to the embodiments described, and the embodiments of the present invention are used to assist in understanding the technical spirit of the present invention. In the drawings referred to in the present invention, components having substantially the same configuration and function will use the same reference numerals.

도 3은 본 발명의 일실시예에 따른 지상파 DMB 수신기의 프론트-엔드 모듈의 구성도이다.3 is a block diagram of a front-end module of a terrestrial DMB receiver according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일실시예에 따른 지상파 DMB 수신기의 프론트-엔드 모듈은, 지상파 DMB의 아날로그 IF 신호를 기설정된 샘플링 주파수를 갖는 샘플링 클럭에 따라 디지털 IF 신호로 변환하는 A/D 변환부(100)와, 상기 A/D 변환부(100)로부터의 디지털 IF 신호를, 방송 선택 신호(SC)에 따라 다운 믹싱(down-mixing), 로우 패스 필터링 및 디시메이션(Decimation)을 수행하여, 상기 디지털 IF 신호를 I성분 및 Q성분을 포함하는 베이스밴드 신호로 변환하는 QDD(Quardrature Digital Downconvertor)(200)와, 상기 QDD(200)의 베이스밴드 신 호의 주파수 옵셋을 동기신호에 따라 보상하는 페이즈 로테이터(300)와, 상기 페이즈 로테이터(300)로부터의 베이스밴드 신호를 고속 푸리에 변환을 수행하여, 시간영역의 베이스밴드 신호를 주파수영역의 베이스밴드 신호로 변환하는 FFT부(500)와, 상기 방송 선택신호(SC)에 따라 동작온 되어, 상기 FFT부(500)로부터의 베이스밴드 신호를 기설정 주파수 만큼 시프트시키는 FFT 시프터(600)와, 상기 FFT 시프터(50)의 베이스밴드 신호의 주파수 옵셋을 검출하고, 이 주파수 옵셋 보상을 위한 상기 동기신호(AFC)를 상기 페이즈 로테이터(300)에 출력하는 동기부(700)를 포함한다.Referring to FIG. 3, the front-end module of the terrestrial DMB receiver according to an embodiment of the present invention may convert an analog IF signal of the terrestrial DMB into a digital IF signal according to a sampling clock having a predetermined sampling frequency. Down-mixing, low pass filtering, and decimation of the digital IF signal from the converter 100 and the A / D converter 100 according to a broadcast selection signal SC And compensates the frequency offset of the QDD (Quardrature Digital Downconvertor) 200 for converting the digital IF signal into a baseband signal including an I component and a Q component, and a frequency offset of the baseband signal of the QDD 200 according to a synchronization signal. An FFT unit 500 for performing fast Fourier transform on the phase rotator 300 and the baseband signal from the phase rotator 300 to convert the baseband signal in the time domain into a baseband signal in the frequency domain. The FFT shifter 600 is operated according to the broadcast selection signal SC to shift the baseband signal from the FFT unit 500 by a predetermined frequency, and the baseband signal of the FFT shifter 50 is controlled. And a synchronization unit 700 for detecting a frequency offset and outputting the synchronization signal AFC for the frequency offset compensation to the phase rotator 300.

또한, 상기 프론트-엔드 모듈은, 상기 페이즈 로테이터(300)로부터의 베이스밴드 신호의 크기를 제어하는 AGC부(40O)를 포함할 수 있고, 상기 FFT 시프터(600)로부터의 베이스밴드 신호를 차동 복조하는 차동 복조부(800)를 포함할 수 있다.In addition, the front-end module may include an AGC unit 40O for controlling the magnitude of the baseband signal from the phase rotator 300, and differentially demodulates the baseband signal from the FFT shifter 600. A differential demodulator 800 may be included.

도 4는 도 3의 멀티 모드 쿼드러처 디지털 다운 컨버터의 구성도이다.4 is a diagram illustrating the configuration of the multi-mode quadrature digital down converter of FIG. 3.

도 4를 참조하면, 상기 QDD(200)는, 상기 A/D 변환부(100)로부터의 디지털 IF 신호를 기설정된 신호개수를 갖는 병렬 신호로 변환하는 디멀티플렉서(210)와, 상기 방송 선택 신호(SC)에 따라 동작온 또는 동작오프되고, 동작온시는 상기 디멀티플렉서(210)의 병렬신호중 일부 신호를 선택하고, 동작오프시는 상기 디멀티플렉서(210)의 병렬신호 모두를 선택하는 선택기(220)와, 상기 선택기(220)로부터의 신호를 순차적으로 저장하는 기설정된 크기의 버퍼 공간을 포함하고, 상기 버퍼 공간은 상기 선택기로부터의 신호가 저장되는 순서로 일정 크기 단위로 구별되는 복수의 버퍼 영역(B1~B6)을 포함하는 버퍼 메모리(230)와, 상기 버퍼 메모리(230)의 복수의 버퍼 영역(B1~B6) 각각에서 저장 순서상 동일 위치 저장소의 신호들 각각을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 디지털 필터부(240)와, 상기 디지털 필터부(240)에서의 덧셈에 의한 값들중 기설정된 신호끼리 각각 더하는 가산부(250)와, 상기 가산부(250)로부터의 I성분 및 Q성분을 신호를 인버트시켜 쿼드러처 신호(±I,±Q)를 출력하는 인버터(260)를 포함한다.Referring to FIG. 4, the QDD 200 includes a demultiplexer 210 for converting a digital IF signal from the A / D converter 100 into a parallel signal having a predetermined number of signals, and the broadcast selection signal ( Selector 220 for operating on or off according to SC) and selecting some of the parallel signals of the demultiplexer 210 when the operation is on, and selecting all of the parallel signals of the demultiplexer 210 when the operation is off. And a buffer space having a predetermined size for sequentially storing signals from the selector 220, wherein the buffer space is divided into a plurality of buffer areas B1 in order of storing the signals from the selector in a predetermined size unit (B1). And multiply each of the signals of the same location storage in each of the plurality of buffer areas B1 to B6 of the buffer memory 230 by the predetermined filter coefficients in the buffer memory 230 including ˜B6). , This A digital filter unit 240 that adds and outputs values generated by counting, an adder 250 that adds predetermined signals among the values obtained by addition in the digital filter unit 240, and the adder 250 And an inverter 260 which inverts the I component and Q component from the signal and outputs a quadrature signal (± I, ± Q).

도 4에서, 상기 디멀티플렉서(210)는, 상기 A/D 변환부(100)로부터의 디지털 IF 신호를 4개씩의 병렬 신호로 변환한다.In FIG. 4, the demultiplexer 210 converts the digital IF signals from the A / D converter 100 into four parallel signals.

상기 선택기(220)는, 상기 방송 선택 신호(SC)에 따라 동작온 또는 동작오프되고, 동작온시는 상기 디멀티플렉서(210)의 4개씩의 병렬신호중 입력순으로 홀수번째 신호를 선택한다.The selector 220 is operated on or off according to the broadcast selection signal SC, and when operating is selected, odd-numbered signals are selected from among four parallel signals of the demultiplexer 210 in the input order.

상기 버퍼 메모리(230)의 버퍼공간은, 제1 내지 제6 버퍼 영역(B1~B6)으로 이루어지고, 상기 제1 내지 제6 버퍼 영역(B1~B6) 각각은, 상기 선택기로부터 신호가 입력되는 순서로 저장하는 4개의 저장소를 포함한다.The buffer space of the buffer memory 230 includes first to sixth buffer areas B1 to B6, and each of the first to sixth buffer areas B1 to B6 receives a signal from the selector. Includes four repositories that store in order.

상기 디지털 필터부(240)는, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 1번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 제1 SUB 필터 부(241)와, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 2번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 제2 SUB 필터부(242)와, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 3번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 제3 SUB 필터부(243)와, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 4번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력하는 제4 SUB 필터부(244)를 포함한다.The digital filter unit 240 multiplies the signals of the first position store in the storage order of each of the first to sixth buffer areas B1 to B6 of the buffer memory 230 by each of the predetermined filter coefficients. The first SUB filter unit 241 that adds and outputs the values generated by the multiplication, and the signal of the second position store in the storage order of each of the first to sixth buffer areas B1 to B6 of the buffer memory 230. And a second SUB filter unit 242 for multiplying each of the predetermined filter coefficients and adding the values generated by the multiplication, and the first to sixth buffer areas B1 to B6 of the buffer memory 230. A third SUB filter unit 243 for multiplying the signals of the third position store in each storage order with each of the predetermined filter coefficients, and adding the values generated by the multiplication; Fourth position storage in the storage order of each of the first to sixth buffer areas B1 to B6. Multiplying the filter coefficients respectively predetermined signals, and includes a first 4 SUB filter 244 and outputting the addition value generated by the multiplication.

도 5는 도 4의 제1 내지 제4 SUB 필터부 각각의 구성도이다.5 is a configuration diagram of each of the first to fourth SUB filter units of FIG. 4.

도 5를 참조하면, 상기 제1 내지 제4 SUB 필터부(241~244)는 각각 동일한 구조로 이루어지며, 상기 제1 SUB 필터부(241)는, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 첫번째 위치 저장소의 신호들을 기설정된 필터계수 각각과 곱셈하는 제1 내지 제6 곱셈기(M1~M6)와, 상기 제1 내지 제6 곱셈기(M1~M6) 각각으로부터의 곱셈값을 합산하는 합산기(SUM)를 포함한다.Referring to FIG. 5, the first to fourth SUB filter units 241 to 244 each have the same structure, and the first SUB filter unit 241 may include the first to the first to fourth buffer units 230. First to sixth multipliers M1 to M6 for multiplying the signals of the first position store in each of the six buffer areas B1 to B6 with predetermined filter coefficients, and the first to sixth multipliers M1 to M6. M6) a summer (SUM) for summing up the multiplication values from each.

상기 가산부(250)는, 상기 디지털 필터부(240)에서의 덧셈에 의한 값들을 홀수번째끼리 각각 더하는 제1 가산기(251)와, 상기 디지털 필터부(240)에서의 덧셈에 의한 값들을 짝수번째끼리 각각 더하는 제2 가산기(252)를 포함한다.The adder 250 may include a first adder 251 for adding odd values of the digital filter unit 240 to each of the odd-numbered numbers, and an even value for addition of the digital filter unit 240. The second adder 252 which adds to each other is included.

도 6은 FFT 시프터로 입력되는 신호의 파워 스펙트럼 밀도(power spectrum density)를 보이는 그래프이고, 도 7은 FFT 시프터로 입력되는 신호의 상관치를 보이는 그래프이다.6 is a graph showing power spectrum density of a signal input to an FFT shifter, and FIG. 7 is a graph showing a correlation value of a signal input to an FFT shifter.

도 6 및 도 7의 그래프에서는, 850kHz에서 베이스밴드로 다운 컨버젼 되지 않고, 850kHz의 IF신호가 그대로 실려 있음을 보이고 있다.In the graphs of Figs. 6 and 7, it is shown that the IF signal of 850 kHz is loaded as it is, without being down-converted to baseband at 850 kHz.

도 8은 FFT 시프터의 출력신호의 파워 스펙트럼 밀도(power spectrum density)를 보이는 그래프이고, 도 9는 FFT 시프터의 출력신호의 상관치를 보이는 그래프이다.8 is a graph showing the power spectrum density of the output signal of the FFT shifter, Figure 9 is a graph showing the correlation value of the output signal of the FFT shifter.

도 8 및 도 9의 그래프에서는, 상기 850kHz를 1.024MHz로 다운 컨버팅(down converting)한 경우, -174kHz 만큼의 주파수 옵셋(offset)이 발생하는 것을 보이고 있다.In the graphs of FIGS. 8 and 9, when down converting the 850 kHz to 1.024 MHz, a frequency offset by -174 kHz occurs.

도 10은 동기부를 통한 수신신호의 상관치를 보이는 그래프로서, 동기부를 통해서 상기 -174KHz에 대한 주파수 옵셋을 보상하는 과정을 통하면, 도 10에 도시한 바와 같이 주파수 옵셋이 제거된다.FIG. 10 is a graph showing a correlation value of a received signal through a synchronizer, and through the process of compensating the frequency offset for −174 KHz through the synchronizer, the frequency offset is removed as shown in FIG. 10.

이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다. Hereinafter, the operation and effects of the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 10을 참조하여 본 발명의 일실시예에 따른 프론트 엔드 모듈에 대해 설명하면, 본 발명의 일실시예에 따른 프론트 엔드 모듈은 지상파 DMB 수신기에 적용된다.3 to 10, the front end module according to an embodiment of the present invention will be described. The front end module according to an embodiment of the present invention is applied to a terrestrial DMB receiver.

먼저, 도 3을 참조하면, A/D 변환부(100)는 지상파 DMB의 아날로그 IF 신호를 기설정된 샘플링 주파수(8.192MHz)를 갖는 샘플링 클럭에 따라 디지털 IF 신호로 변환하여 QDD(Quardrature Digital Downconvertor)(200)로 출력한다.First, referring to FIG. 3, the A / D converter 100 converts an analog IF signal of a terrestrial DMB into a digital IF signal according to a sampling clock having a preset sampling frequency (8.192 MHz), thereby providing a QDD (Quardrature Digital Downconvertor). Output to (200).

상기 QDD(200)는, 상기 A/D 변환부(100)로부터의 디지털 IF 신호를, 방송 선택 신호(SC)에 따라 다운 믹싱(down-mixing), 로우 패스 필터링 및 디시메이션(Decimation)을 수행하여, 상기 디지털 IF 신호를 I성분 및 Q성분을 포함하는 베이스밴드 신호로 변환하여 페이즈 로테이터(300)에 출력한다.The QDD 200 performs down-mixing, low pass filtering, and decimation of the digital IF signal from the A / D converter 100 according to a broadcast selection signal SC. The digital IF signal is converted into a baseband signal including an I component and a Q component and output to the phase rotator 300.

이하, 도 4를 참조하여 상기 QDD(200)에 대해 설명한다.Hereinafter, the QDD 200 will be described with reference to FIG. 4.

도 4를 참조하면, 상기 QDD(200)의 디멀티플렉서(210)는, 상기 A/D 변환부(100)로부터의 디지털 IF 신호를 기설정된 신호개수를 갖는 병렬 신호로 변환하여 선택기(220)에 출력한다.Referring to FIG. 4, the demultiplexer 210 of the QDD 200 converts the digital IF signal from the A / D converter 100 into a parallel signal having a predetermined number of signals and outputs the same to the selector 220. do.

예를 들어, 상기 디멀티플렉서(210)는 상기 A/D 변환부(100)로부터의 디지털 IF 신호를 4개씩의 병렬 신호로 변환하여 선택기(220)로 출력하면, 상기 선택기(220)는, 상기 방송 선택 신호(SC)에 따라 동작온 또는 동작오프되고, 동작온시는 상기 디멀티플렉서(210)의 4개씩의 병렬신호중 입력순으로 홀수번째 신호를 선 택하여 상기 버퍼 메모리(230)에 출력한다.For example, when the demultiplexer 210 converts the digital IF signals from the A / D converter 100 into four parallel signals and outputs them to the selector 220, the selector 220 is the broadcast. The operation is turned on or off according to the selection signal SC, and when the operation is turned on, odd-numbered signals are selected from the four parallel signals of the demultiplexer 210 in the input order and output to the buffer memory 230.

상기 선택기(220)는, 상기 방송 선택 신호(SC)에 따라 동작온 또는 동작오프되고, 동작온시는 상기 디멀티플렉서(210)의 병렬신호중 일부 신호를 선택하고, 동작오프시는 상기 디멀티플렉서(210)의 병렬신호 모두를 선택하여 버퍼 메모리(230)에 출력한다.The selector 220 is operated on or off according to the broadcast selection signal SC, selects some of the parallel signals of the demultiplexer 210 when the operation is on, and deactivates the demultiplexer 210 when the operation is off. Selects all of the parallel signals and outputs them to the buffer memory 230.

한편, 상기 선택기(220)는, 상기 IF신호의 주파수가 1MHz 이하일 때 상기 방송 선택 신호에 따라 동작온되고, 이와 동시에 상기 FFT 시프터(600)도, 상기 IF신호의 주파수가 1MHz 이하일 때 상기 방송 선택 신호에 따라 동작온된다.Meanwhile, the selector 220 is operated according to the broadcast selection signal when the frequency of the IF signal is 1 MHz or less, and at the same time, the FFT shifter 600 also selects the broadcast when the frequency of the IF signal is 1 MHz or less. It turns on according to the signal.

예를 들어, 본 발명의 일실시예에 따른 프론트 엔드 모듈이 적용되는 지상파 DMB 수신기는, 사용 환경에 따라 IF 신호가 2.048MHz 또는 38.912MHz 또는 850KHz가 사용될 수 있으며, 이때 IF 신호로 2.048MHz 또는 38.912MHz가 사용되는 경우에는 방송 선택신호(SC)가 오프신호로 공급되고, 상기 IF 신호로 850KHz가 사용되는 경우에는 방송 선택신호(SC)가 온신호로 공급될 수 있다.For example, in the terrestrial DMB receiver to which the front end module according to an embodiment of the present invention is applied, an IF signal may be used as 2.048 MHz or 38.912 MHz or 850 KHz, depending on the environment of use, wherein 2.048 MHz or 38.912 is used as the IF signal. When the MHz is used, the broadcast selection signal SC may be supplied as an off signal, and when the 850 kHz is used as the IF signal, the broadcast selection signal SC may be supplied as an on signal.

이에 따르면, 중심주파수가 2.048MHz + N * 4.096 MHz인 IF 신호 외에 850kHz IF 신호의 수신을 할 수 있으며, 이러한 프론트 엔드 모듈의 QDD에서는 I/Q 성분의 분리 구현을 용이하게 하기 위해, A/D 변환부의 샘플링 속도(sampling rate)를 IF 주파수의 4배로 설정하였으므로, 850kHz IF의 경우도 3.4MHz로 A/D 변환부의 샘플링 속도(sampling rate)를 컨버젼(conversion)시켜야 하지만, 다운 샘 플링 필터(down-sampling filter)의 연산 복잡도를 줄이기 위해, 선택기에서 4개중 2개를 선택하는 2:1 데시메이션 필터(decimation filter)를 사용하여 4.096MHz로 샘플링 속도(sampling rate)를 컨버젼(conversion)시켜 주었다. According to this, in addition to the IF signal having a center frequency of 2.048 MHz + N * 4.096 MHz, it is possible to receive an 850 kHz IF signal, and in the QDD of such a front-end module, to facilitate implementation of separation of I / Q components, A / D Since the sampling rate of the converter is set to 4 times the IF frequency, the sampling rate of the A / D converter must be converted to 3.4 MHz for the 850 kHz IF, but the down sampling filter (down) In order to reduce the computational complexity of the sampling filter, the sampling rate was converted to 4.096 MHz using a 2: 1 decimation filter that selects two out of four in the selector.

다음, 상기 버퍼 메모리(230)는, 상기 선택기(220)로부터의 신호를 순차적으로 저장하는 기설정된 크기의 버퍼 공간을 포함하고, 상기 버퍼 공간은 상기 선택기로부터의 신호가 저장되는 순서로 일정 크기 단위로 구별되는 복수의 버퍼 영역을 포함한다.Next, the buffer memory 230 includes a buffer space having a predetermined size for sequentially storing signals from the selector 220, and the buffer space is a predetermined size unit in the order in which the signals from the selector are stored. It includes a plurality of buffer areas separated by.

예를 들어, 상기 버퍼 메모리(230)의 버퍼공간이, 제1 내지 제6 버퍼 영역(B1~B6)으로 이루어지는 경우, 상기 제1 내지 제6 버퍼 영역(B1~B6) 각각은, 상기 선택기로부터 신호가 입력되는 순서로 저장하는 4개의 저장소를 포함한다.For example, when the buffer space of the buffer memory 230 includes the first to sixth buffer areas B1 to B6, each of the first to sixth buffer areas B1 to B6 is separated from the selector. It includes four reservoirs that store signals in the order in which they are input.

즉, 상기 제1 버퍼 영역(B1)은 4개의 저장소(P1~P4)를 포함하고, 상기 제2 버퍼 영역(B2)은 4개의 저장소(P5~P8)를 포함하고, 상기 제3 버퍼 영역(B3)은 4개의 저장소(P9~P12)를 포함하고, 상기 제4 버퍼 영역(B4)은 4개의 저장소(P13~P16)를 포함하고, 상기 제5 버퍼 영역(B5)은 4개의 저장소(P17~P20)를 포함한다. 그리고, 상기 제6 버퍼 영역(B6)은 4개의 저장소(P21~P24)를 포함한다.That is, the first buffer area B1 includes four reservoirs P1 to P4, the second buffer region B2 includes four reservoirs P5 to P8, and the third buffer region ( B3) includes four reservoirs P9 to P12, the fourth buffer region B4 includes four reservoirs P13 to P16, and the fifth buffer region B5 has four reservoirs P17. ~ P20). The sixth buffer area B6 includes four reservoirs P21 to P24.

이때, 상기 QDD(200)의 디지털 필터부(240)는 상기 버퍼 메모리(230)의 복수의 버퍼 영역(B1~B6) 각각에서 저장 순서상 동일 위치 저장소의 신호들 각각을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 가산부(250)로 출력한다.In this case, the digital filter unit 240 of the QDD 200 stores each of the signals of the same location storage in each of the plurality of buffer areas B1 to B6 of the buffer memory 230 with a predetermined filter coefficient. The multiplication is performed, and the values generated by the multiplication are added and output to the adder 250.

예를 들어, 상기 디지털 필터부(240)가 제1 내지 제4 SUB 필터부(241~244)를 포함하는 경우, 제1 SUB 필터부(241)는, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 1번째 위치 저장소(P1,P5,P9,P13,P17,P21)의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력한다.For example, when the digital filter unit 240 includes the first to fourth SUB filter units 241 to 244, the first SUB filter unit 241 may include the first to the first to second buffer units 230. The signals of the first position storages P1, P5, P9, P13, P17, and P21 in the storage order of each of the sixth buffer areas B1 to B6 are multiplied with each of the predetermined filter coefficients, and the value generated by this multiplication. And print them out.

상기 제2 SUB 필터부(242)는, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 2번째 위치 저장소(P2,P6,P10,P14,P18,P22)의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력한다.The second SUB filter unit 242 may include second position storages P2, P6, P10, P14, and P18 in the storage order of the first to sixth buffer areas B1 to B6 of the buffer memory 230. The signals of P22) are multiplied with each of the predetermined filter coefficients, and the values generated by this multiplication are added and output.

상기 제3 SUB 필터부(243)는, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 3번째 위치 저장소(P3,P7,P11,P15,P19,P23)의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력한다.The third SUB filter unit 243 may include third position storages P3, P7, P11, P15, P19, in the storage order of each of the first to sixth buffer areas B1 to B6 of the buffer memory 230. The signals of P23) are multiplied with each of the predetermined filter coefficients, and the values generated by this multiplication are added and output.

그리고, 상기 제4 SUB 필터부(244)는, 상기 버퍼 메모리(230)의 제1 내지 제6 버퍼 영역(B1~B6) 각각의 저장 순서상 4번째 위치 저장소(P4,P8,P12,P16,P20,P24)의 신호들을 기설정된 필터계수 각각과 곱셈하고, 이 곱셈에 의해 생성된 값들을 더하여 출력한다.In addition, the fourth SUB filter unit 244 may include fourth position storages P4, P8, P12, and P16 in the storage order of the first to sixth buffer areas B1 to B6 of the buffer memory 230. The signals of P20 and P24 are multiplied with each of the predetermined filter coefficients, and the values generated by the multiplication are added and output.

한편, 상기 제1 내지 제4 SUB 필터부(241~244) 각각은, 동일한 구조로 이루어져, 동일한 동작을 수행하며, 단지 상기 제1 내지 제4 SUB 필터부(241~244)간의 차이점은 입력되는 신호가 서로 다르고, 필터계수가 서로 다르다는 점이다. 이때, 상기 제1 SUB 필터부(241)에 대한 동작을 도 5를 통해 설명하고, 나머지 제2 내지 제4 SUB 필터부(244)의 동작 설명은 생략한다.Meanwhile, each of the first to fourth SUB filter units 241 to 244 has the same structure and performs the same operation, and only differences between the first to fourth SUB filter units 241 to 244 are input. Different signals and different filter coefficients. In this case, an operation of the first SUB filter unit 241 will be described with reference to FIG. 5, and descriptions of operations of the remaining second to fourth SUB filter units 244 will be omitted.

도 5에 도시한 바와 같이, 상기 제1 SUB 필터부(241)가 제1 내지 제6 곱셈기(M1~M6) 및 합산기(SUM)를 포함하는 경우, 상기 제1 곱셈기(M1)는 상기 버퍼 메모리(230)의 제1 버퍼 영역(B1)의 저장 순서상 1번째 위치 저장소(P1)의 신호들을 기설정된 필터계수(FC1)와 곱셈하여 출력한다. 상기 제2 곱셈기(M2)는 상기 버퍼 메모리(230)의 제2 버퍼 영역(B2)의 저장 순서상 1번째 위치 저장소(P5)의 신호들을 기설정된 필터계수(FC2)와 곱셈하여 출력한다. 상기 제3 곱셈기(M3)는 상기 버퍼 메모리(230)의 제3 버퍼 영역(B3)의 저장 순서상 1번째 위치 저장소(P9)의 신호들을 기설정된 필터계수(FC3)와 곱셈하여 출력한다. 상기 제4 곱셈기(M4)는 상기 버퍼 메모리(230)의 제4 버퍼 영역(B4)의 저장 순서상 1번째 위치 저장소(P13)의 신호들을 기설정된 필터계수(FC4)와 곱셈하여 출력한다. 상기 제5 곱셈기(M5)는 상기 버퍼 메모리(230)의 제5 버퍼 영역(B5)의 저장 순서상 1번째 위치 저장소(P17)의 신호들을 기설정된 필터계수(FC5)와 곱셈하여 출력한다. 그리고, 상기 제6 곱셈기(M6)는 상기 버퍼 메모리(230)의 제6 버퍼 영역(B6)의 저장 순서상 1번째 위치 저장소(P21)의 신호들을 기설정된 필터계수(FC6)와 곱셈하여 출력한다.As illustrated in FIG. 5, when the first SUB filter unit 241 includes first to sixth multipliers M1 to M6 and a summer SUM, the first multiplier M1 may be configured to buffer the buffer. The signals of the first position store P1 in the storage order of the first buffer area B1 of the memory 230 are multiplied by the predetermined filter coefficient FC1 and output. The second multiplier M2 multiplies the signals of the first location store P5 by a predetermined filter coefficient FC2 in the storage order of the second buffer area B2 of the buffer memory 230. The third multiplier M3 multiplies the signals of the first position store P9 by the predetermined filter coefficient FC3 in the storage order of the third buffer area B3 of the buffer memory 230 and outputs the multiplied signals. The fourth multiplier M4 multiplies the signals of the first position store P13 by a predetermined filter coefficient FC4 in the storage order of the fourth buffer area B4 of the buffer memory 230 and outputs the multiplied signals. The fifth multiplier M5 multiplies the signals of the first position store P17 in the storage order of the fifth buffer area B5 of the buffer memory 230 by a predetermined filter coefficient FC5. The sixth multiplier M6 multiplies the signals of the first position store P21 by the predetermined filter coefficient FC6 in the storage order of the sixth buffer area B6 of the buffer memory 230 and outputs the multiplied signals. .

상기 합산기(SUM)는 상기 제1 내지 제6 곱셈기(M1~M6) 각각으로부터의 곱셈값을 합산하여 상기 가산부(250)로 출력한다.The summer SUM adds multiplication values from each of the first to sixth multipliers M1 to M6 and outputs the sum to the adder 250.

다음, 도 4를 참조하면, 상기 가산부(250)는, 상기 디지털 필터부(240)에서의 덧셈에 의한 값들중 기설정된 신호끼리 각각 더하여 출력한다. 이때, 인버터(260)는 상기 가산부(250)로부터의 I성분 및 Q성분을 신호를 인버트시켜 쿼드러처 신호(±I,±Q)를 출력한다.Next, referring to FIG. 4, the adder 250 adds and outputs predetermined signals among the values obtained by the addition in the digital filter unit 240. In this case, the inverter 260 inverts the I component and the Q component from the adder 250 and outputs a quadrature signal (± I, ± Q).

예를 들어, 상기 가산부(250)가 제1 가산기(251)와 제2 가산기(252)를 포함하는 경우, 상기 제1 가산기(251)는 상기 디지털 필터부(240)에서의 덧셈에 의한 값들을 홀수번째끼리 각각 더하여 출력하고, 상기 제2 가산기(252)는, 상기 디지털 필터부(240)에서의 덧셈에 의한 값들을 짝수번째끼리 각각 더하여 출력한다.For example, when the adder 250 includes a first adder 251 and a second adder 252, the first adder 251 is a value obtained by addition in the digital filter unit 240. The odd-numbered numbers are added to each other, and the second adder 252 adds the even-numbered values by the addition in the digital filter unit 240.

다시 도 3을 참조하면, 상기 페이즈 로테이터(300)는, 상기 QDD(200)의 베이스밴드 신호의 주파수 옵셋을 동기신호에 따라 보상하여 AGC부(40O)에 출력한다.Referring back to FIG. 3, the phase rotator 300 compensates the frequency offset of the baseband signal of the QDD 200 according to the synchronization signal and outputs the same to the AGC unit 40O.

상기 AGC부(40O)는, 상기 페이즈 로테이터(300)로부터의 베이스밴드 신호의 크기를 제어하여 FFT부(500)에 출력한다.The AGC unit 40O controls the magnitude of the baseband signal from the phase rotator 300 and outputs it to the FFT unit 500.

상기 FFT부(500)는, 상기 페이즈 로테이터(300)로부터의 베이스밴드 신호를 고속 푸리에 변환을 수행하여, 시간영역의 베이스밴드 신호를 주파수영역의 베이스밴드 신호로 변환하여 FFT 시프터(600)로 출력한다.The FFT unit 500 performs a fast Fourier transform on the baseband signal from the phase rotator 300, converts the baseband signal in the time domain into a baseband signal in the frequency domain, and outputs it to the FFT shifter 600. do.

상기 FFT 시프터(600)는, 상기 방송 선택신호(SC)에 따라 동작온 되어, 상기 FFT부(500)로부터의 베이스밴드 신호를 기설정 주파수 만큼 시프트시켜 동기부(700) 및 차동 복조부(800)로 출력한다.The FFT shifter 600 is operated on in accordance with the broadcast selection signal SC, and shifts the baseband signal from the FFT unit 500 by a predetermined frequency to synchronize the synchronization unit 700 and the differential demodulation unit 800. )

도 6 및 도 7의 그래프를 참조하면, 850kHz에서 베이스밴드로 다운 컨버젼 되지 않고, 850kHz의 IF신호가 그대로 실려 주파수 옵셋으로 나타난다.Referring to the graphs of FIGS. 6 and 7, the IF signal of 850 kHz is loaded as a frequency offset without being down-converted to the baseband at 850 kHz.

이와같은, 850kHz의 주파수 옵셋(frequency offset)은 동기부에서 복원 가능한 옵셋(offset) 범위를 초과하므로, 상기 850kHz IF를 제거하기 위해, 상기 FFT 시프터를 동작온시켜, 상기 850kHz IF를 -1024MHz 만큼 시프트시킨다.Since the frequency offset of 850 kHz exceeds an offset range that can be restored by the synchronizer, the FFT shifter is turned on to remove the 850 kHz IF, thereby shifting the 850 kHz IF by -1024 MHz. Let's do it.

도 8 및 도 9의 그래프를 참조하면, 상기 850kHz를 -1.024MHz로 다운 컨버팅(down converting)한 경우, -174kHz 만큼의 주파수 옵셋(offset)이 발생하는 것을 보이고 있다.Referring to the graphs of FIGS. 8 and 9, when down converting the 850 kHz to -1.024 MHz, a frequency offset by -174 kHz occurs.

도 8 및 도 9에서 보인 바와 같이, 상기 A/D 변환부의 샘플링 속도(sampling rate)를 4MHz로 변화시키면서, 850kHz를 1.024MHz 다운 컨버팅(down converting)한 경우에 예상한 것과 동일한 -174kHz의 주파수 옵셋(offset)이 발생되었음을 확인 할 수 있었다. 이러한 -174kHz 정도 크기의 옵셋(offset)은 상기 동기부(700)에서 복원 가능한 범위 이내로 시스템 구현이 가능하다.As shown in FIG. 8 and FIG. 9, the frequency offset of -174 kHz is the same as expected when down converting the 850 kHz to 1.024 MHz while changing the sampling rate of the A / D converter to 4 MHz. (offset) occurred. Such an offset of about -174 kHz may be implemented within a range that can be restored by the synchronizer 700.

이때, 상기 동기부(700)는, 상기 FFT 시프터(50)의 베이스밴드 신호의 주파수 옵셋을 검출하고, 이 주파수 옵셋 보상을 위한 상기 동기신호(AFC)를 상기 페이즈 로테이터(300)에 출력하여, 상기 페이즈 로테이터(300)에서 주파수 옵셋이 완벽하게 보상될 수 있다.In this case, the synchronizer 700 detects a frequency offset of the baseband signal of the FFT shifter 50, and outputs the synchronization signal AFC to the phase rotator 300 to compensate for the frequency offset. The frequency offset in the phase rotator 300 can be completely compensated.

그리고, 상기 차동 복조부(800)는, 상기 FFT 시프터(600)로부터의 베이스밴드 신호를 차동 복조하여 데이타를 출력한다.The differential demodulator 800 differentially demodulates the baseband signal from the FFT shifter 600 and outputs data.

전술한 바와 같이, -174 KHz 정도의 주파수 옵셋이 발생한 경우에는, 상기 동기부(700) 및 페이즈 로테이터(300)에 의해서 -174 KHz 정도의 주파수 옵셋은 완전히 제거된다. As described above, when a frequency offset of about -174 KHz occurs, the frequency offset of about -174 KHz is completely removed by the synchronizer 700 and the phase rotator 300.

도 10에 도시된 그래프를 참조하면, 상기 동기부(700)를 통해서 상기 -174KHz에 대한 주파수 옵셋을 보상하는 과정을 통하면, 도 10에 도시한 바와 같이 주파수 옵셋이 제거된다.Referring to the graph shown in FIG. 10, through the process of compensating for the frequency offset of -174 KHz through the synchronizer 700, the frequency offset is removed as shown in FIG. 10.

상술한 바와 같은 본 발명에 따르면, 지상파 DMB 수신기에 적용되는 프론트-엔드 모듈에서, 지상파 DMB에 이용되는 1MHz 이상의 IF는 물론이고, 1MHz 이하의 IF도 지원할 수 있는 효과가 있다.According to the present invention as described above, in the front-end module applied to the terrestrial DMB receiver, there is an effect that can support not only the IF of 1MHz or more used for the terrestrial DMB, but also the IF of 1MHz or less.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 특허청구범위에 의해 한정되며, 본 발명의 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백하다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, but is defined by the claims, and the apparatus of the present invention may be substituted, modified, and modified in various ways without departing from the spirit of the present invention. It is apparent to those skilled in the art that modifications are possible.

Claims

A demultiplexer for converting the digital IF signal into a parallel signal having a predetermined number;

A selector that is turned on or off according to a broadcast selection signal, selects some of the parallel signals of the demultiplexer when the operation is turned on, and selects all of the parallel signals of the demultiplexer when the operation is turned off;

A buffer memory including a buffer space having a predetermined size for sequentially storing signals from the selector, wherein the buffer space includes a plurality of buffer areas separated by a predetermined size in an order in which signals from the selector are stored;

A digital filter unit for multiplying each of the signals of the same location storage in each of the plurality of buffer areas of the buffer memory with each of the predetermined filter coefficients, and adding and outputting the values generated by the multiplication;

An adder which adds predetermined signals among the values obtained by addition in the digital filter unit; And

Inverter outputting quadrature signal by inverting signal of I component and Q component from the adder

Multi-mode quadrature digital down converter comprising a.

The method of claim 1, wherein the demultiplexer,

And converting the digital IF signals into four parallel signals.

The method of claim 2, wherein the selector,

And operating on or off according to the broadcast selection signal, and when operating on, selects odd-numbered signals in input order among four parallel signals of the demultiplexer.

The method of claim 3, wherein the selector,

And operating in accordance with the broadcast selection signal when the frequency of the IF signal is less than or equal to 1 MHz.

The method of claim 3, wherein the buffer space of the buffer memory,

Consisting of first to sixth buffer regions,

And wherein each of the first to sixth buffer regions includes four reservoirs for storing signals in order of input from the selector.

The method of claim 5, wherein the digital filter unit,

A first SUB filter unit which multiplies the signals of the first position store in the storage order of each of the first to sixth buffer regions of the buffer memory with each of the predetermined filter coefficients, and adds the values generated by the multiplication;

A second SUB filter unit which multiplies the signals of the second position store in the storage order of each of the first to sixth buffer regions of the buffer memory with each of the predetermined filter coefficients, and adds the values generated by the multiplication;

A third SUB filter unit which multiplies the signals of the third position store in the storage order of each of the first to sixth buffer areas of the buffer memory with each of the predetermined filter coefficients, and adds the values generated by the multiplication; And

A fourth SUB filter unit which multiplies the signals of the fourth position store in the storage order of each of the first to sixth buffer areas of the buffer memory with each of the predetermined filter coefficients, and adds the values generated by the multiplication;

Multi-mode quadrature digital down converter comprising a.

The method of claim 6, wherein each of the first to fourth SUB filter unit,

First to sixth multipliers for multiplying signals of the same location store in each storage order of each of the first to sixth buffer areas of the buffer memory with each of the predetermined filter coefficients; And

A summer for summing multiplication values from each of the first to sixth multipliers

Multi-mode quadrature digital down converter comprising a.

The method of claim 1, wherein the adding unit,

A first adder for adding the odd values of the digital filter unit to odd numbers; And

A second adder for adding the values by addition in the digital filter part evenly;

Multi-mode quadrature digital down converter comprising a.

An A / D converter converting the analog IF signal of the terrestrial DMB into a digital IF signal according to a sampling clock having a preset sampling frequency;

Down-mixing, low-pass filtering, and decimating the digital IF signal from the A / D converter according to a broadcast selection signal to convert the digital IF signal into a baseband signal including I and Q components. QDD;

A phase rotator for compensating the frequency offset of the baseband signal of the QDD according to a synchronization signal;

An FFT unit performing fast Fourier transform on the baseband signal from the phase rotator to convert the baseband signal in the time domain into a baseband signal in the frequency domain;

An FFT shifter operating on the broadcast selection signal to shift the baseband signal from the FFT unit by a predetermined frequency;

A synchronization unit for detecting a frequency offset of the baseband signal of the FFT shifter and outputting the synchronization signal for the frequency offset compensation to the phase rotator

Front-end module comprising a

The method of claim 9, wherein the front-end module,

And an AGC unit for controlling the magnitude of the baseband signal from the phase rotator.

The method of claim 9, wherein the front-end module,

And a differential demodulator for differentially demodulating the baseband signal from the FFT shifter.

The method of claim 9, wherein the QDD,

A demultiplexer for converting the digital IF signal from the A / D converter into a parallel signal having a predetermined number of signals;

A selector that is turned on or off according to the broadcast selection signal, selects some of the parallel signals of the demultiplexer when the operation is turned on, and selects all of the parallel signals of the demultiplexer when the operation is turned off;

Front-end module comprising a.

The method of claim 12, wherein the demultiplexer,

And converting the digital IF signal from the A / D converter into four parallel signals.

The method of claim 13, wherein the selector,

Operating on or off according to the broadcast selection signal, and when operating on, selects an odd-numbered signal in input order among four parallel signals of the demultiplexer.

The method of claim 14, wherein the selector,

And when the frequency of the IF signal is 1 MHz or less, the front-end module is operated according to the broadcast selection signal.

The method of claim 15, wherein the FFT shifter,

And when the frequency of the IF signal is less than or equal to 1 MHz, operating on the broadcast selection signal.

The method of claim 14, wherein the buffer space of the buffer memory,

Consisting of first to sixth buffer regions,

Wherein each of the first to sixth buffer regions includes four reservoirs for storing signals in order of input from the selector.

The method of claim 17, wherein the digital filter unit,

A third SUB filter unit which multiplies the signals of the third position store in the storage order of each of the first to sixth buffer regions of the buffer memory with each of the predetermined filter coefficients, and adds the values generated by the multiplication; And

Front-end module comprising a.

The method of claim 18, wherein each of the first to fourth SUB filter unit,

Front-end module comprising a.

The method of claim 12, wherein the adding unit,

And a second adder for adding the values obtained by the addition in the digital filter unit to each even number.