KR100762899B1 - Semiconducotr memory device - Google Patents

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Abstract

A semiconductor memory device is provided to compensate threshold voltage skew by changing the size of an NMOS or PMOS transistor constituting an internal circuit of the semiconductor memory device by detecting the threshold voltage skew of a MOS transistor. A reference voltage generator supplies a first reference voltage and a second reference voltage. A threshold voltage skew detection part outputs a flag signal by comparing a detection signal of detecting threshold voltage skew of a CMOS transistor with the first reference voltage or the second reference voltage. An operation driver part compensates threshold voltage skew of one of a pullup driving part and a pulldown driving part in response to the flag.

Description

반도체 메모리 장치{SEMICONDUCOTR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCOTR MEMORY DEVICE}

도 1은 본 발명의 일실시예에 따른 문턱전압 스큐 검출기를 도시한 도면,1 illustrates a threshold voltage skew detector according to an embodiment of the present invention;

도 2는 도 1의 문턱전압 스큐 검출기의 시뮬레이션 결과를 도시한 도면,2 is a diagram illustrating a simulation result of the threshold voltage skew detector of FIG. 1;

도 3은 도 1의 문턱전압 스큐 검출기를 이용하여 트랜지스터의 스큐를 판단하는 개념도를 도시한 도면,FIG. 3 is a conceptual diagram of determining a skew of a transistor using the threshold voltage skew detector of FIG. 1; FIG.

도 4는 도 1의 문턱전압 스큐 검출기를 이용한 반도체 메모리 장치의 구성 블록도,4 is a block diagram illustrating a semiconductor memory device using the threshold voltage skew detector of FIG. 1;

도 5는 도 4의 문턱전압 스큐 검출부의 구성 블록도 및5 is a block diagram illustrating a threshold voltage skew detector of FIG. 4;

도 6은 도 4의 구동 드라이버부의 구성 블록도이다.6 is a block diagram illustrating a configuration of a drive driver of FIG. 4.

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 MOS 트랜지스터의 스큐를 검출하는 스큐 검출기 및 스큐를 보상하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a skew detector for detecting a skew of a MOS transistor and a semiconductor memory device for compensating skew.

일반적으로 스큐란 공정(Process), 구동 전압(Voltage), 온도(Temperature) 등에 의해 나타나는 트랜지스터의 특성 변화를 말한다. 예를 들면, 공정 스큐는 트랜지스터의 크리티컬 디멘젼(CD: Critical Dimension), 게이트 절연막 두께(Gate Oxide Thickness), 임플란트 프로파일(Implant Profile) 등에 의해 나타난다.In general, skew refers to a change in the characteristics of a transistor caused by a process, a driving voltage, a temperature, and the like. For example, process skew is represented by a critical dimension (CD), a gate oxide thickness (Gate Oxide Thickness), an implant profile, or the like of a transistor.

트랜지스터의 스큐는 문턱전압(Vth)이나 드레인-소오스 전류(Ids) 등으로 표현될 수 있는데 이 중 문턱전압의 스큐는 반도체 메모리 회로의 동작점을 결정하는데 특히 중요하다.Skew of the transistor can be expressed as threshold voltage (Vth) or drain-source current (Ids), etc. Of these, skew of the threshold voltage is particularly important in determining the operating point of the semiconductor memory circuit.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, MOS 트랜지스터의 문턱전압 스큐를 검출하는 것을 목적으로 한다.The present invention has been made to solve the above problems, and an object thereof is to detect a threshold voltage skew of a MOS transistor.

또한 본 발명은 MOS 트랜지스터의 문턱전압 스큐를 검출하여 반도체 메모리 장치 내부 회로를 구성하는 NMOS 또는 PMOS 트랜지스터의 크기를 가변시켜 문턱전압 스큐를 보상하는 것을 다른 목적으로 한다.In addition, another object of the present invention is to compensate for the threshold voltage skew by detecting the threshold voltage skew of the MOS transistor to vary the size of the NMOS or PMOS transistors constituting the internal circuit of the semiconductor memory device.

상기 목적을 달성하기 위하여, 본 발명의 문턱전압 스큐를 보상하는 반도체 메모리 장치는, 제1 기준전압과 제2 기준전압을 공급하는 기준전압 발생기, CMOS 트랜지스터의 문턱전압 스큐를 검출한 검출신호를 상기 제1 기준전압 및 제2 기준전압과 비교하여 플래그로 출력하는 문턱전압 스큐 검출부, 상기 플래그에 응답하 여 풀업 구동부 및 풀다운 구동부 중 하나의 구동부의 문턱전압 스큐를 보상하는 구동 드라이버부를 포함한다.In order to achieve the above object, the semiconductor memory device for compensating the threshold voltage skew of the present invention includes a reference voltage generator for supplying a first reference voltage and a second reference voltage, the detection signal detecting the threshold voltage skew of the CMOS transistor; A threshold voltage skew detector for outputting a flag compared to the first reference voltage and the second reference voltage, and a driver driver for compensating the threshold voltage skew of one of the pull-up driver and the pull-down driver in response to the flag.

여기서, 상기 기준전압 발생기는 상기 제1 기준전압과 제2 기준전압 중 적어도 하나의 전압 레벨을 조절하는 퓨즈를 포함한다.Here, the reference voltage generator includes a fuse for adjusting at least one voltage level of the first reference voltage and the second reference voltage.

또한 상기 기준전압 발생기는 상기 제1 기준전압과 제2 기준전압 중 적어도 하나의 전압 레벨을 테스트 모드에 의해 조절할 수 있다.The reference voltage generator may adjust at least one voltage level of the first reference voltage and the second reference voltage by a test mode.

또한 상기 플래그는 상기 검출신호를 상기 제1 기준전압을 비교한 제1 플래그와 상기 검출신호를 상기 제2 기준전압과 비교한 제2 플래그를 포함한다.The flag may include a first flag comparing the detection signal with the first reference voltage and a second flag comparing the detection signal with the second reference voltage.

또한 상기 문턱전압 스큐 검출부는, 상기 검출신호가 상기 제1 기준전압보다 작으면 제1 플래그를 인에이블 시켜 출력하고, 상기 검출신호가 상기 제2 기준전압보다 크면 제2 플래그를 인에이블 시켜 출력하는 것이 바람직하다.The threshold voltage skew detector may enable and output a first flag when the detection signal is less than the first reference voltage, and enable and output a second flag when the detection signal is greater than the second reference voltage. It is preferable.

또한 상기 문턱전압 스큐 검출부는, 상기 CMOS 트랜지스터의 문턱전압 스큐를 검출하여 검출신호로 출력하는 문턱전압 스큐 검출기, 상기 검출신호를 상기 제1 기준전압과 비교하여 상기 제1 플래그로 출력하는 제1 비교부, 상기 검출신호를 상기 제2 기준전압과 비교하여 상기 제2 플래그로 출력하는 제2 비교부를 포함한다.The threshold voltage skew detector may be configured to detect a threshold voltage skew of the CMOS transistor and output the detected signal as a detection signal, and compare the detected signal with the first reference voltage and output the detected signal as the first flag. And a second comparison unit comparing the detection signal with the second reference voltage and outputting the detected signal as the second flag.

또한 상기 문턱전압 스큐 검출부는, 상기 제1 플래그를 래치시켜 출력하는 제1 래치와 상기 제2 플래그를 래치시켜 출력하는 제2 래치를 더 포함한다.The threshold voltage skew detector may further include a first latch for latching and outputting the first flag and a second latch for latching and outputting the second flag.

또한 상기 구동 드라이버부는, 입력신호에 응답하여 구동하는 풀업 구동부와 풀다운 구동부, 상기 입력신호와 상기 플래그에 응답하여 상기풀업 구동부 및 풀다 운 구동부 중 하나의 구동부의 문턱전압 스큐를 보상하는 보상 풀업 구동부와 보상 풀다운 구동부를 포함한다.The driving driver may include a pull-up driver and a pull-down driver for driving in response to an input signal, a compensation pull-up driver for compensating a threshold voltage skew of one of the pull-up driver and the pull-down driver in response to the input signal and the flag; Compensation pull-down driver.

또한 상기 보상 풀업 구동부는 상기 제1 플래그가 인에이블되면 구동되며, 상기 보상 풀다운 구동부는 상기 제2 플래그가 인에이블되면 구동되는 것이 바람직하다.The compensation pull-up driving unit may be driven when the first flag is enabled, and the compensation pull-down driving unit may be driven when the second flag is enabled.

또한 상기 문턱전압 스큐 검출기는, 드레인이 공통연결되는 PMOS 트랜지스터와 NMOS 트랜지스터 및 상기 드레인에 연결되는 인버터를 포함하며, 상기 PMOS 트랜지스터는 소스에 전원전압이 인가되고 게이트에 접지전압이 인가되며, 상기 NMOS 트랜지스터는 소스에 상기 접지전압이 인가되고 게이트에 상기 전원전압이 인가되는 것이 바람직하다.The threshold voltage skew detector may include a PMOS transistor having a common drain connected thereto, an NMOS transistor, and an inverter connected to the drain, wherein the PMOS transistor has a power supply voltage applied to a source and a ground voltage applied to a gate thereof. In the transistor, the ground voltage is applied to a source, and the power supply voltage is preferably applied to a gate.

또한 본 발명의 문턱전압 스큐 검출 장치는, 풀업 수단과 풀다운 수단이 연결되어 출력노드를 형성하고, 상기 출력노드에 인버터가 연결되며, 상기 풀업 수단은 접지전압에 응답하여 상기 출력노드에 전원전압을 인가하며, 상기 풀다운 수단은 상기 전원전압에 응답하여 상기 출력노드에 상기 접지전압을 인가하는 것이 바람직하다.In the threshold voltage skew detecting apparatus of the present invention, a pull-up means and a pull-down means are connected to form an output node, and an inverter is connected to the output node, and the pull-up means supplies a power supply voltage to the output node in response to a ground voltage. Preferably, the pull-down means applies the ground voltage to the output node in response to the power supply voltage.

또한 상기 전원전압은, 1.1 V 내지 3.3 V 전압 범위를 가지는 것이 바람직하다.In addition, the power supply voltage, preferably has a voltage range of 1.1V to 3.3V.

또한 상기 풀업 수단은 PMOS 트랜지스터를 포함하고, 상기 풀다운 수단은 NMOS 트랜지스터을 포함한다.The pull up means also includes a PMOS transistor, and the pull down means comprises an NMOS transistor.

또한 상기 인버터는 상기 출력노드에 인가되는 전압에 트리거되어 상기 출력 노드에 인가돠는 전압의 위상을 반전하여 출력하고, 상기 인버터가 트리거되는 전압은 다음 수학식 Vthinv = VDD - gmn x Rp x (VDD - Vthn)에서 상기 gmn와 상기 Rp 조건을 조정하여 외부 온도의 변화에 상관없이 일정하게 유지되며, 상기 Vthinv 는 인버터가 트리거되는 전압이고, 상기 VDD는 상기 전원전압이고, 상기 gmn은 상기 NMOS 트랜지스터의 컨덕턴스이고, 상기 Rp는 상기 PMOS 트랜지스터의 저항인 것이 바람직하다.In addition, the inverter is output by inverting the phase of the voltage applied to the output node triggered by the voltage applied to the output node, the voltage triggered by the inverter is represented by the following equation Vthinv = VDD-gm n x Rp x ( In VDD-Vthn), the gm n and the Rp conditions are adjusted to be kept constant regardless of the change in external temperature, where Vthinv is the voltage at which the inverter is triggered, VDD is the power supply voltage, and gm n is the It is preferable that the conductance of the NMOS transistor and Rp is the resistance of the PMOS transistor.

이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 문턱전압 스큐 검출기를 도시한 도면이다. 도 1을 참조하면, 본 발명의 일실시예에 따른 문턱전압 스큐 검출기는 PMOS 트랜지스터(P), NMOS 트랜지스터(N) 및 인버터(INV)를 포함한다.1 is a diagram illustrating a threshold voltage skew detector according to an embodiment of the present invention. Referring to FIG. 1, a threshold voltage skew detector according to an embodiment of the present invention includes a PMOS transistor P, an NMOS transistor N, and an inverter INV.

상기 PMOS 트랜지스터(P)와 NMOS 트랜지스터는 드레인이 공통연결되어 COMS트랜지스터를 형성한다. 여기서 드레인 공통연결 노드(NODE)는 CMOS 트랜지스터의 출력단으로 동작한다.A drain of the PMOS transistor P and the NMOS transistor are commonly connected to form a COMS transistor. The drain common connection node NODE operates as an output terminal of the CMOS transistor.

상기 PMOS 트랜지스터(P)는 소오스에 전원전압(VDD)이 인가되고, 게이트에 접지전압(VSS)가 인가되며, 상기 NMOS 트랜지스터(N)는 소오스에 접지전압(VSS)이 인가되고, 게이트에 전원전압(VDD)가 인가된다. 여기서 전원전압(VDD)은 1.1 V 내지 3.3 V 전압범위를 가질 수 있다.A power supply voltage VDD is applied to a source, a ground voltage VSS is applied to a gate, and a ground voltage VSS is applied to a source of the PMOS transistor P, and a power supply is applied to a gate. Voltage VDD is applied. The power supply voltage VDD may have a voltage range of 1.1 V to 3.3 V.

상기 인버터(INV)는 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)의 드레인 공통연결 노드(NODE) 즉 CMOS트랜지스터의 출력단에 연결되어 CMOS 출력신호의 위상을 반전하여 검출신호(DET)로 출력한다.The inverter INV is connected to the drain common connection node NODE of the PMOS transistor P and the NMOS transistor N, that is, the output terminal of the CMOS transistor, and inverts the phase of the CMOS output signal to output the detection signal DET.

이하 본 발명의 일실시예에 따른 문턱전압 스큐 검출기의 동작을 설명한다. 먼저 전원전압(VDD)을 인가하면, PMOS 트랜지스터(P)의 소오스와 NMOS 트랜지스터(N)의 게이트에 인가된 전원전압(VDD)은 0부터 설정된 전원전압(VDD) 레벨을 향해 점차적으로 증가하게 된다. Hereinafter, an operation of a threshold voltage skew detector according to an embodiment of the present invention will be described. First, when the power supply voltage VDD is applied, the power supply voltage VDD applied to the source of the PMOS transistor P and the gate of the NMOS transistor N gradually increases toward the power supply voltage VDD level set from zero. .

이때 인가되는 전원전압(VDD) 레벨이 NMOS 트랜지스터(N)의 문턱전압(Vthn) 이상이 되면 NMOS 트랜지스터(N)가 턴온되면서 공통연결 노드(NODE)가 "로우" 레벨로 천이된다. At this time, when the level of the power supply voltage VDD applied is greater than or equal to the threshold voltage Vthn of the NMOS transistor N, the NMOS transistor N is turned on and the common connection node NODE transitions to the "low" level.

만약 NMOS 트랜지스터(N)의 문턱전압(Vthn) 스큐가 존재하면 공통연결 노드(NODE)가 "로우" 레벨로 천이되는 전원전압(VDD)의 레벨이 변하게되고, 또한 공통연결 노드(NODE)의 전압 레벨을 반전시키는 인버터(INV)의 트리거 포인터(Trigger point)가 변하게되어 NMOS 트랜지스터의 문턱전압(Vthn) 스큐를 검출할 수 있게 된다.If there is a threshold voltage Vthn skew of the NMOS transistor N, the level of the power supply voltage VDD to which the common connection node NODE transitions to the "low" level is changed, and also the voltage of the common connection node NODE. The trigger point of the inverter INV, which inverts the level, is changed to detect the threshold voltage Vthn skew of the NMOS transistor.

다시 설명하면, NMOS 트랜지스터(N)의 문턱전압(Vthn)이 평균 그룹(Typical Group)보다 높다면 NMOS 트랜지스터(N)는 천천히(Slow) 턴온되어 인버터(INV)의 트리거 포인터(Vthinv)가 상승하게 되고, NMOS 트랜지스터(N)의 문턱전압(Vthn)이 평균 그룹보다 낮다면 NMOS 트랜지스터(N)는 빨리(Fast) 턴온되어 인버터(INV)의 트리거 포인터(Vthinv)가 낮아지게 된다.In other words, if the threshold voltage Vthn of the NMOS transistor N is higher than the average group, the NMOS transistor N is slowly turned on to raise the trigger pointer Vthinv of the inverter INV. When the threshold voltage Vthn of the NMOS transistor N is lower than the average group, the NMOS transistor N is turned on fast so that the trigger pointer Vthinv of the inverter INV is lowered.

다음으로 NMOS 트랜지스터(N)의 문턱전압(Vthn)이 평균 그룹과 같다면, PMOS 트랜지스터(P)의 문턱전압(Vthp)에 따라 인버터(INV)의 트리거 포인터(Vthinv)가 변하게 된다. 즉, PMOS 트랜지스터(P)의 문턱전압(Vthp) 스큐도 NMOS 트랜지스터(N)의 경우와 마찬가지로 검출할 수 있게 된다.Next, if the threshold voltage Vthn of the NMOS transistor N is equal to the average group, the trigger pointer Vthinv of the inverter INV changes according to the threshold voltage Vthp of the PMOS transistor P. That is, the threshold voltage Vthp skew of the PMOS transistor P can also be detected as in the case of the NMOS transistor N.

한편 본 발명의 일실시예에 따른 문턱전압 스큐 검출기에서 인버터의 트리거 포인터(Vthinv)는 아래 수학식 1의 조건하에 외부 온도의 영향을 받지 않도록 설계될 수 있다.Meanwhile, in the threshold voltage skew detector according to an embodiment of the present invention, the trigger pointer Vthinv of the inverter may be designed so as not to be affected by external temperature under the condition of Equation 1 below.

Vthinv = VDD - gmn x Rp x (VDD - Vthn)Vthinv = VDD-gm n x Rp x (VDD-Vthn)

여기서 Vthinv는 공통연결 노드(NODE)의 레벨을 반전시키는 인버터(INV)의 트리거 포인트 전압이며, gmn 는 NMOS 트랜지스터의 컨덕턴스이고, Rp는 PMOS 트랜지스터의 저항이다. Where Vthinv is the trigger point voltage of the inverter INV that inverts the level of the common connection node NODE, gm n is the conductance of the NMOS transistor, and Rp is the resistance of the PMOS transistor.

다음으로 도 2를 참조하여, 도 1의 문턱전압 스큐 검출기의 시뮬레이션 결과를 설명한다. 도 2는 외부 온도가 -10℃, 25℃, 110℃의 경우 공통연결 노드(NODE) 의 전압 레벨이 천이되는 시점의 전원전압(VDD)과 인버터의 트리거 포인터에 해당하는 전원전압(VDD)을 도시한다.Next, a simulation result of the threshold voltage skew detector of FIG. 1 will be described with reference to FIG. 2. FIG. 2 shows the power supply voltage VDD at the time when the voltage level of the common connection node NODE transitions and the power supply voltage VDD corresponding to the trigger pointer of the inverter when the external temperature is -10 ° C, 25 ° C, or 110 ° C. Illustrated.

먼저 도 2에 표시된 FS, SS, TT, FF, SF는 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱전압 특성을 표시한다. 여기서 T는 MOS 트랜지스터의 문턱전압이 평균 그 룹(Typical)에 속함을 의미하고, F는 MOS 트랜지스터가 평균 그룹보다 빠르게(Fast) 턴온되는 문턱전압을 가짐을 의며하며, S는 MOS 트랜지스터가 평균 그룹보다 느리게(Slow) 턴온되는 문턱전압을 가짐을 의미한다.First, FS, SS, TT, FF, and SF shown in FIG. 2 indicate threshold voltage characteristics of an NMOS transistor and a PMOS transistor. Here, T means that the threshold voltage of the MOS transistor belongs to the average group, F means that the MOS transistor has a threshold voltage that is turned on faster than the average group, and S means that the MOS transistor is the average group. It means having a threshold voltage that is turned on more slowly (Slow).

도 2를 참조하면, NMOS 트랜지스터와 PMOS 트랜지스터가 서로 동일한 문턱전압 특성을 가지는 경우, 즉 SS, TT, FF인 경우, 온도의 변화에 상관없이 인버터(INV)의 트리거 포인터는 대략 0.8V로 일정함을 알 수 있다.Referring to FIG. 2, when the NMOS transistor and the PMOS transistor have the same threshold voltage characteristics, that is, SS, TT, and FF, the trigger pointer of the inverter INV is constant at approximately 0.8 V regardless of temperature change. It can be seen.

다음으로 NMOS 트랜지스터의 문턱전압 특성은 F이고, PMOS 트랜지스터의 문턱전압 특성은 S인 경우, 인버터(INV)의 트리거 포인터는 0.6V 이하로 떨어짐을 알 수 있다. 이는 PMOS 트랜지스터에 비해 NMOS 트랜지스터의 턴온 능력이 크기 때문이다. Next, when the threshold voltage characteristic of the NMOS transistor is F and the threshold voltage characteristic of the PMOS transistor is S, it can be seen that the trigger pointer of the inverter INV falls below 0.6V. This is because the turn-on capability of the NMOS transistor is larger than that of the PMOS transistor.

다음으로 NMOS 트랜지스터의 문턱전압 특성은 S이고, PMOS 트랜지스터의 문턱전압 특성은 F인 경우, 인버터(INV)의 트리거 포인터는 1.1V로 높아짐을 알 수 있다. 이는 PMOS 트랜지스터에 비해 NMOS 트랜지스터의 턴온 능력이 작기 때문이다.Next, when the threshold voltage characteristic of the NMOS transistor is S and the threshold voltage characteristic of the PMOS transistor is F, it can be seen that the trigger pointer of the inverter INV increases to 1.1V. This is because the turn-on capability of the NMOS transistor is smaller than that of the PMOS transistor.

도 3은 도 1의 문턱전압 스큐 검출기를 이용하여 트랜지스터의 스큐를 판단하는 개념도를 도시한 도면이다. 도 3을 참조하면, 문턱전압 스큐 검출기의 출력(OUT)이 미리 설정된 기준전압 VREF_FS 보다 작은 경우 FS로 판단하고, 기준전압 VREF_SF 보다 큰 경우 SF로 판단할 수 있다.FIG. 3 is a conceptual diagram illustrating a skew of a transistor using the threshold voltage skew detector of FIG. 1. Referring to FIG. 3, when the output OUT of the threshold voltage skew detector is smaller than the preset reference voltage VREF_FS, it may be determined as FS, and when it is larger than the reference voltage VREF_SF, it may be determined as SF.

즉 문턱전압 스큐 검출기의 출력(OUT)은 기준전압 VREF_FS와 VREF_SF 사이의 범위 내에서 공정, 구동전압 및 온도 스큐에 영향을 받지 않게된다. That is, the output OUT of the threshold voltage skew detector is not affected by the process, driving voltage, and temperature skew within the range between the reference voltages VREF_FS and VREF_SF.

도 4는 도 1의 문턱전압 스큐 검출기를 이용한 반도체 메모리 장치의 구성 블록도이다. 도 4를 참조하면, 문턱전압 스큐를 보상하는 반도체 메모리 장치(100)는 기준전압 발생기(110), 문턱전압 스큐 검출부(120) 및 구동 드라이버부(130)를 포함한다.4 is a block diagram illustrating a semiconductor memory device using the threshold voltage skew detector of FIG. 1. Referring to FIG. 4, a semiconductor memory device 100 that compensates for a threshold voltage skew includes a reference voltage generator 110, a threshold voltage skew detector 120, and a driver driver 130.

상기 기준전압 발생기(110)는 기준전압 VREF_FS 및 VREF_SF를 제공한다. 기준전압 발생기(110)는 설정된 정전압을 공급하는 밴드갭(Band-Gap) 기준전압 발생기인 것이 바람직하다. 기준전압 발생기(110)의 정전압 레벨을 조절은 퓨즈(fuse) 또는 테스트 모드를 통하여 이루어 질 수 있다.The reference voltage generator 110 provides the reference voltages VREF_FS and VREF_SF. The reference voltage generator 110 may be a band-gap reference voltage generator that supplies a set constant voltage. The constant voltage level of the reference voltage generator 110 may be adjusted through a fuse or a test mode.

상기 문턱전압 스큐 검출부(120)는 문턱전압 스큐 검출기의 출력을 기준전압 VREF_FS 및 VREF_SF와 비교하고 비교결과를 플래그 FS_FLAG 또는 SF_FLAG로 출력한다.The threshold voltage skew detector 120 compares the output of the threshold voltage skew detector with the reference voltages VREF_FS and VREF_SF and outputs the comparison result as a flag FS_FLAG or SF_FLAG.

즉 문턱전압 스큐 검출부(120)는 문턱전압 스큐 검출기의 출력이 기준전압 VREF_FS 보다 작은 경우 FS로 판단하여 FS_FLAG를 인에이블 시켜 출력하고, 문턱전압 스큐 검출기의 출력이 기준전압 VREF_SF 보다 큰 경우 SF로 판단하여 SF_FLAG를 인에이블 시켜 출력한다.That is, the threshold voltage skew detection unit 120 determines that the output of the threshold voltage skew detector is less than the reference voltage VREF_FS, and then enables FS_FLAG and outputs the output. SF_FLAG is enabled and output.

상기 구동 드라이버부(130)는 문턱전압 스큐 검출부(120)의 플래그 FS_FLAG 또는 SF_FLAG를 사용하여 문턱전압의 스큐를 보상한다. 구동 드라이버부(130)는 풀업 구동부와 풀다운 구동부를 구비하는 구동 드라이버 또는 앰프 회로에 포함될 수 있다.The driving driver 130 compensates for the skew of the threshold voltage using the flags FS_FLAG or SF_FLAG of the threshold voltage skew detector 120. The driving driver 130 may be included in a driving driver or amplifier circuit including a pull-up driving unit and a pull-down driving unit.

도 5는 도 4의 문턱전압 스큐 검출부의 구성 블록도이다. 도 5를 참조하면, 문턱전압 스큐 검출부(120)는 문턱전압 스큐 검출기(122), 제1 비교기(124), 제1 래치(126), 제2 비교기(125) 및 제2 래치(127)를 포함한다.FIG. 5 is a block diagram illustrating a threshold voltage skew detector of FIG. 4. Referring to FIG. 5, the threshold voltage skew detector 120 controls the threshold voltage skew detector 122, the first comparator 124, the first latch 126, the second comparator 125, and the second latch 127. Include.

상기 문턱전압 스큐 검출기(122)는 MOS 트랜지스터의 문턱전압 스큐를 검출한 검출신호(DET)를 제1 비교기(124)와 제2 비교기(125)로 출력한다. 문턱전압 스큐 검출기(122)는 파워 업(PWRUP) 구간 또는 테스트 모드에서 구동되는 것이 바람직하다.The threshold voltage skew detector 122 outputs the detection signal DET, which detects the threshold voltage skew of the MOS transistor, to the first comparator 124 and the second comparator 125. The threshold voltage skew detector 122 is preferably driven in a power-up period or test mode.

제1 비교기(124)는 기준전압 VREF_FS와 검출신호를 비교하여 제1 래치(126)로 출력한다. 제2 비교기(125)는 기준전압 VREF_SF와 검출신호(DET)를 비교하여 제2 래치(126)로 출력한다. 제1 래치(126)는 제1 비교기(124)의 출력신호를 래치하여 플래그 FS_FLAG로 출력한다. 제2 래치(127)는 제2 비교기(125)의 출력신호를 래치하여 플래그 SF_FLAG로 출력한다. 여기서 제1 래치(126) 및 제2 래치(127)은 문턱전압 스큐 검출기(122)의 한번 동작으로 결정된 플래그를 유지시켜 불필요한 전류소모를 줄일 수 있도록 한다.The first comparator 124 compares the reference voltage VREF_FS with the detection signal and outputs the detected signal to the first latch 126. The second comparator 125 compares the reference voltage VREF_SF with the detection signal DET and outputs the result to the second latch 126. The first latch 126 latches the output signal of the first comparator 124 to output the flag FS_FLAG. The second latch 127 latches the output signal of the second comparator 125 to output the flag SF_FLAG. Here, the first latch 126 and the second latch 127 maintain a flag determined by one operation of the threshold voltage skew detector 122 to reduce unnecessary current consumption.

도 6은 도 4의 구동 드라이버부의 구성 블록도이다. 도 6을 참조하면, 구동 드라이버부(130)는 풀업 구동부(132), 풀다운 구동부(134), 보상 풀업 구동부(136) 및 보상 풀다운 구동부(138)를 포함한다.6 is a block diagram illustrating a configuration of a drive driver of FIG. 4. Referring to FIG. 6, the driving driver 130 includes a pull-up driver 132, a pull-down driver 134, a compensation pull-up driver 136, and a compensation pull-down driver 138.

상기 풀업 구동부(132)와 풀다운 구동부(134)는 입력신호(DIN)에 응답하여 출력신호(DOUT)를 출력하는 구동부로서 디폴트로 구비된다. 한편 보상 풀업 구동부(136)과 보상 풀다운 구동부(138)는 플래그 FS_FLAG와 SF_FLAG에 응답하여 문턱전압 스큐를 보상한다. The pull-up driver 132 and the pull-down driver 134 are provided as a driver to output an output signal DOUT in response to the input signal DIN. The compensation pull-up driver 136 and the compensation pull-down driver 138 compensate for the threshold voltage skew in response to the flags FS_FLAG and SF_FLAG.

즉 플래그 FS_FLAG가 인에이블되면, 보상 풀업 구동부(136)가 구동된다. 따라서 NMOS 트랜지스터보다 PMOS 트랜지스터가 약한 경우의 문턱전압이 보상되게된다. 또한 플래그 SF_FLAG가 인에이블되면, 보상 풀다운 구동부(138)가 구동된다. 따라서 NMOS 트랜지스터보다 PMOS 트랜지스터가 강한 경우의 문턱전압이 보상되게된다.In other words, when the flag FS_FLAG is enabled, the compensation pull-up driving unit 136 is driven. Therefore, the threshold voltage when the PMOS transistor is weaker than the NMOS transistor is compensated. In addition, when the flag SF_FLAG is enabled, the compensation pull-down driving unit 138 is driven. Therefore, the threshold voltage when the PMOS transistor is stronger than the NMOS transistor is compensated.

상술한 MOS 트랜지스터의 문턱전압 스큐의 보상은 스큐에 기인한 구동 드라이버부의 출력 지터를 줄여줄 수 있게 되어 tCK를 작게할 수 있다. 따라서 본 발명에 따른 문턱전압 스큐의 보상은 반도체 메모리 장치의 고속동작을 지원한다.The compensation of the threshold voltage skew of the MOS transistor described above can reduce the output jitter of the driving driver due to the skew, thereby making tCK small. Therefore, compensation of the threshold voltage skew according to the present invention supports high speed operation of the semiconductor memory device.

이상에서 설명한 바와 같이, 본 발명의 스큐 검출기는 MOS 트랜지스터의 문턱전압 스큐를 검출할 수 있기 때문에 검출된 문턱전압 스큐를 이용하여 문턱전압 스큐를 보상할 수 있는 효과가 있다.As described above, since the skew detector of the present invention can detect the threshold voltage skew of the MOS transistor, the threshold voltage skew can be compensated by using the detected threshold voltage skew.

또한 본 발명의 문턱전압 스큐를 보상하는 반도체 메모리 장치는 MOS 트랜지스터의 문턱전압 스큐를 검출하여 내부 회로를 구성하는 NMOS 또는 PMOS 트랜지스터의 크기를 가변시켜 문턱전압 스큐를 보상할 수 있기 때문에, 문턱전압 스큐에 둔감한 반도체 메모리 장치의 내부 회로를 구현할 수 있는 효과가 있다.In addition, since the semiconductor memory device compensating the threshold voltage skew of the present invention can detect the threshold voltage skew of the MOS transistor, the threshold voltage skew can be compensated by varying the size of the NMOS or PMOS transistor constituting the internal circuit. There is an effect that can implement the internal circuit of the semiconductor memory device insensitive to.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (15)

제1 기준전압과 제2 기준전압을 공급하는 기준전압 발생기;A reference voltage generator supplying a first reference voltage and a second reference voltage; CMOS 트랜지스터의 문턱전압 스큐를 검출한 검출신호를 상기 제1 기준전압 및 제2 기준전압과 비교하여 플래그로 출력하는 문턱전압 스큐 검출부; 및A threshold voltage skew detector for outputting a detection signal detecting a threshold voltage skew of a CMOS transistor as a flag compared with the first reference voltage and a second reference voltage; And 상기 플래그에 응답하여 풀업 구동부 및 풀다운 구동부 중 하나의 구동부의 문턱전압 스큐를 보상하는 구동 드라이버부;A driver driver compensating for a threshold voltage skew of one of the pull-up driver and the pull-down driver in response to the flag; 를 포함하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제 1 항에 있어서, 상기 기준전압 발생기는,The method of claim 1, wherein the reference voltage generator, 상기 제1 기준전압과 제2 기준전압 중 적어도 하나의 전압 레벨을 조절하는 퓨즈를 포함하는 And a fuse controlling a voltage level of at least one of the first reference voltage and the second reference voltage. 반도체 메모리 장치.Semiconductor memory device. 제 1 항에 있어서, 상기 기준전압 발생기는,The method of claim 1, wherein the reference voltage generator, 상기 제1 기준전압과 제2 기준전압 중 적어도 하나의 전압 레벨을 테스트 모드에 의해 조절하는 Adjusting at least one voltage level of the first reference voltage and the second reference voltage by a test mode 반도체 메모리 장치.Semiconductor memory device. 제 1 항에 있어서, 상기 플래그는,The method of claim 1, wherein the flag, 상기 검출신호를 상기 제1 기준전압을 비교한 제1 플래그와 상기 검출신호를 상기 제2 기준전압과 비교한 제2 플래그를 포함하는 And a first flag comparing the detection signal with the first reference voltage and a second flag comparing the detection signal with the second reference voltage. 반도체 메모리 장치.Semiconductor memory device. 제 4 항에 있어서, 상기 문턱전압 스큐 검출부는, The method of claim 4, wherein the threshold voltage skew detection unit, 상기 검출신호가 상기 제1 기준전압보다 작으면 제1 플래그를 인에이블 시켜 출력하고, 상기 검출신호가 상기 제2 기준전압보다 크면 제2 플래그를 인에이블 시켜 출력하는 When the detection signal is less than the first reference voltage, the first flag is enabled and output. When the detection signal is greater than the second reference voltage, the second flag is enabled and output. 반도체 메모리 장치.Semiconductor memory device. 제 5 항에 있어서, 상기 문턱전압 스큐 검출부는, The method of claim 5, wherein the threshold voltage skew detector, 상기 CMOS 트랜지스터의 문턱전압 스큐를 검출하여 검출신호로 출력하는 문턱전압 스큐 검출기, 상기 검출신호를 상기 제1 기준전압과 비교하여 상기 제1 플래그로 출력하는 제1 비교부, 상기 검출신호를 상기 제2 기준전압과 비교하여 상기 제2 플래그로 출력하는 제2 비교부를 포함하는 A threshold voltage skew detector for detecting a threshold voltage skew of the CMOS transistor and outputting the detected signal as a detection signal, a first comparator for comparing the detection signal with the first reference voltage and outputting the detected signal as the first flag; And a second comparator configured to output the second flag by comparing the two reference voltages. 반도체 메모리 장치.Semiconductor memory device. 제 6 항에 있어서, 상기 문턱전압 스큐 검출부는, The method of claim 6, wherein the threshold voltage skew detection unit, 상기 제1 플래그를 래치시켜 출력하는 제1 래치와 상기 제2 플래그를 래치시켜 출력하는 제2 래치를 더 포함하는 And a first latch for latching and outputting the first flag and a second latch for latching and outputting the second flag. 반도체 메모리 장치.Semiconductor memory device. 제 4 항에 있어서, 상기 구동 드라이버부는, The method of claim 4, wherein the drive driver unit, 입력신호에 응답하여 구동하는 풀업 구동부와 풀다운 구동부, 상기 입력신호와 상기 플래그에 응답하여 상기풀업 구동부 및 풀다운 구동부 중 하나의 구동부의 문턱전압 스큐를 보상하는 보상 풀업 구동부와 보상 풀다운 구동부를 포함하는 A pull-up driver and a pull-down driver for driving in response to an input signal, and a compensation pull-up driver and a compensation pull-down driver for compensating a threshold voltage skew of one of the pull-up driver and the pull-down driver in response to the input signal and the flag. 반도체 메모리 장치.Semiconductor memory device. 제 8 항에 있어서, 상기 보상 풀업 구동부는,The method of claim 8, wherein the compensation pull-up driving unit, 상기 제1 플래그가 인에이블되면 구동되며, 상기 보상 풀다운 구동부는 상기 제2 플래그가 인에이블되면 구동되는 When the first flag is enabled, the drive is driven. The compensation pull-down driving unit is driven when the second flag is enabled. 반도체 메모리 장치.Semiconductor memory device. 제 9 항에 있어서, 상기 구동 드라이버부는, The method of claim 9, wherein the drive driver unit, 구동 드라이버 또는 앰프 회로에 포함되는 Included in the drive driver or amplifier circuit 반도체 메모리 장치.Semiconductor memory device. 제 6 항에 있어서, 상기 문턱전압 스큐 검출기는, The method of claim 6, wherein the threshold voltage skew detector, 드레인이 공통연결되는 PMOS 트랜지스터와 NMOS 트랜지스터 및 상기 드레인에 연결되는 인버터를 포함하며, 상기 PMOS 트랜지스터는 소스에 전원전압이 인가되고 게이트에 접지전압이 인가되며, 상기 NMOS 트랜지스터는 소스에 상기 접지전압이 인가되고 게이트에 상기 전원전압이 인가되는 And a PMOS transistor having a common drain connected thereto, an NMOS transistor, and an inverter connected to the drain, wherein the PMOS transistor has a power supply voltage applied to a source and a ground voltage applied to a gate thereof. Applied and the power supply voltage is applied to a gate 반도체 메모리 장치.Semiconductor memory device. 풀업 수단과 풀다운 수단이 연결되어 출력노드를 형성하고, 상기 출력노드에 인버터가 연결되며,A pull-up means and a pull-down means are connected to form an output node, and an inverter is connected to the output node, 상기 풀업 수단은 접지전압에 응답하여 상기 출력노드에 전원전압을 인가하며, 상기 풀다운 수단은 상기 전원전압에 응답하여 상기 출력노드에 상기 접지전압을 인가하는 The pull-up means applies a power supply voltage to the output node in response to the ground voltage, and the pull-down means applies the ground voltage to the output node in response to the power supply voltage. 문턱전압 스큐 검출 장치. Threshold voltage skew detection device. 제 12 항에 있어서, 상기 전원전압은,The method of claim 12, wherein the power supply voltage, 1.1 V 내지 3.3 V 전압 범위를 가지는 With voltage range of 1.1 V to 3.3 V 문턱전압 스큐 검출 장치.Threshold voltage skew detection device. 제 12 항에 있어서, The method of claim 12, 상기 풀업 수단은 PMOS 트랜지스터를 포함하고, The pull-up means comprises a PMOS transistor, 상기 풀다운 수단은 NMOS 트랜지스터을 포함하는 The pull down means comprises an NMOS transistor 문턱전압 스큐 검출 장치.Threshold voltage skew detection device. 제 14 항에 있어서, 상기 인버터는,The method of claim 14, wherein the inverter, 상기 출력노드에 인가되는 전압에 트리거되어 상기 출력노드에 인가돠는 전압의 위상을 반전하여 출력하고, 상기 인버터가 트리거되는 전압은 다음 수학식 Vthinv = VDD - gmn x Rp x (VDD - Vthn)에서 상기 gmn와 상기 Rp 조건을 조정하여 외부 온도의 변화에 상관없이 일정하게 유지되며, It is triggered by the voltage applied to the output node and inverts the phase of the voltage applied to the output node and outputs the voltage. The voltage triggered by the inverter is represented by the following equation Vthinv = VDD-gm n x Rp x (VDD-Vthn) The gm n and the Rp condition is adjusted at to remain constant regardless of the change in the external temperature, 상기 Vthinv 는 인버터가 트리거되는 전압이고, 상기 VDD는 상기 전원전압이고, 상기 gmn은 상기 NMOS 트랜지스터의 컨덕턴스이고, 상기 Rp는 상기 PMOS 트랜지스터의 저항인 Vthinv is the voltage at which the inverter is triggered, VDD is the power supply voltage, gm n is the conductance of the NMOS transistor, and Rp is the resistance of the PMOS transistor. 문턱전압 스큐 검출 장치.Threshold voltage skew detection device.
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