KR100745947B1 - Self Refresh Device_ - Google Patents
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Abstract
본 발명은 반도체 메모리소자의 셀프 리프레쉬 장치에 관한 것으로, 특히 고정된 저항이 아닌 가변저항을 사용하여 발진수단에서 출력되는 펄스신호의 주기변화를 가능케 하며, 이에 따른 다양한 리프레쉬 주기를 제공하게 되어 소자 특성에 적합한 리프레쉬 주기를 선택적으로 사용할 수 있도록 하므로써, 리프레쉬 동작시의 소모전력을 감소시켜 저전력을 실현하도록 한 셀프 리프레쉬 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a self-refreshing device of a semiconductor memory device. In particular, it is possible to change the period of the pulse signal output from the oscillation means by using a variable resistor rather than a fixed resistor, thereby providing various refresh periods. The present invention relates to a self-refreshing device capable of selectively using a refresh cycle suitable for the present invention, thereby realizing low power by reducing power consumption during the refresh operation.
Description
본 발명은 반도체 메모리소자의 셀프 리프레쉬 장치에 관한 것으로, 보다 상세하게는 소자특성에 적합한 셀프 리프레쉬 주기를 선택적으로 사용하므로써 리프레쉬 수행에 따른 소모전력을 감소시켜 저전력을 실현한 셀프 리프레쉬 장치에 관한 것이다.The present invention relates to a self-refreshing device of a semiconductor memory device, and more particularly, to a self-refreshing device that realizes low power by reducing power consumption according to refreshing by selectively using a self-refresh cycle suitable for device characteristics.
일반적으로, 디램(DRAM) 또는 싱크로너스 디램(synchronous DRAM) 등의 메모리소자는 셀 자체가 다이나믹 셀(dynamic cell)로 이루어지기 때문에 일정시간이 지나면 셀에 저장된 데이타가 파괴되어서 일정한 주기단위로 리프레쉬(refresh)동작을 수행해 주어야 한다.In general, a memory device such as a DRAM or a synchronous DRAM is a dynamic cell, and thus, the data stored in the cell is destroyed after a certain period of time, thereby being refreshed at regular intervals. The operation must be performed.
상기 리프레쉬(refresh)동작은 셀의 데이타를 감지한 이후에 다시쓰기(rewrite)를 하는 동작으로 수행되며, 리프레쉬 동작에서 한 셀이 리프레쉬를 수행하고 다시 그 셀의 리프레쉬 동작을 수행하기까지의 시간을 ‘리프레쉬 시간’(또는, ‘리프레쉬 주기’라고 함)이라고 하며, 이를 메모리 셀의 입장에서 본다면 하나의 셀이 리프레쉬 동작을 수행하고 다음 리프레쉬 동작을 수행할 때까지의 시간을‘데이타 유지시간(data retention time)’이라고 한다.The refresh operation is performed by rewriting after detecting data of a cell. In the refresh operation, the time required for one cell to be refreshed and then again to perform the refresh operation of the cell. This is called the 'refresh time' (or 'refresh cycle'), and from the perspective of the memory cell, it is the time until one cell performs the refresh operation and the next refresh operation. retention time '.
그래서, 안정적인 동작을 위해서는 데이타 유지시간이 상기 리프레쉬 주기보다 길어야 할 필요가 있다.Therefore, for stable operation, the data holding time needs to be longer than the refresh period.
그런데, 상기 리프레쉬 주기에 비해 디램소자의 데이타 유지시간이 충분히 긴 경우에는 즉, 셀의 데이타 유지시간에 비해 리프레쉬 동작이 너무 빈번히 이루어지는 경우에는 필요이상의 과도전력이 소모되기 때문에, 적정 수준값으로 리프레쉬 주기를 길게 조절하여 동일시간에 리프레쉬를 수행해야 하는 셀의 개수를 감소시키므로써 전류소모를 줄일 수 있어야 한다.However, when the data holding time of the DRAM element is sufficiently long compared to the refresh period, that is, when the refresh operation is performed too frequently compared to the data holding time of the cell, the excessive power consumption is required. By controlling the length of, it should be possible to reduce the current consumption by reducing the number of cells that need to be refreshed at the same time.
도 1 은 종래에 사용된 셀프 리프레쉬 장치의 구성도를 나타낸 것으로, 셀프 리프레쉬 동작모드시 일정 주기의 펄스신호를 발생시키는 발진수단(10)과; 상기 발진수단(10)으로부터 일정주기를 갖는 펄스신호를 입력받아 주파수 분배에 의해 리프레쉬 동작주기로 사용할 펄스신호의 주기를 2n(n은 정수)배로 증가시켜 발생하는 주파수 분배수단(20)과; 상기 주파수 분배수단(20)으로부터 발생되는 펄스신호 중 하나를 퓨즈 옵션(fuse option)등에 의해 선택하여 셀프 리프레쉬 주기를 결정짓는 주파수 선택수단(30)을 구비한다.1 is a block diagram of a conventional self-refreshing device, comprising: an oscillating means 10 for generating a pulse signal of a predetermined period in a self-refreshing operation mode; A frequency distribution means (20) generated by receiving a pulse signal having a predetermined period from the oscillation means (10) and increasing the period of the pulse signal to be used as a refresh operation cycle by frequency division by 2 n (n is an integer) times; And a frequency selection means 30 for selecting one of the pulse signals generated from the frequency distribution means 20 by a fuse option or the like to determine a self refresh cycle.
동 도면의 경우, 상기 발진수단(10)은 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 저항(1: 저항값이 고정된 고정저항)을 매개로 각각 다이오드형 접속된 PMOS 트랜지스터(MP0) 및 NMOS 트랜지스터(MN0)와; 최종단 출력신호가 첫단으로 피드백되며 상호 링구조로 연결된 홀수개의 인버터(IV1∼IVn)와; 상기 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)의 드레인단 신호(pu, pd)가 각각의 게이트단으로 인가되며, 상기 홀수개의 인버터들(IV1∼IVn)의 소오스단(pu_a, pd_a)마다 각각 연결된 각각의 PMOS트랜지스터(MP1∼MPn) 및 NMOS 트랜지스터(MN1∼MNn)로 구성된다.In the same figure, the oscillation means 10 includes a PMOS transistor MP0 each diode-connected between a power supply voltage Vcc applying terminal and a ground terminal Vss via a resistor (1: fixed resistance having a fixed resistance value). ) And an NMOS transistor MN0; An odd number of inverters IV1 to IVn connected to each other by a final stage output signal fed back to the first stage; The drain terminal signals pu and pd of the PMOS transistor MP0 and the NMOS transistor MN0 are applied to the respective gate terminals, respectively, for each of the source terminals pu_a and pd_a of the odd-numbered inverters IV1 to IVn. Each of the connected PMOS transistors MP1 to MPn and NMOS transistors MN1 to MNn.
상기 구성을 갖는 발진수단(10)은 상기 저항(1)이 갖는 저항값(이는 고정된 저항값이다)에 의해 상기 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)의 드레인단 신호(pu, pd)가 결정되어지며, 이에따라 후단에 연결된 인버터들(IV1∼IVn)의 각 소오스단(pu_a, pd_a)마다 연결된 PMOS 트랜지스터(MP1∼MPn)와 NMOS 트랜지스터들(MN1∼MNn)의 동작이 제어되어 각 인버터들에 흐르는 전류량을 결정하게 된다.The oscillating means 10 having the above-described configuration has the drain terminal signals pu and pd of the PMOS transistor MP0 and the NMOS transistor MN0 by the resistance value of the resistor 1 (which is a fixed resistance value). As a result, the operation of the PMOS transistors MP1 to MPn and the NMOS transistors MN1 to MNn connected to each source terminal pu_a and pd_a of the inverters IV1 to IVn connected to the rear stage is controlled to control the respective inverters. The amount of current flowing through the field is determined.
그래서, 상기 저항값에 의해 결정된 전류량에 의해 상기 인버터들의 딜레이시간이 정해지게 되고, 결과적으로 상기 인버터들에 의해 이루어지는 딜레이시간에 의해 일정주기를 갖는 펄스신호를 발생시키게 된다.Therefore, the delay time of the inverters is determined by the amount of current determined by the resistance value, and as a result, a pulse signal having a certain period is generated by the delay time made by the inverters.
이렇게 발생된 일정주기를 갖는 펄스신호는 후단에 연결된 주파수 분배수단(20)으로 입력되면서 도 2 의 신호 파형도에 도시된 바와 같이 상기 펄스신호 주파수를 2n(n은 정수)배로 나누게 된다. 그래서, 점차적으로 2배의 주기를 갖는 펄스신호를 발생시키게 된다.The pulse signal having a predetermined period generated as described above is input to the frequency distribution means 20 connected to the rear stage, thereby dividing the pulse signal frequency by 2 n (n is an integer) times as shown in the signal waveform diagram of FIG. 2. Thus, a pulse signal having a cycle of twice is gradually generated.
그런 다음, 후단에 연결된 주파수 선택수단(30)에서는 상기 주파수 분배수단(20)으로부터 발생된 도 2 에 도시된 바와 같은 여러주기의 펄스신호 중 하나의 펄스신호를 퓨즈옵션(fuse option) 등을 통해 선택하여 이에따라 셀프 리프레쉬 주기를 결정하게 된다.Then, in the frequency selector 30 connected to the rear stage, one of the pulse signals of several cycles as shown in FIG. 2 generated from the frequency distribution means 20 is transmitted through a fuse option or the like. The self-refresh cycle is determined accordingly.
그런데, 상기 동작에 의해 리프레쉬 주기를 결정하는 종래의 셀프 리프레쉬 장치는 리프레쉬 주기 간격이 2n(n은 정수)배로 고정되어지기 때문에, 소자 특성에 적합한 리프레쉬 주기를 신축적으로 운영하기가 힘들어지며, 이에 따라 리프레쉬 주기선택에 따른 시간적 손해가 발생되어져 적절한 리프레쉬 주기선택을 수행하지 못하게 되므로써, 필요이상으로 빈번히 리프레쉬를 수행하게 되는 셀이 존재하게 되면서 불필요한 전력소모가 커지는 문제점이 발생한다.However, in the conventional self refresh apparatus which determines the refresh cycle by the above operation, since the refresh cycle interval is fixed at 2 n (n is an integer) times, it is difficult to flexibly operate the refresh cycle suitable for the device characteristics. As a result, a time loss occurs due to the refresh cycle selection, which prevents proper refresh cycle selection, and thus, there is a problem in that unnecessary power consumption increases due to the presence of cells that frequently perform refreshes more than necessary.
이같은 문제점은 저전력 동작에 대한 중요성이 대두되면서 리프레쉬 주기를 신축적으로 운영할 수 있는 장치에 대한 요구가 일어나면서 더욱 크게 부각되고 있는 문제점이다.This problem is more prominent due to the importance of low power operation and the demand for a device that can flexibly operate the refresh cycle.
따라서, 본 발명은 상기 문제점을 해결함과 동시에 상기 요구에 부응하기 위하여 이루어진 것으로, 본 발명의 목적은 소자특성에 적합한 리프레쉬 주기를 선택적으로 사용하여 리프레쉬 수행시의 전력소모를 감소시키고 저전력을 실현하도록 한 셀프 리프레쉬 장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems and at the same time meet the needs, and an object of the present invention is to selectively use a refresh cycle suitable for device characteristics to reduce power consumption during refresh and to realize low power. It is to provide a self-refreshing device.
상기 목적을 달성하기 위하여, 본 발명에 의한 셀프 리프레쉬 장치는 가변저항의 사용에 따른 변화된 전류량으로 후단에 연결된 인버터들의 딜레이 시간을 조절하여 다양한 주기를 갖는 펄스신호를 발생시키는 발진수단; 발진수단으로부터 발생된 다양한 주기를 갖는 펄스신호를 입력받아 주파수를 분배시키는 주파수 분배수단; 및 주파수 분배수단으로부터 주파수차를 갖고 발생된 다수의 펄스신호 중 하나의 신호를 선택하여 리프레쉬 주기를 결정짓는 주파수 선택수단을 구비하고, 발진수단은 다수의 퓨즈; 다수의 퓨즈의 블로윙 여부에 따라 저항값이 조절되는 가변저항; 전원전압 인가단과 가변저항 사이에 연결되어 게이트 단자가 드레인 단자와 연결된 다이오드형 PMOS 트랜지스터; 접지단과 가변저항 사이에 연결되어 게이트 단자가 드레인 단자와 연결된 다이오드형 NMOS 트랜지스터; 상호 링구조로 연결되어 출력 신호가 입력신호로 피드백 연결되는 홀수개의 인버터; 홀수개의 인버터와 전원전압 인가단 사이에 각각 접속되며, PMOS 트랜지스터의 드레인단 전위가 각각의 게이트단으로 인가되어 홀수개의 인버터들에 흐르는 전류량을 조절하는 다수의 PMOS 트랜지스터; 및 홀수개의 인버터와 접지단 사이에 각각 접속되며, NMOS 트랜지스터의 드레인단 전위가 각각의 게이트단으로 인가되어 홀수개의 인버터들에 흐르는 전류량을 조절하는 다수의 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.In order to achieve the above object, the self-refreshing device according to the present invention comprises oscillating means for generating a pulse signal having various periods by adjusting the delay time of the inverters connected to the rear end with the amount of current changed according to the use of the variable resistor; Frequency distribution means for receiving a pulse signal having various periods generated from the oscillation means and distributing frequencies; And frequency selection means for selecting one of a plurality of pulse signals generated with a frequency difference from the frequency distribution means to determine a refresh period, the oscillating means comprising: a plurality of fuses; A variable resistor whose resistance value is adjusted according to whether a plurality of fuses are blown; A diode-type PMOS transistor connected between a power supply voltage supply terminal and a variable resistor and having a gate terminal connected to a drain terminal; A diode-type NMOS transistor connected between a ground terminal and a variable resistor and having a gate terminal connected to a drain terminal; An odd number of inverters connected to each other in a ring structure so that output signals are feedback-connected to input signals; A plurality of PMOS transistors connected between an odd number of inverters and a power supply voltage applying stage, respectively, and having a drain terminal potential of the PMOS transistor applied to each gate terminal to adjust an amount of current flowing through the odd number of inverters; And a plurality of NMOS transistors each connected between an odd number of inverters and a ground terminal, and the drain terminal potentials of the NMOS transistors are applied to the respective gate ends to adjust the amount of current flowing through the odd number of inverters.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 은 본 발명에 따른 셀프 리프레쉬 장치의 구성도를 나타낸 것으로, 가변저항(5)의 사용에 따른 변화된 전류량으로 후단에 연결된 인버터들(IV1∼IVn)의 딜레이시간을 조절하여 다양한 주기를 갖는 펄스신호를 발생시키는 발진수단(15)과; 상기 발진수단(15)으로부터 발생된 다양한 주기를 갖는 펄스신호를 입력받아 주파수 분배르 수행하는 주파수 분배수단(20)과; 상기 주파수 분배수단(20)으로부터 주파수차를 갖고 발생된 다수의 펄스신호 중 하나의 신호를 선택하여 셀프 리프레쉬 주기를 결정짓는 주파수 선택수단(30)을 구비하여 구성된다.3 is a block diagram of a self-refreshing device according to the present invention, in which pulses having various periods are controlled by adjusting delay times of inverters IV1 to IVn connected to the rear end with a variable amount of current according to the use of the variable resistor 5. Oscillating means (15) for generating a signal; Frequency dividing means (20) for receiving a pulse signal having various periods generated from the oscillating means (15) and performing frequency division; And a frequency selecting means 30 which selects one of a plurality of pulse signals generated with a frequency difference from the frequency distribution means 20 and determines a self refresh period.
동 도면의 경우, 상기 발진수단(15)은 퓨즈(3) 블로윙여부에 따라 저항값이 조절되는 가변저항(5)을 매개로 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 각각 다이오드형 접속된 PMOS 트랜지스터(MP0) 및 NMOS 트랜지스터(MN0)와, 상호 링구조로 연결된 홀수개의 인버터(IV1∼IVn)와, 상기 인버터(IV1∼IVn) 각각의 전원전압(Vcc) 인가단에 접속되며 상기 PMOS 트랜지스터(MP0)의 드레인단 전위신호(pu)가 각각의 게이트단으로 인가되어 상기 인버터(IV1∼IVn)들에 흐르는 전류량을 조절하는 다수의 PMOS 트랜지스터(MP1∼MPn)와, 상기 인버터(IV1∼IVn) 각각의 접지단(Vss)에 접속되며 상기 NMOS 트랜지스터(MN0)의 드레인단 전위신호(pd)가 각각의 게이트단으로 인가되어 상기 인버터(IV1∼IVn)들에 흐르는 전류량을 조절하는 다수의 NMOS 트랜지스터(MN1∼MNn)로 구성된다.In the same figure, the oscillation means 15 is diode-type between the supply voltage Vcc and the ground terminal Vss, respectively, via the variable resistor 5 whose resistance value is adjusted according to whether or not the fuse 3 blows. The PMOS transistor MP0 and the NMOS transistor MN0 connected to each other, an odd number of inverters IV1 to IVn connected in a ring structure, and a power supply voltage Vcc applied terminal of each of the inverters IV1 to IVn. A plurality of PMOS transistors MP1 to MPn and a plurality of PMOS transistors MP1 to MPn for applying the drain terminal potential signal pu of the PMOS transistor MP0 to the respective gate ends to adjust the amount of current flowing through the inverters IV1 to IVn. IVn) A plurality of terminals connected to the respective ground terminals Vss and applied to the respective gate terminals of the drain terminal potential signal pd of the NMOS transistor MN0 to control the amount of current flowing through the inverters IV1 to IVn. NMOS transistors MN1 to MNn.
도 4a 및 도 4b 는 도 3 에 도시된 가변저항(5)의 사용예를 나타낸 회로 구성도로, 우선 도 4a 에 도시된 가변저항의 경우는 전원전압(Vcc) 인가단과 접지단(Vss)에 각각 소오스단이 접속되며 각각 다이오드형 접속된 PMOS트랜지스터(MP0)와 NMOS 트랜지스터(MN0) 사이에 직렬연결된 다수개의 저항(R1∼R3)을 구비하되, 이때 일부 저항(동 도면의 경우, R1 과 R3로 도시됨)의 연결을 퓨즈(3)의 블로윙여부에 의해 조절하므로써 저항값을 가변시킬 수 있도록 구성하고 있다.4A and 4B are circuit configuration diagrams showing an example of the use of the variable resistor 5 shown in FIG. 3. First, in the case of the variable resistor shown in FIG. 4A, the power supply voltage Vcc is applied to the ground terminal Vss, respectively. The source terminal is provided with a plurality of resistors (R1 to R3) connected in series between the diode-connected PMOS transistor (MP0) and the NMOS transistor (MN0), respectively, wherein some resistors (R1 and R3 in the figure) It is configured to change the resistance value by adjusting the connection of the fuse (shown).
또한, 도 4b 에 도시된 가변저항의 경우는 상기한 바와 마찬가지로 접속된 두 모스 트랜지스터(MP0, MN0)의 사이에 각각 다이오드형으로 접속된 다수의 모스 트랜지스터(MP1∼MP4)를 구비하되, 이때 일부 모스 트랜지스터(동 도면의 경우, MP1과 MP4로 도시됨)의 연결을 퓨즈(3)의 블로윙여부에 의해 조절하므로써 저항값을 가변시킬 수 있도록 구성하고 있다.In addition, in the case of the variable resistor shown in FIG. 4B, a plurality of MOS transistors MP1 to MP4 are diode-connected between the two MOS transistors MP0 and MN0 connected as described above, respectively. The resistance value can be varied by controlling the connection of the MOS transistors (shown as MP1 and MP4 in the same figure) by blowing of the fuse 3.
이때, 사용되는 저항으로는 폴리 실리콘이나 웰저항 및 다이오드 등이 있다.In this case, the resistors used include polysilicon, well resistances, and diodes.
도 5 는 도 3 에 도시된 주파수 선택수단(30)의 일 실시예를 나타낸 회로 구성도로, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 노드(N1)로 연결된 퓨즈(F1) 및 모스 캐패시터(C1)와; 상기 노드(N1)에 직렬연결된 2개의 인버터(IV1, IV2)와; 상기 노드(N1)와 접지단 사이에 연결되며, 상기 인버터(IV1)의 출력단이 게이트단으로 피드백되어 연결되는 NMOS 트랜지스터(MN1)와; 상기 인버터(IV2)의 출력신호 및 상기 주파수 분배수단(20)의 제1 출력신호(f)를 입력받아 조합하는 낸드 게이트(NAND1)와; 상기 인버터(IV2)의 출력신호가 또 하나의 인버터(IV3)를 거쳐 반전된 신호 및 상기 주파수 분배수단(20)의 제2 출력신호(f/2)를 입력받아 조합하는 낸드 게이트(NAND2)와; 상기 두 낸드 게이트(NAND1, NAND2)의 출력신호를 입력받아 조합하는 낸드 게이트(NAND3)로 구성된다.FIG. 5 is a circuit diagram illustrating an embodiment of the frequency selecting means 30 shown in FIG. 3. The fuse F1 and the MOS connected to the node N1 between the power supply voltage Vcc and the ground terminal Vss. A capacitor C1; Two inverters IV1 and IV2 connected in series with the node N1; An NMOS transistor MN1 connected between the node N1 and a ground terminal, the output terminal of the inverter IV1 being fed back to a gate terminal; A NAND gate NAND1 which receives and combines the output signal of the inverter IV2 and the first output signal f of the frequency distribution means 20; NAND gate NAND2 for receiving and combining a signal in which the output signal of the inverter IV2 is inverted through another inverter IV3 and the second output signal f / 2 of the frequency distribution means 20. ; The NAND gate NAND3 is configured to receive and combine the output signals of the two NAND gates NAND1 and NAND2.
이하, 상기 구성을 갖는 본 발명의 동작을 도면을 참조하며 자세히 살펴보기로 한다.Hereinafter, the operation of the present invention having the above configuration will be described in detail with reference to the accompanying drawings.
우선, 퓨즈 블로윙여부에 따라 저항값이 가변하는 가변저항으로 인해 상기 PMOS 및 NMOS 트랜지스터(MP0, MN0)의 드레인단(pu, pd) 신호가 변화되어지며, 이들 변화된 신호가 후단의 인버터들(IV1∼IVn)의 소오스단(pu_a, pd_a)마다 연결된 각각의 PMOS 트랜지스터(MP1∼MPn) 및 NMOS 트랜지스터(MN1∼MNn)들의 게이트단으로 인가되어져 이들에 흐르는 전류량을 변화시키게 된다.First, the drain terminal pu and pd signals of the PMOS and NMOS transistors MP0 and MN0 are changed due to the variable resistor whose resistance value varies depending on whether fuse blown or not, and these changed signals are applied to the rear inverters IV1. It is applied to the gate terminal of each of the PMOS transistors MP1 to MPn and NMOS transistors MN1 to MNn connected to the source terminals pu_a and pd_a of ˜IVn to change the amount of current flowing through them.
상기 변화된 전류량에 의해 후단에 연결된 인버터들(IV1∼IVn)의 소오스단(pu_a, pd_a) 전위를 변화시켜 결과적으로 이들 인버터(IV1∼IVn)에 흐르는 전류량을 변화시키게 된다.The potentials of the source terminals pu_a and pd_a of the inverters IV1 to IVn connected to the rear stages are changed by the changed amount of current, thereby changing the amount of current flowing through these inverters IV1 to IVn.
그래서, 홀수개의 인버터(IV1∼IVn)를 거친 신호가 다시 첫단에 연결된 인버터(IV1)의 입력단으로 피드백되어지고, 이때 상기한 바와 같이 변화된 전류량으로 인한 각기 인버터들의 딜레이양 변화가 오실레이션 주기를 변화시키므로써, 가변저항이 갖는 각기 다른 저항값에 따라 다양한 주기를 갖는 펄스신호를 발생시킬 수 있게 되는 것이다.Thus, the signal passing through the odd number of inverters IV1 to IVn is fed back to the input terminal of the inverter IV1 connected to the first stage, and the delay amount of each inverter due to the changed amount of current changes the oscillation period as described above. By doing so, it is possible to generate a pulse signal having various periods according to the different resistance value of the variable resistor.
예를들어, 상기 가변저항(5)이 갖는 저항값이 증가되면, 상기 다이오드형 접속된 PMOS 트랜지스터(MP0)의 드레인단 신호(pu)의 전위는 증가하고, 반대로 상기 다이오드형 접속된 NMOS 트랜지스터(MN0)의 드레인단 신호(pd)의 전위는 낮아지게 된다.For example, when the resistance value of the variable resistor 5 increases, the potential of the drain terminal signal pu of the diode-connected PMOS transistor MP0 increases, and conversely, the diode-connected NMOS transistor ( The potential of the drain terminal signal pd of MN0 is lowered.
그러면, 상기 두 신호(pu, pd)가 각각의 게이트단으로 인가되는 PMOS트랜지스터(MP1∼MPn) 및 NMOS 트랜지스터(MN1∼MNn)로 흐르는 전류량은 줄어들게 되어 상기 인버터(IV1∼IVn)들마다의 pu_a노드 전위는 낮아지고 pd_a노드의 전위는 높아져 상기 인버터(IV1∼IVn)들에 흐르는 전류량이 감소된다.Then, the amount of current flowing to the PMOS transistors MP1 to MPn and the NMOS transistors MN1 to MNn to which the two signals pu and pd are applied to the respective gate terminals is reduced, so that pu_a for each of the inverters IV1 to IVn is reduced. The node potential is lowered and the potential of the pd_a node is increased to reduce the amount of current flowing through the inverters IV1 to IVn.
그래서, 각각의 인버터 딜레이에 걸리는 시간이 길어지게 되면서, 이에따라 출력되는 펄스신호의 발진주기가 길어지게 되는 것이다.Thus, as the time taken for each inverter delay becomes longer, the oscillation period of the output pulse signal becomes longer accordingly.
한편, 상기 가변저항(5)이 갖는 저항값이 작아지게 되면, 상기 다이오드형 접속된 PMOS 트랜지스터(MP0)의 드레인단 신호(pu)의 전위는 감소하고, 반대로 상기 다이오드형 접속된 NMOS 트랜지스터(MN0)의 드레인단 신호(pd)의 전위는 높아지게 된다.On the other hand, when the resistance value of the variable resistor 5 becomes small, the potential of the drain terminal signal pu of the diode-connected PMOS transistor MP0 is decreased, and conversely, the diode-connected NMOS transistor MN0 is reduced. Potential of the drain terminal signal pd becomes high.
그러면, 상기 두 신호(pu, pd)가 각각의 게이트단으로 인가되는 PMOS트랜지스터(MP1∼MPn) 및 NMOS 트랜지스터(MN1∼MNn)로 흐르는 전류량은 증가되어 상기 인버터(IV1∼IVn)들마다의 pu_a노드 전위는 높아지고 pd_a노드의 전위는 낮아져 상기 인버터(IV1∼IVn)들에 흐르는 전류량이 증가된다.Then, the amount of current flowing to the PMOS transistors MP1 to MPn and the NMOS transistors MN1 to MNn to which the two signals pu and pd are applied to the respective gate terminals is increased to thereby pu_a for each of the inverters IV1 to IVn. The node potential is increased and the potential of the pd_a node is decreased to increase the amount of current flowing through the inverters IV1 to IVn.
그래서, 각각의 인버터 딜레이에 걸리는 시간이 줄어들게 되면서, 이에 따라 출력되는 펄스신호의 발진주기가 짧아지게 된다.Thus, as the time taken for each inverter delay is reduced, the oscillation period of the output pulse signal is shortened accordingly.
상기한 바와 같이, 가변저항의 저항값에 따라 주기가 조정되어 발생되는 다양한 펄스신호를 후단의 주파수 분배수단을 거쳐 각각 2n배씩 증가하는 펄스신호를 발생시키게 되고, 이들 신호를 후단에 연결된 주파수 선택수단(30)에서 퓨즈옵션 등을 사용하여 선택하게 된다.As described above, various pulse signals generated by adjusting the period according to the resistance value of the variable resistor are generated through the frequency distribution means of the rear stage, respectively, generating pulse signals that are increased by 2 n times, and selecting these signals connected to the rear stage. The means 30 is selected using a fuse option or the like.
도 5 에 도시된 주파수 선택수단(30)의 경우, 퓨즈(F1)를 끊지 않고 그대로 두게 되면 f 주파수가 선태되어지고, 상기 퓨즈(F1)를 끊게 되면 f/2 주파수가 선택되어 진다.In the case of the frequency selecting means 30 shown in FIG. 5, the frequency f is selected when the fuse F1 is left unplugged, and the frequency f / 2 is selected when the fuse F1 is blown.
이상에서 설명한 바와같이 본 발명에 따른 셀프 리프레쉬 장치에 의하면, 가변저항을 사용하여 다양한 주기를 갖는 펄스신호를 발생시켜 이를 셀프 리프레쉬동작에 사용하므로써, 소자 특성에 적합한 리프레쉬 주기를 선택적으로 사용할 수 있게 되어 전력소모를 감소시켜 저전력을 실현할 수 있게 되는 매우 뛰어난 효과가 있다.As described above, according to the self-refreshing device according to the present invention, a pulse signal having various periods is generated by using a variable resistor and used in the self-refresh operation, thereby enabling a selective refresh period suitable for device characteristics. There is a very good effect of reducing power consumption to realize low power.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
도 1 은 종래에 사용된 셀프 리프레쉬 장치의 구성도1 is a block diagram of a conventional self-refreshing device
도 2 는 도 1 에 도시된 주파수 분배수단의 출력 파형도2 is an output waveform diagram of the frequency distribution means shown in FIG.
도 3 은 본 발명에 따른 셀프 리프레쉬 장치의 구성도3 is a block diagram of a self-refreshing device according to the present invention
도 4a 및 도 4b 는 도 3 에 도시된 가변저항의 사용예를 나타낸 회로 구성도4A and 4B are circuit diagrams showing an example of use of the variable resistor shown in FIG.
도 5 는 도 3 에 도시된 주파수 선택수단의 일 실시예를 나타낸 회로 구성도FIG. 5 is a circuit diagram showing an embodiment of the frequency selecting means shown in FIG.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
1: 저항 3: 퓨즈1: resistor 3: fuse
5: 가변저항 10, 15: 발진수단5: variable resistance 10, 15: oscillation means
20: 주파수 분배수단 30: 주파수 선택수단20: frequency distribution means 30: frequency selection means
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