KR100743804B1 - 데이터 처리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명은, 집적 회로가 중앙 처리 장치(CPU)(10)와 하나 이상의 코프로세서(12)를 포함하고 있는 데이터 처리 장치(특히, 칩 카드 혹은 스마트 카드) 및, 이 장치를 동작시키는 방법에 관한 것이다. 상기 집적 회로는, 암호 동작시 적어도 두 개의 프로세서가 암호 동작을 동시에 병렬로 수행하도록 프로세서, 즉 CPU(10)와 코프로세서(12)를 제어하는 제어 유닛(18, 30)을 포함한다.

Description

데이터 처리 장치 및 그 동작 방법{DATA-PROCESSING DEVICE AND METHOD OF OPERATING SAID DEVICE}
도 1은 발명에 따른 데이터 처리 장치 집적 회로의 일부 블록도.
도면의 주요 부분의 부호 설명
10 : CPU 12 : 코프로세서
14 : 데이터 입력 16 : 데이터 출력
18 : 스플리터 20 : 제 1 데이터부
22 : 제 2 데이터부 24 : 랜덤 입력
26 : 제 1 결과 28 : 제 2 결과
30 : 재결합기
32 : 스플리터와 재결합기 사이의 접속
34 : 시간축
본 발명은 데이터 처리 장치를 동작시키는 방법에 관한 것으로, 특히, 집적 회로가 중앙 처리 장치(CPU)와 하나 이상의 코프로세서(co-processor)를 포함하는 칩 카드 혹은 스마트 카드를 동작시키는 방법에 관한 것으로, 이 때 집적 회로는 청구항 제 1 항의 전제부(pre-characterizing part)에 정의된 것과 같은 암호 동작을 수행한다. 또한, 본 발명은 데이터 처리 장치에도 관련된 것으로, 특히 집적 회로가 청구항 제 10 항의 전제부에 정의된 것처럼 중앙 처리 장치(CPU)와 하나 이상의 코프로세서를 포함하는 칩 카드 혹은 스마트 카드에 관한 것이다.
집적 회로를 갖는 많은 데이터 처리 장치에서, 예를 들면, 암호화 동작은 이들 장치의 동작을 보호하거나 혹은 장치에 기억된 데이터를 보호하는 역할을 한다. 이를 위해 필요한 연산 동작은 일반적인 처리 장치(CPU)에 의해, 그리고 전용의 암호 처리 장치(코프로세서)에 의해 수행된다. 전형적인 예는, 예컨대, 스마트 카드같은 칩 카드와 IC 카드이다. 이와 관련한 데이터 혹은 중간 결과는 흔히 암호 키(cryptographic keys) 혹은 오퍼랜드(operands)와 같은 보안 관련 정보(security-relevant information)이다.
예를 들어, 암호 알고리즘을 연산하기 위해 집적 회로에 의해 수행되는 처리 동작시에는, 오퍼랜드와 중간 결과간의 논리 조합이 수행된다. 이용되는 기술에 따라서, 이러한 동작들, 특히 비어 있거나 사전에 소거된 메모리 영역 혹은 레지스터에 데이터를 로딩하는 동작은 데이터 처리 장치의 고 전류 소비를 유도한다. CMOS 기법같은 상보형 로직에서는, 비트 메모리 셀의 값이 변할 때, 즉, 그 값이 "0"에서 "1"로 변할 때 고 전류 소비가 발생한다. 전류 소비 증가는 메모리 혹은 레지스터에서 변하는 비트 위치의 개수에 따른다. 다시 말하면, 사전에 소거된 레지스터의 로딩은 빈 레지스터에 기입되는 오퍼랜드의 해밍 웨이트(hamming weight)(즉, "1"값의 비트 수)에 비례하여 전류 소비를 증가시킨다. 이러한 전류 변화에 대응하는 해석에 의해, 연산된 동작에 대한 정보를 추출하는 것이 가능하고, 따라서, 예를 들면, 암호 키같은 비밀 오퍼랜드의 성공적인 암호 해독이 가능하다. 데이터 처리 장치에서 여러 번의 전류 측정을 수행함으로써, 매우 작은 신호 변화에서 충분한 정보 추출이 이루어질 수 있다. 한편, 여러 번의 전류 측정은 어쩌면 요구되는 감산을 가능하게 한다. 이러한 종류의 암호 해석을 "차동 전력 해석"이라고 부르는데, 외부인은 이것을 이용해서 단지 데이터 처리 장치의 전류 소비 변화를 관찰하는 것만으로도 승인없이 암호 동작, 오퍼랜드 및 데이터의 암호 해독을 성공적으로 수행할 수 있다. 그러므로, "차동 전력 해석"은 집적 회로의 그 원래 기능과 달리 내부 정보의 추가적인 획득 가능성을 제공한다.
전술한 스마트 카드가 이용되는 전형적인 분야로서, 예를 들면 스마트 카드가 보안 정보 메모리로 이용되는 애플리케이션을 들 수 있다. 암호 동작은, 스마트 카드가 승인 목적의 암호화 동작을 독립적으로 수행하는 점에서 이러한 애플리케이션에 대해 액세스를 안전하게 한다. 이것은 오로지 적당한 소프트웨어로 제어되는 특별한 스마트 카드 제어기(마이크로콘트롤러)를 이용해야만 가능하다. 스마트 카드 제어기와 스마트 카드 단말기 사이의 통신 채널은 암호 방법에 의해 직접적으로 보안이 유지되는데, 암호 방법의 보안 레벨은 이용되는 암호 알고리즘에 본 질적으로 의존한다.
스마트 카드와 관련한 승인 처리를 위조(forge)하는 것이 가능하기 위해서는, 사본(copy)을 이용해 승인 프로토콜을 에뮬레이트(emulate)하는 것이 가능해야 한다. 보안 프로토콜에서, 이것은 오로지 스마트 카드에 기억된 비밀 암호 키를 해석해야만 가능하다.
스마트 카드 제어기는 재생적으로 동작하는 기계이므로, 스마트 카드 제어기내의 내부 프로세서가 결정되면, 동작동안 스마트 카드의 간접적인 방사(radiations)를 해석함으로써, 예를 들면, 전술한 차동 전력 해석을 이용해 전류 소비의 시변화를 측정함으로써, 마침내 비밀 키가 발견될 수 있다. 다음, 스마트 카드 제어 회로의 동등 프로그램 시퀀스와 관련한 재생적 결정론적 전류 프로파일이 해석된다.
비밀 데이터를 기억 및 처리하는 집적 회로는 미국 특허 제 4,813,024 호에 공지되어 있는데, 이 회로에서 메모리는 지금까지 아직 프로그램되지 않은 메모리 셀과 똑같은 전류 소비를 갖는 시뮬레이션 메모리 셀을 포함한다. 그러므로, 전류와 전압의 요동(fluctuations)은 오로지 메모리 셀과 관련하여 제거되며 데이터 처리와 관련해서는 제거되지 않는다.
본 발명의 목적은 전술한 유형의 개선된 방법 및 개선된 데이터 처리 장치를 제공하는 것으로, 이 방법 및 장치는 전술한 결점을 제거하고, 가능한 한 차동 전 력 해석을 복잡하게 만든다.
이 목적은, 전술되어 있는 동시에 청구항 제 1 항에도 정의되어 있는 유형의 방법과, 전술되어 있는 동시에 청구항 제 10 항에도 정의되어 있는 유형의 데이터 처리 장치에 의해 해결된다.
본 발명에 따르면, 전술한 유형의 방법에 있어서, 집적 회로에서 암호 동작을 수행할 때 적어도 두 개의 프로세서 즉, CPU와 코프로세서가 동시에 병렬로 암호 동작을 수행한다.
이로써, 동작시, 암호 동작동안에 데이터 처리 장치의 전류 소비는 적어도 두 개의 병렬 동작하는 프로세서의 각각의 전류 소비로부터 합산되므로, 각각의 전류 변화가 더 이상 재구성될 수 없게 되는 이점을 갖는다. 그러므로, 차동 전력 해석이 더 이상 성공적으로 수행될 수 없게 된다.
이 방법의 추가적인 유리한 실시예들은 청구항 제 2 항 내지 제 9 항에 정의된다.
바람직한 실시예에서, 단지 하나의 프로세서 즉, CPU 혹은 코프로세서의 암호 동작만이 이용 가능한 동작이고, 다른 모든 암호 동작들은 그 결과가 폐기되는 더미(dummy) 동작인데, 어떤 프로세서 즉, CPU가 이용 가능한 동작을 수행할 것인지 혹은 코프로세서가 이용 가능한 동작을 수행할 것인지에 관한 선택은 랜덤하게 제어된다.
다른 바람직한 실시예에서, 암호 동작은 전류 소비의 관점에서 두 개의 상호 상보형 동작으로 나뉘어진다. 두 개의 동일한 코프로세서가 상보형 암호 동작을 동시에 수행할 때, 전류 변화 역시 상보적으로 가산되므로, DPA는 더 이상 성공적으로 수행될 수 없게 되거나 혹은 더 이상 정교해질 수 없게 된다.
차동 전력 해석에 이용되는 전류 곡선의 매우 양호한 암호화를 달성하고, 그리고 동일하게 구성된 코프로세서에서 있을 수 있는 비대칭을 보상하기 위해, 암호 동작은 서브 동작들(sub-operations)로 나뉜다. 어떤 코프로세서가 어떤 동작을 상보적으로 수행할 것인지 혹은 상보적으로 수행하지 않을 것인지에 대한 선택은 랜덤하게 제어된다.
또 다른 바람직한 실시예에서, 암호 동작은 적어도 두 개의 서브 동작으로 나뉘고, 이 서브 동작들은 프로세서들 즉, CPU와 코프로세서에 의해 동시에 병렬로 수행되는 반면, 그 후에 대응하는 서브 결과들(sub-results)은 전체 암호 동작의 전체 결과로 조합된다. 선택적으로, 암호 동작을 서브 동작으로 나누는 것은 랜덤하게 제어된다. 예를 들면, 서브 동작은 DES(Data Encryption Standard)에 따른 암호화의 일부분들이다.
본 발명에 따른 데이터 처리 장치에 있어서, 집적 회로는 프로세서들 즉, CPU와 코프로세서를 제어하여 암호 동작의 경우에 적어도 두 개의 프로세서가 암호 동작을 동시에 병렬로 수행하도록 만드는 제어 유닛을 포함한다.
이로써, 동작시, 암호 동작 동안에 데이터 처리 장치의 전류 소비는 적어도 두 개의 병렬 동작하는 프로세서와 관련된 전류 소비로부터 합산되므로, 각각의 전류 변화가 더 이상 재구성될 수 없게 되는 이점을 갖는다. 그러므로, 차동 전력 해석이 더 이상 성공적으로 수행될 수 없게 된다.
데이터 처리 장치의 다른 바람직한 실시예는 청구항 제 11 항 내지 제 14 항에 정의된다.
바람직한 실시예에서, 제어 유닛은, 암호 동작을 적어도 두 개의 서브 동작으로 나누고, 이 서브 동작들을 집적 회로의 두 개의 독립된 프로세서 즉, CPU와 코프로세서로 공급하여 동시 처리하도록 만드는 스플리터(splitter)를 포함한다. 또한, 제어 유닛은 프로세서에 의해 동시에 수행된 서브 동작들의 각 서브 결과를 재결합하는 재결합기(recombiner)도 포함한다.
암호 동작동안 전류 소비 곡선의 성공적인 해석을 막기 위해, 스플리터는 적어도 하나의 서브 동작이 더미 동작이되도록 형성되고, 재결합기는 더미 동작을 수행한 프로세서와 관련된 결과를 폐기시키도록 형성된다.
전류 소비 곡선의 매우 양호한 암호화는, 랜덤하게 제어되는 방식으로 동작하도록 스플리터에 접속된 랜덤 발생기(random generator)를 집적 회로가 추가로 포함하여 얻어진다.
본 발명의 이들 및 다른 양상은 이후에 설명되는 실시예를 참조하여 명확하게 설명될 것이다.
도 1은, 예컨대, 스마트 카드 혹은 칩 카드같은 데이터 처리 장치의 집적 회로의 일부를 도시한다. 이 집적 회로는 중앙 처리 장치(CPU) 혹은 코프로세서 A(10)와, 코프로세서 B(12)와, 데이터 입력(14)과 데이터 출력(16)을 포함한다. 집적 회로에 의해 암호 동작이 수행되는 경우, 스플리터(18)는 암호 동작을 데이터 입력(14)과 CPU 혹은 코프로세서 A(10)사이에 배열된 제 1 데이터부(20)와, 데이터 입력(14)과 CPU 혹은 코프로세서 B(12)사이에 배열된 제 2 데이터부(22)의 형태로 제 1 및 제 2 서브 동작으로 분할한다. 제 1 데이터부(20)는 CPU 혹은 코프로세서 A(10)에 인가되고, 제 2 데이터부(22)는 코프로세서 B(12)에 인가되어, 사전 정의된 암호 동작에 의해 처리된다. 스플리터(18)는 또한 랜덤 입력(24)을 갖는데, 이것에 의해 데이터부(20, 22)로의 분할이 랜덤하게 제어된다.
CPU 혹은 코프로세서 A(10)와 코프로세서 B(12)는 암호 동작을 동시에 병렬로 수행한다. 따라서, 대응하는 전류 소비 곡선(시간에 대한 전류 소비 진폭)은 서로 중첩되므로, 각 장치(10, 12)의 개별 곡선과 프로세서(10, 12)에서 독립적으로 수행된 각 프로세스는 더 이상 해석될 수 없게 된다.
제 1 결과(26)는 CPU 혹은 코프로세서 A(10)로부터 유래하고, 제 2 결과(28)는 코프로세서 B(28)로부터 유래하며, 재결합기(30)에서 다시 전체 결과로 결합된 뒤, 데이터 출력(16)으로 인가된다. 스플리터(18)는 서브 결과(26, 28)가 어떤 식으로 재결합될 것인지 접속(32)을 통해 재결합기(30)에게 알린다. 이것은 반드시 필요한데, 그 이유는 스플리터(18)에 의한 분할이 항상 랜덤 입력으로 인해 랜덤하게 다른 방식으로 수행되기 때문이다.
화살표 즉, 시간축(34)은 본 발명에 따른 장치를 통과하는 데이터 흐름을 시간에 대해 가시화한다. 도 1에서, 장치의 좌측에서, 데이터는 데이터 입력(14)에 도착하여, 두 개의 병렬 데이터 경로(20, 22)를 통해 프로세서(10, 12)에 도착한 뒤, 이 프로세서(10, 12)에서 처리되고, 경로(26, 28)를 통해 재결합된 뒤, 그 이후에 데이터 출력(16)을 통해 도면의 우측에서 장치를 빠져 나온다. 데이터 입력(14) 측에서는, 데이터가, 예를 들면, 인증을 위해 프로세서(10, 12)에서 암호 동작에 제공되는 암호 키 혹은 오퍼랜드를 포함하는 반면, 인증은 사전 정의된 결과가 데이터 출력(16)에 도달할 때에만 성공적 혹은 긍정적인 것으로 가정된다.
암호 동작 동안, 차동 전력 해석에서 암호 동작 혹은 정확한 암호 키에 관한 판정을 허용할 수 있는 전류 소비의 시간적 요동을 암호화하기 위해, 프로세서들은 두 프로세서(10, 12)가 암호 동작을 동시에 병렬로 수행하도록 스플리터(18)와 재결합기(30)로 이루어진 제어 유닛에 의해 제어되므로, 그들의 전류 소비 곡선은 서로 중첩되어, 더 이상 개별적으로 해석될 수 없게 된다. 다시 말해서, 외부적으로 측정 가능한 시변하는 전체 전류의 분리가 더 이상 가능하지 않다.
키는, 예를 들면, 프로세서(10, 12)에서 개별적으로 암호 동작 처리되는 두 개의 데이터부(20, 22)로 분할되고, 각각의 결과는 재결합된다. 대안적으로, 정확하게 동일한 암호 동작이 두 개의 프로세서(10, 12)에서 수행되지만, 단지 하나의 처리기(10 혹은 12), 예를 들면, CPU 혹은 코프로세서 A(10)만이 정확한 키를 수신하고, 반면에 다른 프로세서, 예를 들면, 코프로세서 B(12)는 오류의 키를 수신한다. 스플리터(18)는, 제 2 결과(28)를 폐기하고 제 1 결과(26)만을 CPU, 즉, 코프로세서 A(10)에서 데이터 출력(16)으로 통과시킬 것을 접속(32)을 통해 재결합기(30)로 통지한다. 코프로세서 B(12)에 인가된 오류의 키가 CPU 혹은 코프로세서 A(10)에 인가된 정확한 키의 상보형인 경우, 암호 동작을 수행하면, 차동 전력 해석을 사실상 불가능하게 만드는 상보형 전류 소비값이 두 개의 처리기(10, 12)에서 얻어진다.
암호 동작을 두 개의 처리기(10, 12)에 분할하는 것은, 단일 회로부(10, 12)의 암호 동작의 전형적인 전류 소비 특성이 다른 회로부(10, 12) 즉, CPU 혹은 코프로세서 A(10) 또는 코프로세서 B(12)의 병렬 동작없이는 절대로 가시화되지 않도록 수행된다.
제어 유닛(18, 30)은 부분으로의 분할을 수행하고, 이 때 예를 들면 어떤 회로부(10, 12)가 관련된 암호 동작을 수행할 것인지는 랜덤 제어 방식으로 결정된다. 이 순간, 관련없는 회로부(10, 12)는 적당한 암호 동작(더미 동작)을 병렬로 수행하는데, 이 더미 동작은 상보적으로 등가인 전류 특성을 나타내지만 전체 소비에 반드시 필요한 것이다.
DES(Data Encryption Standard) 암호화의 부분은 예를 들면 계속 교환되거나, 또는 좌측 혹은 우측 부분 암호화만이 랜덤하게 선택된 라운드에서 두 개의 회로부(10, 12)에서 단지 부분적으로 교환된다.
대안적으로, 트리플 DES(triple DES)(다단계 암호화)를 연산할 때, 관련된 DES 동작은 두 개의 회로부(10, 12) 사이에 랜덤하게 분산되므로, 어떤 회로부(10, 12)가 관련 암호 동작을 수행하는 프로세스에 있는 중인지 절대로 예측할 수 없다. 두 개의 회로부(10, 12)의 제어에 있어서, 이들의 전형적인 주파수 스펙트럼은 적어도 부분적으로 동일해야 하므로, 두 개의 전류 소비 프로파일의 중첩은 퓨리에 변환에 의한 주파수 공간에서도 분리될 수 없음을 유의해야 한다.
따라서, 본 발명에 따르면, 차동 전력 해석을 가능한 복잡하게 만들어, 외부인이 승인없이 암호 해독을 수행할 수 없도록 한다.

Claims (16)

  1. 집적 회로가 중앙 처리 장치(CPU)와 하나 이상의 코프로세서(co-processor)를 포함하여 암호 동작을 수행하는 데이터 처리 장치를 동작시키는 방법에 있어서,
    상기 집적 회로에서 암호 동작을 수행할 때, CPU와 코프로세서들중 적어도 2개의 프로세서가 암호 동작을 동시에 병렬로 수행하고,
    암호 동작은 적어도 두 개의 서브 동작으로 분할되고, 상기 서브 동작들은 상기 프로세서들에 의해 동시에 병렬로 수행되는 반면, 그 후에 대응하는 서브 결과들(sub-results)은 전체 암호 동작의 전체 결과로 결합되며,
    상기 암호 동작의 상기 서브 동작으로의 분할은 랜덤하게 제어되는 것을 특징으로 하는
    데이터 처리 장치 동작 방법.
  2. 제 1 항에 있어서,
    상기 CPU와 코프로세서들 중 단지 하나의 프로세서의 상기 암호 동작만이 이용 가능한 동작이고, 다른 모든 암호 동작은 그 결과가 폐기되는 더미(dummy) 동작인 것을 특징으로 하는 데이터 처리 장치 동작 방법.
  3. 제 2 항에 있어서,
    상기 CPU와 코프로세서들 중 어떤 프로세서가 상기 이용 가능한 동작을 수행할 것인지에 관한 선택은 랜덤하게 제어되는(random-controlled) 것을 특징으로 하는 데이터 처리 장치 동작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    암호 동작은 적어도 두 개의 서브 동작(sub-operations)으로 분할되고, 적어도 두 개의 프로세서가 상기 서브 동작을 병렬로 동시에 수행하는 것을 특징으로 하는 데이터 처리 장치 동작 방법.
  5. 제 4 항에 있어서,
    전류 소비의 관점에서, 암호 동작은 두 개의 상호 상보형 동작으로 분할되는 것을 특징으로 하는 데이터 처리 장치 동작 방법.
  6. 제 5 항에 있어서,
    어떤 프로세서가 상기 동작을 상보적으로 수행할 것인지 혹은 상보적으로 수행하지 않을 것인지에 관한 선택은 랜덤하게 제어되는 것을 특징으로 하는 데이터 처리 장치 동작 방법.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 서브 동작은 DES(Data Encryption Standard)에 따른 암호화의 일부인 것을 특징으로 하는 데이터 처리 장치 동작 방법.
  10. 집적 회로가 중앙 처리 장치(CPU)(10)와 하나 이상의 코프로세서(12)를 포함하고 있고, 특히 제 1 항 내지 제 3 항 중 어느 한 항에 청구된 방법을 수행하는 데이터 처리 장치에 있어서,
    상기 집적 회로가, 암호 동작시 적어도 두 개의 프로세서가 암호 동작을 동시에 병렬로 수행하도록 상기 프로세서들(10,12)을 제어하는 제어 유닛(18, 30)을 포함하고,
    상기 제어 유닛은,
    암호 동작을 적어도 두 개의 서브 동작(20, 22)으로 분할하고, 동시 처리를 위해 상기 서브 동작을 상기 집적 회로의 두 개의 독립적인 프로세서(10,12)로 공급하는 스플리터(splitter)(18)를 포함하는 것을 특징으로 하는
    데이터 처리 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 제어 유닛은,
    상기 프로세서(10, 12)에 의해 동시에 수행된 상기 서브 동작(20, 22)의 각각의 서브 결과(26, 28)를 재결합하는 재결합기(30)를 더 포함하는 것을 특징으로 하는 데이터 처리 장치.
  13. 제 12 항에 있어서,
    상기 스플리터(18)는 적어도 하나의 서브 동작(20, 22)이 더미 동작이 되도록 형성되고, 상기 재결합기(30)는 상기 더미 동작을 수행한 프로세서(10, 12)의 관련된 결과(26, 28)를 폐기시키도록 형성되는 것을 특징으로 하는 데이터 처리 장치.
  14. 제 10 항, 제 12 항 또는 제 13 항 중 어느 한 항에 있어서,
    상기 집적 회로는,
    랜덤 제어 방식으로 동작하도록 상기 스플리터(18)에 접속된 랜덤 발생기(random generator)(24)를 더 포함하는 것을 특징으로 하는 데이터 처리 장치.
  15. 제 1 항에 있어서,
    상기 데이터 처리 장치는 칩 또는 스마트 카드를 포함하는 데이터 처리 장치 동작 방법.
  16. 제 10 항에 있어서,
    상기 데이터 처리 장치는 칩 또는 스마트 카드를 포함하는 데이터 처리 장치.
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