KR100726892B1 - Three-dimensional chip stacking package module and preparation method thereof - Google Patents

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KR100726892B1
KR100726892B1 KR1020060024927A KR20060024927A KR100726892B1 KR 100726892 B1 KR100726892 B1 KR 100726892B1 KR 1020060024927 A KR1020060024927 A KR 1020060024927A KR 20060024927 A KR20060024927 A KR 20060024927A KR 100726892 B1 KR100726892 B1 KR 100726892B1
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백경욱
김형준
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한국과학기술원
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Abstract

A three-dimensional chip stacked package module and its manufacturing method are provided to simplify a manufacturing process and implement an inexpensive package by adhering chips on a flexible board using an adhesive. A three-dimensional chip stacked package module includes plural chips having a non-solder bump, and a flexible board having an upper metal pad to be connected to the non-solder bump and a lower metal pad to be connected to an external circuit board. The non-solder bump is connected to the metal pad via a first adhesive layer, and a bottom surface of the chip is connected to the flexible board by a second adhesive layer.

Description

3차원 칩 적층 패키지 모듈 및 이의 제조방법{Three-dimensional chip stacking package module and preparation method thereof}Three-dimensional chip stacking package module and preparation method thereof

도 1a는 종래 기술의 일례로 와이어 본딩기술을 이용하여 제작된 3차원 칩 적층 패키지의 구조를 나타낸 단면도이다.1A is a cross-sectional view illustrating a structure of a 3D chip stack package manufactured using a wire bonding technique as an example of the related art.

도 1b는 종래 기술의 일례로 플렉서블 폴딩 방식을 이용하여 단위 모듈들을 솔더 범프로 접속하고 접속 패드를 플렉서블 테잎을 접어 칩위에 형성한 후 이들을 솔더로 접속하여 제작된 3차원 칩 적층 패키지의 구조를 나타낸 단면도이다.FIG. 1B illustrates a structure of a 3D chip stack package manufactured by connecting unit modules to solder bumps using a flexible folding method, connecting pads to a flexible tape, and then forming them on a chip by soldering them. It is a cross section.

도 1c는 종래 기술의 일례로 플렉서블 폴딩 방식을 이용하여 여러 개의 칩을 솔더 범프로 접속하여 제작된 3차원 칩 적층 패키지의 구조를 나타낸 단면도이다.1C is a cross-sectional view illustrating a structure of a 3D chip stack package manufactured by connecting a plurality of chips with solder bumps using a flexible folding method as an example of the related art.

도 2는 본 발명에 따른 3차원 칩 적층 패키지 모듈의 제조공정에 있어 웨이퍼 내에서 전해 금, 무전해 니켈, 금 스터드 등 비솔더 범프를 형성하고 개별 칩으로 다이싱 (dicing)하는 단계를 나타내는 도면이다.2 is a view illustrating a step of forming non-solder bumps such as electrolytic gold, electroless nickel, gold studs, and dicing into individual chips in a manufacturing process of a 3D chip stack package module according to the present invention. to be.

도 3a는 본 발명에 따른 3차원 칩 적층 패키지 모듈에 사용되는 회로가 형성된 2-금속 이상의 플렉서블 기판의 개략적인 평면도이다.3A is a schematic plan view of a two-metal or more flexible substrate having a circuit formed in a three-dimensional chip stack package module according to the present invention.

도 3b는 본 발명에 따른 3차원 적층할 개수만큼의 단위 칩을 플렉서블 기판 위에 접착제를 이용하여 접속한 예를 나타낸 단면도이다.3B is a cross-sectional view illustrating an example in which the number of unit chips to be stacked three-dimensionally according to the present invention is connected using an adhesive on a flexible substrate.

도 4는 본 발명에 따른 3차원 칩 적층 패키지 모듈 제조공정 중 플렉서블 기판을 접어서 칩과 칩의 후면을 필름타입 저온 속경화형 접착제를 이용하여 부착한 단면도이다.4 is a cross-sectional view of folding a flexible substrate in the process of manufacturing a three-dimensional chip stack package module according to the present invention and attaching the chip and the back of the chip using a film type low temperature fast curing adhesive.

도 5는 본 발명에 따른 3차원 칩 적층 패키지 모듈의 제조공정에 의해 제조된 BGA 형태의 3차원 칩 적층 패키지 모듈의 단면도를 나타낸다.5 is a cross-sectional view of a BGA type 3D chip stack package module manufactured by a manufacturing process of a 3D chip stack package module according to the present invention.

본 발명은 3차원 칩 적층 패키지 모듈 및 이의 제조방법에 관한 것으로, 보다 상세하게는 하부금속층 공정, 솔더 리플로우 공정, 언더필 공정 등이 제거되므로 공정의 단순화 및 저온 환경친화적이며, 저가의 패키지 모듈을 구현할 수 있는 3차원 칩 적층 패키지 모듈 및 이의 제조방법에 관한 것이다.The present invention relates to a three-dimensional chip laminated package module and a method of manufacturing the same, and more particularly, since the lower metal layer process, the solder reflow process, the underfill process, etc. are removed, the process is simplified and low-temperature environment-friendly, low-cost package module It relates to a three-dimensional chip stack package module that can be implemented and a method of manufacturing the same.

최근 핸드폰, PDA, MP3 플레이어 등 휴대용 전자기기에 대한 수요가 급증하고 있을 뿐 아니라, 그 크기, 무게, 두께는 줄이면서도 기기의 용량과 기능은 더 향상시키려는 추세로 발전하고 있다. 이러한 추세는 전자기기 내의 반도체 칩의 패키지에도 영향을 미치고 있으며, 따라서 좁은 실장면적에도 불구하고 더 향상된 기능을 가지는 칩 패키지를 구현하고자 하는 노력이 계속되고 있다. Recently, the demand for portable electronic devices such as mobile phones, PDAs, and MP3 players is rapidly increasing, and while the size, weight, and thickness thereof are being reduced, the capacity and function of the device are further improved. This trend also affects the packaging of semiconductor chips in electronic devices, and thus efforts are being made to implement chip packages having more advanced functions despite the small footprint.

사실상 반도체 칩 자체의 실질적인 성능의 발전을 기다려서 새로운 제품을 내놓기에는 시간적, 가격적 측면에서의 우위확보에 어려움이 있기 때문에 새로운 패키지 형태의 접근으로 그에 상응하는 성능을 구현해야 한다. 특히 메모리칩의 경우 휴대용 전자기기의 좁은 실장면적에서 큰 메모리 용량을 확보하기 위한 여러 노력들이 전개되고 있는데, 칩 자체의 용량을 증가시키는 방법 외에 패키지 측면에서 많이 적용되는 방법이 바로 칩을 접속하는 기판의 수직방향으로 적층시키는 3차원 칩 적층 기술이다.As a matter of fact, it is difficult to secure a time and price advantage to release new products by waiting for the actual performance of the semiconductor chip itself. Therefore, a new package type approach has to achieve the corresponding performance. In particular, in the case of a memory chip, various efforts are being made to secure a large memory capacity in a small mounting area of a portable electronic device. In addition to increasing the capacity of the chip itself, a method that is widely applied in terms of a package is a substrate connecting the chip. It is a three-dimensional chip lamination technology for laminating in the vertical direction.

이러한 3차원 칩 적층 기술은 이미 여러 형태로 사용이 되고 있으며, 도 1에 종래 기술에 따른 칩 적층 기술들을 나타내었다.This 3D chip stacking technique has already been used in various forms, and FIG. 1 shows chip stacking techniques according to the prior art.

도 1a는 와이어 본딩을 이용한 3차원 칩 적층 방법을 나타낸다. 도 1a를 참조하면, 경성기판 (Rigid PCB) 위에 다이 부착용 접착제 (Die attach adhesive)를 이용해서 1번 칩 (Chip 1)이 접착되어 있다. 또 1번 칩의 가장자리에 배열된 와이어 본딩용 금속패드가 방해받지 않도록 1번 칩 보다는 작은 크기의 2번 칩 (Chip 2)이 마찬가지의 다이 부착용 접착제를 이용하여 접착되어 있다. 마지막으로 2번 칩보다 작은 크기의 3번 칩 (Chip 3)이 마찬가지의 방법으로 2번 칩의 위에 접착되어 있다. 이와 같이 수직방향으로 적층된 칩들의 가장자리에 배열된 금속패드와 기판의 금속패드를 금 와이어 본딩 기술을 이용하여 연결하고, 경성기판의 하부 전극에 볼 그리드 어레이 (Ball Grid Array: BGA)용 솔더볼을 형성하여 외부와 전기적으로 연결하게 된다. 그러나 도 1a와 같이 와이어 본딩 기술을 이용한 경우에는, 칩의 가장자리로 배열되는 와이어 본딩용 패드의 형태적 특성상 가장 하부에 위치하는 칩의 크기가 적층되는 나머지 칩의 크기보다 가장 커야 하므로 동일한 크기의 칩을 이용할 수 없다는 단점이 있다. 또 동일한 크기의 칩을 이용하고자 할 경우에 는 칩과 칩 중간에 와이어 루프 높이를 확보하기 위한 스페이서 (spacer)가 필요할 뿐 아니라, 상부 칩을 접착하기 전에 하부 칩의 와이어 본딩이 모두 이루어져야 하므로 공정상으로 복잡하다. 마지막으로 기판 쪽에도 와이어 본딩을 위한 패드가 형성되어야 하므로 칩 주변으로도 많은 공간이 필요하여 패키지의 크기를 증가시키는 단점이 있을 수 있다.1A illustrates a 3D chip stacking method using wire bonding. Referring to FIG. 1A, a chip No. 1 is bonded onto a rigid PCB using a die attach adhesive. Chip 2, which is smaller than chip 1, is bonded using the same die attach adhesive so that the wire bonding metal pads arranged at the edge of chip 1 are not disturbed. Finally, chip 3, which is smaller than chip 2, is bonded onto chip 2 in a similar manner. The metal pads arranged on the edges of the vertically stacked chips and the metal pads of the substrate are connected using gold wire bonding technology, and solder balls for a ball grid array (BGA) are attached to the lower electrodes of the rigid substrate. It is formed and electrically connected to the outside. However, in the case of using the wire bonding technology as shown in Figure 1a, because the size of the chip located at the bottom of the wire bonding pad arranged at the edge of the chip should be larger than the size of the remaining chips stacked chips of the same size There is a disadvantage that cannot be used. In addition, if a chip of the same size is to be used, not only a spacer is needed to secure the height of the wire loop between the chip and the chip, but also the wire bonding of the lower chip must be performed before the upper chip is bonded. It is complicated. Finally, since a pad for wire bonding must be formed on the substrate side, a large space is required around the chip, thereby increasing the size of the package.

도 1b는 플렉서블 기판을 이용하여 3차원 칩 적층을 수행하는 기술의 한 형태를 나타낸다 (US 6,262,895). 상기 도면에는 한 개의 칩을 양면에 회로가 형성된 플렉서블 기판에 본딩하는 과정이 도시되어 있다. 칩 본딩이 끝나면 양쪽에 남은 플렉서블 기판을 접어서 칩의 상부에 부착시킨다. 이렇게 하나의 칩과 하나의 플렉서블 기판으로 한 개의 단위 모듈을 제작하게 되며 동일하게 제작된 모듈을 여러 개 적층하여 쌓아 올림으로서 칩 적층을 수행한다. 그러나 이 기술의 경우 전기적 접속이 솔더범프를 이용하여 수행되므로 고온 공정이 필요하게 되며 솔더범프의 사용에 따른 플럭스 도포, 언더필 공정이 수반되어져야 하는 단점이 있다. 또 필요한 만큼의 모듈을 제작하기 위해 여러 번 칩과 플렉서블 기판의 본딩을 수행해야 하는 공정상의 번거로움이 있다.1B illustrates one form of technology for performing 3-D chip stacking using a flexible substrate (US 6,262,895). The drawing illustrates a process of bonding one chip to a flexible substrate having circuits formed on both surfaces thereof. After chip bonding, the remaining flexible substrates are folded and attached to the upper part of the chip. In this way, one unit module is manufactured using one chip and one flexible substrate, and chip stacking is performed by stacking and stacking several identically manufactured modules. However, this technique requires a high temperature process because the electrical connection is performed using solder bumps, and there is a disadvantage that a flux coating and an underfill process are required according to the use of solder bumps. In addition, the process is cumbersome to bond the chip and the flexible substrate several times to produce as many modules as necessary.

도 1c 역시 도 1b와 마찬가지로 플렉서블 기판을 이용하여 3차원 칩 적층을 수행하는 기술의 한 형태를 나타낸다 (국내공개특허 제2005-0120929). 도 1c를 참조하면 플렉서블 기판에 1번 몰드바디 (mold body)를 접착한 구조가 도시되고 있다. 이 몰드바디는 고분자 수지로 밀봉되어 있는 반도체 칩을 포함하는 구조이다. 이 후 1번 몰드바디의 위에 2번 몰드바디를 다이 부착용 접착제를 이용하여 접착한 다. 이 때 2번 몰드바디에는 솔더범프가 형성되어 있는 기판이 이미 접합되어 있는 형태이다. 2번 몰드바디 접착 후 플렉서블 기판을 접어서 이 2번 몰드바디의 솔더범프와 플렉서블 기판의 금속패드와 정렬과정을 거쳐 솔더범프 리플로우 공정을 수행한다. 그리고 솔더범프와 플렉서블 기판 사이를 언더필을 도포하여 채우게 된다. 3번 몰드바디는 플렉서블 기판의 위쪽에 다이 부착용 접착제를 이용하여 접착하게 되고, 나머지 플렉서블 기판을 접어서 상기의 정렬과정과 솔더 리플로우, 언더필 도포 공정을 이용하여 접합하게 된다. 그런데 이 기술의 경우 두 번 째 몰드바디의 접합 후 플렉서블 기판을 접합하는 공정에서 플렉서블 기판의 아래쪽 금속패드가 가려지므로, 솔더범프와 플렉서블 기판의 금속패드간 정렬과정이 용이하지 않을 뿐더러 플렉서블 기판의 특성상 심한 휨현상 (warpage)에 의해서 솔더 리플로우 공정이 수행되기 전에 접합을 잃어버릴 가능성이 매우 크다. 또한 리플로우 공정 후 2번 몰드바디와 플렉서블 기판 사이를 언더필로 채우기 위해서는 전체 모듈을 뒤집어서 작업을 해야 하는 공정상의 어려움이 있다. 결국 3개 이상의 몰드바디가 적층될 경우에는 앞서 접합된 몰드바디의 솔더범프들은 여러 번의 솔더 리플로우 공정을 경험해야 하므로 신뢰성 측면에서 단점이 발생할 가능성이 매우 크며, 동일한 공정 (몰드바디 제작 → 몰드바디 접착 → 솔더 범프 및 플렉서블 기판 정렬 → 솔더 리플로우 → 언더필 도포)을 적층하고자 하는 몰드바디의 수만큼 수행해야 하므로 생산성 측면에서 바람직하지 못하다.FIG. 1C also shows a form of a technique for performing 3D chip stacking using a flexible substrate as in FIG. 1B (Korean Patent Publication No. 2005-0120929). Referring to FIG. 1C, a structure in which a mold body is adhered to a flexible substrate is illustrated. This mold body is a structure containing a semiconductor chip sealed with a polymer resin. Thereafter, mold 2 is bonded onto mold 1 using a die attach adhesive. At this time, the mold body 2 is already bonded to the substrate on which the solder bumps are formed. After bonding mold 2, the flexible substrate is folded and solder bump reflow process is performed by aligning the solder bump of the mold body 2 and the metal pad of the flexible substrate. The underfill is then applied between the solder bumps and the flexible substrate. The third mold body is bonded to the upper portion of the flexible substrate using a die attach adhesive, and the remaining flexible substrate is folded and bonded using the above alignment process, solder reflow, and underfill coating process. However, in this technology, since the bottom metal pad of the flexible substrate is covered in the process of joining the flexible substrate after the second mold body is bonded, the alignment process between the solder bumps and the metal pad of the flexible substrate is not easy and also due to the characteristics of the flexible substrate Severe warpage is very likely to cause a loss of joint before the solder reflow process is performed. In addition, in order to fill the underfill between the mold body 2 and the flexible substrate after the reflow process, there is a process difficulty in working the entire module upside down. As a result, when three or more mold bodies are stacked, the solder bumps of the previously bonded mold bodies have to undergo several solder reflow processes, which is very likely to cause disadvantages in terms of reliability, and the same process (molded body mold → mold body) Adhesion → solder bump and flexible substrate alignment → solder reflow → underfill application) is unfavorable in terms of productivity since the number of mold bodies to be laminated must be performed.

본 발명은 상기한 바와 같이 종래기술이 가지는 문제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 상기 종래 기술이 가지는 문제점을 가지지 않으며, 특히 경박단소화 및 공정의 간편성, 그리고 저온, 친환경적인 공정이 가능한 3차원 칩 적층 패키지 모듈 및 이의 제조방법을 제공함에 있다.The present invention has been proposed to solve the problems of the prior art as described above, the object of the present invention does not have the problems of the prior art, in particular light and short and simple, and low temperature, environmentally friendly process It is possible to provide a three-dimensional chip stack package module and a method of manufacturing the same.

상기한 목적을 달성하기 위하여 본 발명은 비솔더범프를 가지는 복수개의 칩, 상기 비솔더범프와의 접속을 위한 상부 금속패드 및 외부회로기판과의 접속을 위한 하부 금속패드를 가지는 플렉서블 기판을 포함하며, 상기 비솔더범프와 금속패드는 제1 접착제층을 매개하여 결합되며, 칩의 후면간 또는 칩의 후면과 플렉서블 기판의 후면간 결합을 위한 제2 접착제층을 포함하여 입체적층이 가능한 3차원 칩적층 패키지 모듈을 제공한다.In order to achieve the above object, the present invention includes a flexible substrate having a plurality of chips having a non-solder bump, an upper metal pad for connecting with the non-solder bump, and a lower metal pad for connecting with an external circuit board. The non-solder bump and the metal pad are coupled by a first adhesive layer, and include a second adhesive layer for bonding between the rear surface of the chip or the rear surface of the chip and the rear surface of the flexible substrate. Provided is a laminated package module.

본 발명은 바람직하게는 상기 제2 접착제가 저온 속경화형 접착제인 3차원 칩적층 패키지 모듈을 제공한다.The present invention preferably provides a three-dimensional chip laminated package module wherein the second adhesive is a low temperature fast curing adhesive.

본 발명은 바람직하게는 상기 비솔더범프가 금스터드 범프, 구리스터드 범프, 무전해 니켈 범프, 전해 금범프의 군에서 선택되어지는 3차원 칩적층 패키지 모듈을 제공한다.The present invention preferably provides a three-dimensional chip stack package module wherein the non-solder bump is selected from the group of gold stud bump, copper stud bump, electroless nickel bump, and electrolytic gold bump.

본 발명은 바람직하게는 상기 제1 접착제가 전도성 접착제 또는 비전도성 접착제인 3차원 칩적층 패키지 모듈을 제공한다.The present invention preferably provides a three-dimensional chip stack package module wherein the first adhesive is a conductive adhesive or a non-conductive adhesive.

본 발명은 바람직하게는 상기 전도성 접착제가 이방성 전도성 접착제인 3차 원 칩적층 패키지 모듈을 제공한다.The present invention preferably provides a three-dimensional chip laminated package module wherein the conductive adhesive is an anisotropic conductive adhesive.

본 발명은 바람직하게는 상기 제1 또는 제2 접착제가 필름 또는 페이스트형 접착제인 3차원 칩적층 패키지 모듈을 제공한다.The present invention preferably provides a three-dimensional chip stack package module wherein the first or second adhesive is a film or paste adhesive.

본 발명은 바람직하게는 상기 하부의 금속패드의 일부에 볼 그리드 어레이용 솔더볼이 형성된 3차원 칩적층 패키지 모듈을 제공한다.The present invention preferably provides a three-dimensional chip stack package module in which a solder ball for ball grid array is formed on a portion of the lower metal pad.

또한 본 발명은 비솔더범프를 가지는 복수개의 칩을 플렉서블 기판에 형성된 금속패드에 접착제를 매개하여 부착하는 단계; 상기 부착된 칩의 후면간 또는 칩의 후면과 플렉서블 기판의 후면간 부착을 매개하여 복수개의 칩을 3차원 적층하는 단계를 포함하는 3차원 칩적층 패키지 모듈의 제조방법을 제공한다.In another aspect, the present invention comprises the steps of attaching a plurality of chips having a non-solder bump through an adhesive to a metal pad formed on a flexible substrate; It provides a method of manufacturing a three-dimensional chip stack package module comprising the step of three-dimensional stacking of a plurality of chips via the attachment between the back of the chip or between the back of the chip and the back of the flexible substrate.

본 발명은 바람직하게는 상기 비솔더범프가 웨이퍼 단위에서 금속패드상에 부착되어지는 3차원 칩 적층 패키지 모듈의 제조방법을 제공한다.The present invention preferably provides a method for manufacturing a three-dimensional chip stack package module in which the non-solder bump is attached on a metal pad in a wafer unit.

본 발명은 바람직하게는 상기 칩의 후면간 또는 칩의 후면과 플렉서블 기판의 후면간 부착은 저온 속경화형 접착제를 매개하여 이루어지는 3차원 칩 적층 패키지 모듈의 제조방법을 제공한다.The present invention preferably provides a method of manufacturing a three-dimensional chip stack package module between the rear surface of the chip or the rear surface of the chip and the rear surface of the flexible substrate by means of a low temperature fast curing adhesive.

본 발명은 바람직하게는 상기 금속패드의 일부에 볼 그리드 어레이용 솔더볼이 형성되는 3차원 칩 적층 패키지 모듈의 제조방법을 제공한다.The present invention preferably provides a method of manufacturing a three-dimensional chip stack package module in which a solder ball for ball grid array is formed on a portion of the metal pad.

이하 본 발명을 첨부한 도면을 참조하여 공정별로 상세히 설명하도록 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

1. 웨이퍼 상태인 칩의 금속패드에 비솔더 범프를 형성하는 공정1. Process of forming non-solder bump on metal pad of chip in wafer state

도 2는 웨이퍼 내에서 비솔더 범프를 형성하고 개별 칩으로 다이싱 (dicing) 하는 공정의 단계를 나타낸다. 발명에 사용되는 칩 웨이퍼는 다양한 크기를 가질 수 있다. 즉 4, 6, 8, 10 인치로 다양할 수 있으며 웨이퍼 thinning 공정을 통해 얇은 칩을 제작할 수도 있다. 금속패드의 배열은 각 칩의 기능에 맞게 가장자리 배열 (peripheral array), 전면 배열 (area array), 혹은 두가지의 배열이 혼합된 형태 중 어떤 것이든 가능하다. 웨이퍼의 각 칩의 금속패드 위에 비솔더 범프를 형성하기 위하여 스터드 범프 (금 또는 구리), 무전해 니켈/금 도금범프, 전해 금 도금 범프 등을 형성한다. 2 shows the steps of a process of forming non-solder bumps in a wafer and dicing into individual chips. Chip wafers used in the invention can have a variety of sizes. That is, it can be 4, 6, 8, or 10 inches, and a thin chip can be manufactured through the wafer thinning process. Metal pads can be arranged in either an edge array, an area array, or a combination of the two, depending on the function of each chip. Stud bumps (gold or copper), electroless nickel / gold plating bumps, electrolytic gold plating bumps and the like are formed to form non-solder bumps on the metal pads of each chip of the wafer.

일반적으로 칩 위의 금속배선 물질로 알루미늄이 많이 사용되고 있으며, 따라서 알루미늄 금속증착 (metallization)에 의해 제조된 웨이퍼는 알루미늄 금속패드를 가지고 있다.In general, aluminum is widely used as a metal wiring material on a chip, and thus a wafer manufactured by aluminum metallization has an aluminum metal pad.

각 칩의 금속패드에 형성될 비솔더 범프는 금 스터드 범프의 경우, 금 본딩 와이어(bonding wire) 본더를 사용하여 형성된다. 일반적으로 직경 약 80㎛, 높이 약 60㎛로서 와이어 본딩에서 볼 본딩 방법만을 이용하여 형성된다. 이 때 범프의 직경이나 높이는 본더의 조건을 조절함으로써 바꿀 수 있으며, 개별 금속패드 당 하나의 스터드 범프를 형성하므로 금속패드의 수가 많은 경우 웨이퍼 당 범핑에 소요되는 시간이 길어지지만 하부금속층 (Under Bump Metallurgy: UBM) 공정 및 마스크 공정을 사용하지 않으므로 저가형 비솔더 범프를 형성할 수 있다. The non-solder bumps to be formed on the metal pads of each chip are formed using gold bonding wire bonders in the case of gold stud bumps. Generally, about 80 micrometers in diameter and about 60 micrometers in height are formed using only the ball bonding method in wire bonding. At this time, the diameter or height of the bump can be changed by adjusting the condition of the bonder. Since one stud bump is formed per individual metal pad, the bumping time per wafer is longer when the number of metal pads is large, but the under bump metallurgy Low cost non-solder bumps can be formed because the UBM) and mask processes are not used.

무전해 니켈/금 도금범프를 사용하는 경우는 니켈도금 전에 알루미늄을 활성화시키기 위하여 징케이트로 표면을 처리할 수 있다. 니켈도금은 90℃에서 20~30분 정도 도금을 하여 15~20㎛ 정도의 높이를 갖도록 하고, 니켈도금 표면의 산화를 방 지하기 위하여 이머젼 (Immersion) 금 도금을 60℃에서 30분간 수행할 수 있다. In the case of using electroless nickel / gold plating bumps, the surface may be treated with a zinc to activate aluminum prior to nickel plating. Nickel plating should be performed at 90 ℃ for 20 ~ 30 minutes to have a height of 15 ~ 20㎛, and immersion gold plating can be performed at 60 ℃ for 30 minutes to prevent oxidation of nickel plating surface. have.

전해 금도금 범프의 경우, 웨이퍼 전면에 도금용 씨앗층 (Seed layer)을 형성한 후 포토레지스트를 도포하고, 범프가 형성될 부분만 리쏘그라피 공정을 이용하여 열어줄 수 있다. 이후 전해 금도금법을 이용하여 높이 20㎛의 전해 금 범프를 형성할 수 있다.In the case of electrolytic gold plating bumps, a seed layer for plating may be formed on the entire surface of the wafer, and then a photoresist may be applied, and only a portion where the bumps are to be formed may be opened using a lithography process. Thereafter, an electrolytic gold bump having a height of 20 μm may be formed using an electrolytic gold plating method.

이 후 각 금속패드에 비솔더 범프가 형성된 웨이퍼를 다이싱 장비를 이용하여 개별 칩으로 다이싱 해 준다. After that, the wafer with the non-solder bump formed on each metal pad is diced into individual chips using dicing equipment.

2. 칩의 비솔더 범프 위치와 대응되는 회로가 설계된 플렉서블 기판에 접착제를 도포하고 칩을 정렬하여 접속하는 공정2. A process of applying adhesive to the flexible substrate on which the circuit corresponding to the non-solder bump position of the chip is designed and aligning and connecting the chip

도 3a는 금속배선 회로가 양면으로 형성된 2-metal 층 이상의 플렉서블 기판의 개략적인 평면도이다. 플렉서블 기판의 상부는 칩이 접합될 부분과 기판의 접힘에 의한 부분으로 나누어진다. 도시된 플렉서블 기판의 경우에는 4개의 칩이 적층되는 패키지 구조에 사용되는 것이며, 필요에 따라 칩이 접할될 부분을 추가해서 더 많은 칩을 적층할 수 있다.3A is a schematic plan view of a flexible substrate of two or more metal layers having metal wiring circuits formed on both sides thereof. The upper portion of the flexible substrate is divided into a portion where the chip is to be bonded and a portion by folding the substrate. The illustrated flexible substrate is used for a package structure in which four chips are stacked, and more chips may be stacked by adding portions to be in contact with chips as needed.

도 3b는 필요한 용량만큼의 단위 칩을 플렉서블 기판 위에 접착제, 예를 들어 이방성 전도성 접착제 혹은 비전도성 접착제를 이용하여 접속한 예를 나타낸 단면도이다. 먼저 회로가 형성된 플렉서블 기판에 이방성 전도성 접착제 혹은 비전도성 접착제를 도포한다. 특히 필름형태 접착제의 경우에는 도포 후 이형지를 제거해준다. 이 후 칩의 금속패드와 플렉서블 필름의 금속패드를 정렬하여 열과 압력을 동시에 가하면서 접합한다. 이 공정은 일반적인 이방성 전도성 접착제 혹은 비전도성 접착제를 이용하여 칩을 기판에 접속하는 공정을 이용하여 수행할 수 있다. 특히 본 발명에 있어서는 필요한 모든 칩을 플렉서블 기판에 모두 정렬시킨 후 열과 압력을 가하여 동시에 접합할 수 있으므로 상기에서 소개된 여타의 방법들에 비해 공정을 단순화 시킬 수 있는 장점이 있다. 3B is a cross-sectional view illustrating an example in which a unit chip of a required capacity is connected on an flexible substrate using an adhesive, for example, an anisotropic conductive adhesive or a nonconductive adhesive. First, an anisotropic conductive adhesive or nonconductive adhesive is applied to the flexible substrate on which the circuit is formed. Especially in the case of film adhesive, the release paper is removed after application. Afterwards, the metal pad of the chip and the metal pad of the flexible film are aligned and bonded while applying heat and pressure simultaneously. This process may be performed using a process of connecting the chip to the substrate using a general anisotropic conductive adhesive or non-conductive adhesive. In particular, in the present invention, since all the necessary chips can be aligned on the flexible substrate and bonded together by applying heat and pressure, there is an advantage of simplifying the process compared to the other methods introduced above.

3. 칩이 접속된 플렉서블 기판을 접고 칩과 칩 후면을 저온 속경화형 비전도성 접착필름을 이용하여 접합시켜 3차원 칩 적층 패키지 모듈을 형성하는 공정3. The process of folding the flexible substrate to which the chip is connected and bonding the chip and the back of the chip using a low temperature hardening non-conductive adhesive film to form a three-dimensional chip stack package module

도 4는 플렉서블 기판을 접어서 2번 칩까지 적층시킨 상태를 나타낸다. 플렉서블 기판을 접어서 칩과 칩간 혹은 칩과 플렉서블 기판의 후면을 부착시킬 때는 필름타입의 저온 속경화형 비전도성 접착제를 사용함으로써 접착부분의 두께를 일정하게 할 뿐 아니라, 앞서 칩을 플렉서블 기판에 본딩할 때 사용하는 일반형 접착제 보다 낮은 온도에서 속경화가 가능하므로, 칩에 손상을 주지 않도록 온도 hierarchy 설계가 되어 안정적인 조립이 가능하다는 장점을 가진다.4 illustrates a state in which the flexible substrate is folded and stacked up to chip # 2. When folding the flexible board and attaching the chip to the chip or the back of the chip and the flexible board, the film-type low-temperature fast curing non-conductive adhesive is used to not only make the thickness of the adhesive portion constant but also to bond the chip to the flexible board. Since it is possible to harden at a lower temperature than the general adhesive used, it has an advantage of stable assembly due to the temperature hierarchy design so as not to damage the chip.

도 5는 4번 칩까지 모두 적층되어서 최종적으로 하나의 3차원 칩 적층 패키지 모듈이 완성된 상태를 나타낸다. 특히 3번 칩의 후면과 플렉서블 기판의 후면을 부착할 때도 필름타입의 저온 속경화형 비전도성 접착제를 사용하는 것이 바람지하다. 또한 4번 칩이 접합되어 있는 플렉서블 기판의 후면부에는 BGA 형태 솔더볼을 형성시키거나, 이방성 전도성 접착제 혹은 비전도성 접착제 등을 이용하여 외부 PCB와 전기적으로 연결을 할 수 있는 구조로 만들 수 있다.5 illustrates a state in which all three chips are stacked and finally one 3D chip stack package module is completed. In particular, when attaching the back of the chip 3 and the back of the flexible substrate, it is recommended to use a film-type low temperature fast curing non-conductive adhesive. In addition, the BGA-type solder balls may be formed on the rear side of the flexible board to which the chip 4 is bonded, or an anisotropic conductive adhesive or non-conductive adhesive may be used to make the structure electrically connected to the external PCB.

본 발명에 의하면, 접착제를 이용하여 칩을 접합하므로 기존의 솔더범프를 이용한 경우에 비해서 하부금속층 공정, 솔더 리플로우 공정, 언더필 공정 등이 제거되므로 공정의 단순화가 가능하고, 저온 환경친화적이며, 저가의 패키지를 구현할 수 있다. 또한 플렉서블 기판을 접어서 부착시에 필름타입의 속경화형 비전도성 접착제를 사용하면 다이 부착용 접착제를 사용하는 것보다 저온에서 공정이 가능하다.According to the present invention, since the chip is bonded using an adhesive, the lower metal layer process, the solder reflow process, the underfill process, etc. are removed as compared with the conventional solder bumps, so that the process can be simplified, low temperature environment-friendly, and low cost. You can implement a package of. In addition, when the flexible substrate is folded and attached, a film type fast curing non-conductive adhesive can be used at a lower temperature than using a die attach adhesive.

아울러 필요한 만큼의 칩을 접속함으로써 원하는 만큼의 고용량의 패키지를 쉽게 제작할 수 있으며, 거의 칩 크기와 동일한 칩 사이즈 패키지 (Chip Scale Package: CSP) 를 구현하는데 기술적 파급효과가 크다고 할 수 있다.In addition, by connecting as many chips as necessary, it is easy to manufacture a high-capacity package as desired, and the technical ripple effect is large in implementing a chip scale package (CSP) that is almost the same as the chip size.

Claims (11)

비솔더범프를 가지는 복수개의 칩, 상기 비솔더범프와의 접속을 위한 상부 금속패드 및 외부회로기판과의 접속을 위한 하부 금속패드를 가지는 플렉서블 기판을 포함하며, 상기 비솔더범프와 금속패드는 제1 접착제층을 매개하여 결합되며, 칩의 후면간 또는 칩의 후면과 플렉서블 기판의 후면간 결합을 위한 제2 접착제층을 포함하여 입체적층이 가능한 3차원 칩적층 패키지 모듈.And a flexible substrate having a plurality of chips having a non-solder bump, an upper metal pad for connecting with the non-solder bump, and a lower metal pad for connecting with an external circuit board, wherein the non-solder bump and the metal pad are formed of a first substrate. 1 is a three-dimensional chip stack package module that is coupled via an adhesive layer, including a second adhesive layer for bonding between the back of the chip or the back of the chip and the back of the flexible substrate. 제 1항에 있어서, 제2 접착제는 저온 속경화형 접착제인 것을 특징으로 하는 3차원 칩적층 패키지 모듈.The 3D chip stack package module according to claim 1, wherein the second adhesive is a low temperature fast curing adhesive. 제 1항에 있어서, 비솔더범프는 금스터드 범프, 구리스터드 범프, 무전해 니켈 범프, 전해 금범프의 군에서 선택되어지는 것을 특징으로 하는 3차원 칩적층 패키지 모듈.The 3D chip stack package module according to claim 1, wherein the non-solder bump is selected from the group of gold stud bump, copper stud bump, electroless nickel bump, and electrolytic gold bump. 제 1항에 있어서, 제1 접착제는 전도성 접착제 또는 비전도성 접착제인 것을 특징으로 하는 3차원 칩적층 패키지 모듈.The three-dimensional chip stack package module according to claim 1, wherein the first adhesive is a conductive adhesive or a non-conductive adhesive. 제 1항에 있어서, 전도성 접착제는 이방성 전도성 접착제인 것을 특징으로 하는 3차원 칩적층 패키지 모듈.The three-dimensional chip stack package module according to claim 1, wherein the conductive adhesive is an anisotropic conductive adhesive. 제 1항에 있어서, 제1 또는 제2 접착제는 필름 또는 페이스트형 접착제인 것을 특징으로 하는 3차원 칩적층 패키지 모듈.The three-dimensional chip stack package module according to claim 1, wherein the first or second adhesive is a film or paste adhesive. 제 1항에 있어서, 하부의 금속패드의 일부에 볼 그리드 어레이용 솔더볼이 형성된 것을 특징으로 하는 3차원 칩적층 패키지 모듈.The 3D chip stack package module according to claim 1, wherein a solder ball for ball grid array is formed on a part of the lower metal pad. 비솔더범프를 가지는 복수개의 칩을 연성기판에 형성된 금속패드에 접착제를 매개하여 부착하는 단계; 상기 부착된 칩의 후면간 또는 칩의 후면과 플렉서블 기판의 후면간 부착을 매개하여 복수개의 칩을 3차원 적층하는 단계를 포함하는 3차원 칩적층 패키지 모듈의 제조방법.Attaching a plurality of chips having a non-solder bump to a metal pad formed on the flexible substrate by an adhesive; 3. A method of manufacturing a 3D chip stack package module, comprising: stacking a plurality of chips three-dimensionally by attaching the back surface of the attached chip or between the back surface of the chip and the back surface of the flexible substrate. 제 8항에 있어서, 비솔더범프는 웨이퍼 단위에서 금속패드상에 부착되어지는 것을 특징으로 하는 3차원 칩적층 패키지 모듈의 제조방법.10. The method of claim 8, wherein the non-solder bumps are attached to the metal pads on a wafer basis. 제 9항에 있어서, 칩의 후면간 또는 칩의 후면과 플렉서블 기판의 후면간 부착은 저온 속경화형 접착제를 매개하여 이루어지는 것을 특징으로 하는 3차원 칩적층 패키지 모듈의 제조방법.10. The method of claim 9, wherein the rear surface of the chip or the rear surface of the chip and the rear surface of the flexible substrate are attached by a low temperature fast curing adhesive. 제 8항에 있어서, 하부의 금속패드의 일부에 볼 그리드 어레이용 솔더볼이 형성되는 단계를 포함하는 것을 특징으로 하는 3차원 칩적층 패키지 모듈의 제조방법.The method of claim 8, further comprising forming a solder ball for ball grid array on a portion of the lower metal pad.
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