KR100692529B1 - 최적화된 딜레이 타임 결정 방법, 장치 및 최적화된 딜레이타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한기록매체 - Google Patents

최적화된 딜레이 타임 결정 방법, 장치 및 최적화된 딜레이타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한기록매체 Download PDF

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Abstract

최적화된 딜레이 타임 결정 방법, 장치 및 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체가 개시된다. 본 발명은 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 최적화된 딜레이 타임을 결정하여 마스터/슬레이브 시스템의 속도 저하 및 시스템 과부하를 방지하기 위해, 마스터는 소정의 딜레이 타임으로 데이터 패킷을 슬레이브로 송신하고, 송신한 데이터 패킷이 수신되었는지를 판단하여, 데이터 패킷이 수신되지 않았다고 판단된 경우, 딜레이 타임을 소정의 간격만큼 증가시켜서 데이터 패킷을 송신하고, 그 수신여부를 판단하는 것을 반복하고, 데이터 패킷이 수신되었다고 판단된 경우, 그 때의 딜레이 타임을 마스터에서 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임으로 결정한다.
딜레이 타임(Delay Time), EEPROM

Description

최적화된 딜레이 타임 결정 방법, 장치 및 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체 {Method and apparatus for determining optimal delay time, and computer-readable storage medium storing optimal delay time determining program}
도 1은 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임을 설명하기 위한 도,
도 2는 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 데이터 패킷을 종래의 딜레이 타임으로 송신하는 방법을 설명하기 위한 흐름도,
도 3은 본 발명의 일 실시예에 따른, 데이터 패킷 간의 딜레이 타임을 결정하는 방법을 설명하기 위한 흐름도,
도 4는 본 발명의 일 실시예에 따른, 데이터 패킷 간의 딜레이 타임을 결정하는 과정을 설명하기 위한 도, 그리고,
도 5는 본 발명의 일 실시예에 따른, 최적화된 딜레이 타임 결정 방법을 수행하는 장치의 기능 블럭도이다.
* 도면 주요부분에 대한 부호의 설명 *
300 : 마스터 400 : 슬레이브
310 : 송신부 320 : 판단부
330 : 결정부 340 : 딜레이 타임 결정 장치
본 발명은 최적화된 딜레이 타임 결정 방법, 장치 및 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체에 관한 것으로, 더욱 상세하게는 최적의 딜레이 타임을 결정하여 시스템의 속도 저하 및 시스템 과부하를 방지하기 위한, 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임을 최적으로 결정하는 방법, 장치 및 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체에 관한 것이다.
도 1은 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임을 설명하기 위한 도이다. 마스터와 슬레이브간의 통신을 위해 IIC 버스(Bus)가 사용될 수 있다. IIC 버스(Inter IC Bus)는, 클럭 라인인 SCL(Serial clock) 라인과 데이터를 전송하기 위한 SDA(Serial Data) 라인을 이용하여, 마스터와 슬레이브간의 동기화(Synchronization)된 양방향 통신(Communication)을 허용한다.
마스터(Master)는 슬레이브(Slave)로 데이터를 전송한다. 마스터는 예를 들어 마이크로 컨트롤러(Microcontroller) 등일 수 있고, 슬레이브는 EEPROM (Electrically Erasable and Programmable Read Only Memory) 등일 수 있다. EEPROM은 전기적으로 지우거나 프로그램을 재기록할 수 있는 읽기 전용 기억 장치 이다. 전기적으로 판독이나 기록을 할 수 있어서 시스템 내에 내장된 상태로 프로그램을 다시 할 수 있다.
마스터가 슬레이브에 데이터("데이터 패킷(DATA PACKET)"이라고도 함)를 송신하고, 슬레이브는 송신한 데이터를 유효하게 수신한 경우, 통상적으로 마스터로 데이터가 유효하게 수신되었음을 나타내는 ACK 신호를 송신한다. 한편, 본원 명세서에서 데이터와 데이터 패킷은, 특별히 구별할 필요가 없는 한, 서로 같은 의미로 사용된다.
IIC 버스 프로토콜을 이용하는 경우처럼, 슬레이브가 소정의 데이터를 기록하는 동안, 마스터가 그 다음 데이터를 송신하면 슬레이브는 당해 데이터를 수신하지 못하므로 당해 데이터를 수신하였음을 나타내는 ACK(Acknowledge)신호를 전송할 수 없게 된다. 그러므로, 마스터는 소정의 데이터를 송신한 후 슬레이브가 그 소정의 데이터를 수신하여 충분히 처리할 시간이 경과한 후에 그 다음 데이터를 슬레이브로 송신해야 한다. 이와 같이 마스터에서 슬레이브로 송신하는 데이터들 간에 필요한 시간 간격을 딜레이 타임(Delay Time)이라고 한다.
이러한 딜레이 타임은 슬레이브가 가지는 고유 특성에 의해 정해진다. 예를 들어 EEPROM은 각 제품마다, 수신받은 데이터를 기록하는 데 소요되는 시간인 라이트 사이클 타이밍(Write Cycle Timing)이 스펙(Specification)으로 정해져 있다. 이 경우 딜레이 타임은 라이트 사이클 타이밍을 고려하여 설정된다.
한편, 종래의 경우 마스터는 제품마다 딜레이 타임을 고정시키고, 고정된 딜레이 타임으로 슬레이브로 데이터를 송신한다. 이와 같은 경우, 후술하는 바와 같 이 마스터와 슬레이브간의 속도가 저하되거나 과부하가 발생하게 된다.
도 2를 참조하여, 종래의 마스터에서 고정된 딜레이 타임을 사용하여 슬레이브로 데이터를 보내는 경우를 설명한다. 도 2는 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 데이터 패킷을 종래의 딜레이 타임으로 송신하는 방법을 설명하기 위한 흐름도이다.
S100단계에서 마스터는 미리 설정된 딜레이 타임으로 데이터 패킷을 슬레이브로 송신한다. 마스터는 송신한 데이터 패킷에 대해 슬레이브로부터 ACK신호를 수신했는지 여부를 판단한다(S110). 슬레이브가 유효하게 수신하였다는 것을 나타내는 ACK신호를 마스터가 수신한 경우(S110: Y)에는, 당해 데이터 패킷의 송신이 성공적임을 나타내므로, 다음의 데이터 패킷을 동일한 딜레이 타임으로 송신한다.
마스터가 ACK신호를 슬레이브로부터 수신하지 못한 경우(S110: N)에는, 다시 단계 S100을 수행한다. 즉, 동일한 딜레이 타임으로 데이터 패킷을 다시 송신한다. 이와 같은 동작이 반복되면 마스터/슬레이브 시스템의 속도가 저하될 수 있다. 더욱이, 미리 설정된 딜레이 타임이 짧은 경우에는 마스터가 ACK신호를 수신할 때까지 같은 데이터를 계속해서 송신해야 하므로 시스템의 속도가 훨씬 저하된다. 이와 반대로 딜레이 타임이 지나치게 길게 설정된 경우에는, 너무 많은 딜레이로 인하여 마스터/슬레이브 시스템에 과부하가 발생될 수 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 최적화된 딜레이 타임을 결정하여 마스터/슬레이브 시스템의 속도 저하 및 시스템 과부 하를 방지하기 위한 최적화된 딜레이 타임 결정 방법, 장치 및 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른, 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임을 결정하는 방법은, 소정의 딜레이 타임으로 데이터 패킷을 상기 슬레이브로 송신하는 송신단계, 송신한 상기 데이터 패킷이 수신되었는지를 판단하는 판단단계, 상기 데이터 패킷이 수신되지 않았다고 판단된 경우, 상기 딜레이 타임을 소정의 간격만큼 증가시켜서 상기 송신단계 및 상기 판단단계를 반복하는 단계, 상기 데이터 패킷이 수신되었다고 판단된 경우, 상기 딜레이 타임을 상기 마스터에서 상기 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임으로 결정하는 단계를 포함한다.
바람직하게는, 상기 슬레이브는 기록 가능한 메모리이고, 상기 소정의 딜레이 타임은 상기 메모리의 라이트 사이클 타이밍(Write Cycle Timing)보다 더 작은 값으로 초기화된 것이다.
바람직하게는, 상기 메모리는 EEPROM(Electrically Erasable and Programmable Read Only Memory)인 것이다.
바람직하게는, 상기 직렬 데이터 라인은, IIC(Inter IC Bus) 데이터 라인이다.
한편, 본 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임을 결정하는 장치는, 소정의 딜레이 타임으로 데이터 패 킷을 상기 슬레이브로 송신하는 송신부, 상기 송신부가 송신하는 데이터 패킷이 수신되었는지를 판단하는 판단부, 및 상기 데이터 패킷이 수신되었다고 판단된 경우, 상기 딜레이 타임을 상기 마스터에서 상기 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임으로 결정하는 결정부를 포함하며, 상기 판단부가 상기 데이터 패킷이 수신되지 않았다고 판단한 경우, 상기 송신부는 상기 딜레이 타임을 소정의 간격만큼 증가시켜서 데이터 패킷을 상기 슬레이브로 송신하는 것이다.
바람직하게는, 상기 슬레이브는 기록 가능한 메모리이고, 상기 소정의 딜레이 타임은 상기 메모리의 라이트 사이클 타이밍보다 더 작은 값으로 초기화된 것이다.
바람직하게는, 상기 메모리는 EEPROM(Electrically Erasable and Programmable Read Only Memory)이다.
바람직하게는, 상기 직렬 데이터 라인은, IIC(Inter IC Bus) 데이터 라인이다.
한편, 본 발명에 따른, 컴퓨터로 읽을 수 있는 기록매체는, 직렬 데이터 라인을 통하여 소정의 딜레이 타임으로 데이터 패킷을 슬레이브로 송신하는 송신단계, 송신한 상기 데이터 패킷이 수신되었는지를 판단하는 판단단계, 상기 데이터 패킷이 수신되지 않았다고 판단된 경우, 상기 딜레이 타임을 소정의 간격만큼 증가시켜서 상기 송신단계 및 상기 판단단계를 반복하는 단계, 및 상기 데이터 패킷이 수신되었다고 판단된 경우, 상기 딜레이 타임을 상기 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임으로 결정하는 단계를 수행할 수 있는 프로그램이 기록된다.
바람직하게는, 상기 슬레이브는 기록 가능한 메모리이고, 상기 소정의 딜레이 타임은 상기 메모리의 라이트 사이클 타이밍보다 더 작은 값으로 초기화된 것이다.
바람직하게는, 상기 메모리는 EEPROM(Electrically Erasable and Programmable Read Only Memory)이다.
바람직하게는, 상기 직렬 데이터 라인은, IIC(Inter IC Bus) 데이터 라인이다.
이하에서는 도면을 참조하여 본 발명을 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른, 데이터 패킷 간의 딜레이 타임을 결정하는 방법을 설명하기 위한 흐름도이다.
S200단계에서는, 기설정된 딜레이 타임으로 데이터 패킷을 슬레이브로 송신한다. 바람직하게는, 기설정된 딜레이 타임은 가능한 한 작은 값으로 초기화된 값(이하 "초기화된 딜레이 타임")이다. 예를 들면, 슬레이브가 EEPROM인 경우, 초기화된 딜레이 타임은 라이트 사이클 타이밍보다 훨씬 작은 값으로 초기화된 값이다. 여기에서, 데이터 패킷은, 기설정된 딜레이 타임으로 구분되는 데이터들을 의미한다.
슬레이브, 예를 들어 EEPROM은 각 제품마다, 수신받은 데이터를 기록하는 데 소요되는 시간인 라이트 사이클 타이밍(Write Cycle Timing)이 스펙(Specification)으로 정해져 있고, 통상적으로는 이보다 작은 시간을 딜레이 타임으로 사용하고 있다. 그러나, 칩(Chip)의 단품 특성에 따라 소요되는 시간이 불특정한 바, 라이트 사이클 타이밍보다 작은 시간을 일률적으로 딜레이 타임으로 정해 사용할 경우, 위에서 말한 바와 같이 시스템의 속도 저하나 시스템 과부하가 발생한다. 그러므로, 라이트 사이클 타이밍보다 더 작은 값으로 딜레이 타임을 초기화한 후 후술할 단계에 따라 딜레이 타임을 증가시켜 감으로써, 단품 특성을 고려한 최적의 딜레이 타임을 찾아낸다.
단계 S210에서는, 단계 S200에서 송신한 데이터 패킷이 유효하게 수신되었는지를 판단한다. 바람직하게는, 슬레이브로 송신한 데이터 패킷이 유효하게 수신되었음을 나타내는 ACK신호가 수신되었는지 여부에 기초하여, 판단한다(S210). IIC 버스 프로토콜을 이용하여 슬레이브에 데이터를 기록하는 경우, 하나의 데이터 패킷은 슬레이브의 어드레스(Address)에 관한 정보와 데이터를 기록할 어드레스에 관한 정보, 그리고 기록할 데이터를 포함한다. IIC 버스 프로토콜을 이용하여 슬레이브에 데이터를 기록하는 경우, 슬레이브의 어드레스(Address)에 관한 정보를 송신한 후 ACK신호를 수신하고, 데이터를 기록할 어드레스에 관한 정보를 송신한 후 ACK신호를 수신하고, 그리고 기록할 데이터를 송신한 후 ACK신호를 수신한다. 그러므로, 데이터 패킷 내에 있는 슬레이브의 어드레스(Address)에 관한 정보와 데이터를 기록할 어드레스에 관한 정보, 그리고 기록할 데이터중 어느 것에 대해서라도 슬레이브로부터 ACK신호를 수신하지 못하면, 당해 데이터 패킷이 유효하게 수신되지 않았다고 판단한다.
단계 S220에서는, ACK신호를 수신하지 못한 경우(S210: N) 초기화된 딜레이 타임을 기설정된 간격만큼 증가시킨다. 초기화된 딜레이 타임을 그대로 사용하는 경우, 또 다시 ACK 신호를 수신하지 못할 염려가 있기 때문이다. 여기서 기설정된 간격은 과도한 시행착오 없이 적절하게 설정될 수 있다. 기설정된 간격이 너무 작으면, 최적화된 딜레이 타임을 결정하는 데 시간이 걸릴 수 있고, 기설정된 간격이 너무 크면, 최적화된 딜레이 타임을 찾지 못할 수 있다.
ACK신호를 수신하지 못한 경우(S210: N)에는, 상술한 단계 S220, S200, S210이 다시 반복된다.
ACK신호를 수신한 경우(S210: Y)에는, ACK신호를 수신했을 때 사용한 딜레이 타임을, 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임으로 결정한다(S230).
S230단계에서 결정된 딜레이 타임은 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 최적화된 딜레이 타임으로 볼 수 있고, 그 다음 데이터 패킷을 송신할 때에는 S230단계에서 결정된 딜레이 타임을 사용하여 송신하면 된다.
도 4는 본 발명의 일 실시예에 따른, 데이터 패킷 간의 딜레이 타임을 결정하는 과정을 설명하기 위한 도이다.
도 4의 (a)는, 슬레이브가 기록 가능한 메모리인 경우, 예를 들면 EEPROM의 라이트 사이클 타이밍(Write Cycle Timing)(tw)을 의미한다.
라이트 사이클 타이밍이 도 4(a)처럼 주어진 경우, 본 발명에 따른 최적화된 딜레이 타임을 결정하는 방법을 설명한다.
우선, 도 4(b)에 나타난 바와 같은 딜레이 타임(td1)으로 데이터 패킷을 슬레이브로 송신한다(S200). 여기서, 딜레이 타임(td1)은 3ms일 수 있다. 이 경우, 슬레이브로부터 데이터 패킷을 유효하게 수신했음을 알리는 ACK 신호를 수신하지 못한다(S210: N). 슬레이브의 라이트 사이클 타이밍(tw)이 딜레이 타임(td1)보다 크기 때문이다.
다음에, 도 4(c)에 나타난 바와 같이 기설정된 간격만큼 증가시킨 딜레이 타임(td2)으로 데이터 패킷을 슬레이브로 송신한다(S220, S200). 여기서, 딜레이 타임(td2)은 8ms일 수 있다. 이 경우에도, 슬레이브의 라이트 사이클 타이밍(tw)이 딜레이 타임(td2) 보다 크기 때문에, ACK 신호를 수신하지 못한다(S210: N).
다시, 도 4(d)에 나타난 바와 같이 기설정된 간격만큼 증가시킨 딜레이 타임(td)으로 데이터 패킷을 슬레이브로 송신한다(S220, S200). 여기서, 딜레이 타임(td)은 13ms일 수 있다. 이 경우는, 슬레이브의 라이트 사이클 타이밍(tw)보다 딜레이 타임(td)이 근소하게 크므로, ACK 신호를 수신 받는다(S210: Y). 따라서, 도 4(d)에 나타낸 딜레이 타임(td)이 딜레이 타임으로 결정될 수 있다(S230).
본 실시예에서는, 딜레이 타임의 기설정된 간격을 2번 변경시킨 것으로 설명하였지만, 기설정된 간격의 크기를 작게하여 상술한 바와 같은 S22O, S200, S210를 보다 많이 반복하면, 더 최적화된 딜레이 타임을 결정할 수 있다.
상술한 본원 발명은 프로그램화되어 컴퓨터로 판독 가능한 기록 매체, 예를 들면 CD-ROM, 자기 디스크등에 기록될 수 있다.
도 5는 본 발명의 일 실시예에 따른, 최적화된 딜레이 타임 결정 방법을 수행하는 장치의 기능 블럭도이다.
본 최적화된 딜레이 타임 결정 장치(340)는 마스터(300)내의 일부로서 구현될 수 있으며, 송신부(310), 판단부(320), 결정부(330)를 포함한다.
송신부(310)는 초기화된 딜레이 타임으로 데이터 패킷을 슬레이브로 송신한다. 초기화된 딜레이 타임은 미리 최소값으로 설정된 값이다. IIC 버스 프로토콜을 이용하여 슬레이브(400)에 데이터를 기록하고자 할 때에는 슬레이브(400)의 어드레스(Address)에 관한 정보와 데이터를 기록할 어드레스에 관한 정보, 그리고 기록할 데이터를 하나의 데이터 패킷으로 본다.
판단부(320)는 송신부(310)에서 송신한 데이터 패킷이 유효하게 수신되었는지 여부를 판단한다. 바람직하게는, 판단부(320)는, 슬레이브(400)로부터, 송신한 데이터 패킷이 유효하게 수신되었다는 ACK신호를 수신하는 지 여부에 기초하여, 판단한다. IIC 버스 프로토콜을 이용하여 슬레이브에 데이터를 기록하는 경우, 슬레이브의 어드레스(Address)에 관한 정보를 송신한 후 ACK신호를 수신하고, 데이터를 기록할 어드레스에 관한 정보를 송신한 후 ACK신호를 수신하고, 그리고 기록할 데이터를 송신한 후 ACK신호를 수신한다. 그러므로, 데이터 패킷 내에 있는 슬레이브의 어드레스(Address)에 관한 정보와 데이터를 기록할 어드레스에 관한 정보, 그리고 기록할 데이터중 어느 것에 대해서라도 ACK신호를 수신하지 못하면, 판단부(320)는 송신한 데이터 패킷을 슬레이브(400)가 수신하지 못한 것으로 판단한다.
송신부(310)는, 판단부(320)에 의해 슬레이브가 유효하게 데이터 패킷을 수신하지 못했다고 판단된 경우, 초기화된 딜레이 타임을 기설정된 간격만큼 증가시켜서 데이터 패킷을 슬레이브로 다시 송신한다.
결정부(330)는, 판단부(320)에 의해 슬레이브가 유효하게 데이터 패킷을 수신했다고 판단된 경우, ACK신호를 수신한 때의 딜레이 타임을 마스터에서 직렬 데 이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 최적화된 딜레이 타임으로 결정한다.
이후, 데이터 패킷을 송신할 때에는 결정부(330)에서 결정된 딜레이 타임을 사용하여 송신하면 된다.
이상 설명한 바와 같이, 본 발명인 최적화된 딜레이 타임 결정 방법, 장치 및 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체에 따르면, 최적의 딜레이 타임을 결정하여 시스템의 속도 저하 및 시스템 과부하를 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (12)

  1. 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임을 결정하는 방법에 있어서,
    기설정된 딜레이 타임으로 데이터 패킷을 상기 슬레이브로 송신하는 송신단계;
    송신한 상기 데이터 패킷이 수신되었는지를 판단하는 판단단계;
    상기 데이터 패킷이 수신되지 않았다고 판단된 경우, 상기 딜레이 타임을 기설정된 간격만큼 증가시켜서 상기 송신단계 및 상기 판단단계를 반복하는 단계; 및
    상기 데이터 패킷이 수신되었다고 판단된 경우, 상기 딜레이 타임을 상기 마스터에서 상기 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임으로 결정하는 단계;를 포함하는 최적화된 딜레이 타임 결정 방법.
  2. 제1항에 있어서,
    상기 슬레이브는 기록 가능한 메모리이고,
    상기 기설정된 딜레이 타임은 상기 메모리의 라이트 사이클 타이밍(Write Cycle Timing)보다 더 작은 값으로 초기화된 것인, 최적화된 딜레이 타임 결정 방법.
  3. 제2항에 있어서,
    상기 메모리는 EEPROM(Electrically Erasable and Programmable Read Only Memory)인 것인, 최적화된 딜레이 타임 결정 방법.
  4. 제1항에 있어서,
    상기 직렬 데이터 라인은, IIC(Inter IC Bus) 데이터 라인인 것인, 최적화된 딜레이 타임 결정 방법.
  5. 마스터에서 직렬 데이터 라인을 통하여 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임을 결정하는 장치에 있어서,
    기설정된 딜레이 타임으로 데이터 패킷을 상기 슬레이브로 송신하는 송신부;
    상기 송신부가 송신하는 데이터 패킷이 수신되었는지를 판단하는 판단부; 및
    상기 데이터 패킷이 수신되었다고 판단된 경우, 상기 딜레이 타임을 상기 마스터에서 상기 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임으로 결정하는 결정부; 를 포함하며,
    상기 판단부가 상기 데이터 패킷이 수신되지 않았다고 판단한 경우, 상기 송신부는 상기 딜레이 타임을 기설정된 간격만큼 증가시켜서 데이터 패킷을 상기 슬레이브로 송신하는 것인,최적화된 딜레이 타임 결정 장치.
  6. 제5항에 있어서,
    상기 슬레이브는 기록 가능한 메모리이고,
    상기 기설정된 딜레이 타임은 상기 메모리의 라이트 사이클 타이밍보다 더 작은 값으로 초기화된 것인, 최적화된 딜레이 타임 결정 장치.
  7. 제6항에 있어서,
    상기 메모리는 EEPROM(Electrically Erasable and Programmable Read Only Memory)인 것인, 최적화된 딜레이 타임 결정 장치.
  8. 제5항에 있어서,
    상기 직렬 데이터 라인은, IIC(Inter IC Bus) 데이터 라인인 것인, 최적화된 딜레이 타임 결정 장치.
  9. 직렬 데이터 라인을 통하여 기설정된 딜레이 타임으로 데이터 패킷을 슬레이브로 송신하는 송신단계;
    송신한 상기 데이터 패킷이 수신되었는지를 판단하는 판단단계;
    상기 데이터 패킷이 수신되지 않았다고 판단된 경우, 상기 딜레이 타임을 기설정된 간격만큼 증가시켜서 상기 송신단계 및 상기 판단단계를 반복하는 단계; 및
    상기 데이터 패킷이 수신되었다고 판단된 경우, 상기 딜레이 타임을 상기 슬레이브로 송신하는 데이터 패킷 간의 딜레이 타임으로 결정하는 단계;를 수행할 수 있는 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체.
  10. 제9항에 있어서,
    상기 슬레이브는 기록 가능한 메모리이고,
    상기 기설정된 딜레이 타임은 상기 메모리의 라이트 사이클 타이밍보다 더 작은 값으로 초기화된 것인, 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체.
  11. 제10항에 있어서,
    상기 메모리는 EEPROM(Electrically Erasable and Programmable Read Only Memory)인 것인, 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체.
  12. 제9항에 있어서,
    상기 직렬 데이터 라인은, IIC(Inter IC Bus) 데이터 라인인 것인, 최적화된 딜레이 타임 결정 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체.
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