KR100691186B1 - Method for Manufacturing Vertical Structure Light Emitting Diode - Google Patents

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Abstract

칩 분리 공정이 용이한 수직구조 발광 다이오드의 제조 방법을 제공한다. 본 발명에 따른 수직구조 발광 다이오드의 제조 방법은, 복수의 소자 영역과 적어도 하나의 소자 분리 영역을 갖는 성장용 기판 상에 n형 클래드층, 활성층 및 p형 클래드층이 순차 배치된 발광 구조물을 형성하는 단계와; 상기 발광 구조물 상에 p측 전극을 형성하는 단계와; 각각의 상기 소자 영역의 상기 p측 전극 상에 제1 도금층의 패턴을 선택적으로 형성하는 단계와; 상기 제1 도금층의 상면을 포함한 전면 상에 제2 도금층을 형성하는 단계와; 상기 성장용 기판을 제거하고, 상기 n형 클래드층 상에 n측 전극을 형성하는 단계를 포함한다.Provided is a method of manufacturing a vertical structure light emitting diode having an easy chip separation process. In the method of manufacturing a vertical structure light emitting diode according to the present invention, a light emitting structure in which an n-type cladding layer, an active layer, and a p-type cladding layer is sequentially disposed on a growth substrate having a plurality of device regions and at least one device isolation region is formed. Making a step; Forming a p-side electrode on the light emitting structure; Selectively forming a pattern of a first plating layer on the p-side electrode of each of the device regions; Forming a second plating layer on the entire surface including the top surface of the first plating layer; Removing the growth substrate and forming an n-side electrode on the n-type cladding layer.

LED, 발광 소자, 수직구조 LED, light emitting device, vertical structure

Description

수직구조 발광 다이오드의 제조 방법{Method for Manufacturing Vertical Structure Light Emitting Diode}Method for manufacturing vertical structure light emitting diodes

도 1a 내지 도 1g는 종래의 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a conventional vertical structured light emitting diode.

도 2 내지 도 11은 본 발명의 일 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.2 to 11 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to an embodiment of the present invention.

도 12는 도 10에 도시된 구조물의 평면도이다.12 is a plan view of the structure shown in FIG. 10.

도 13은 도 11에 도시된 수직구조 발광 다이오드들의 평면도이다.FIG. 13 is a plan view of the vertical light emitting diodes illustrated in FIG. 11.

도 14 내지 도 18은 본 발명의 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.14 to 18 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to another embodiment of the present invention.

도 19 내지 도 24는 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.19 to 24 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to still another embodiment of the present invention.

도 25 내지 도 30은 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.25 to 30 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to still another embodiment of the present invention.

도 31 내지 도 36은 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다.31 to 36 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to still another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

100, 200: 발광 다이오드 101: 사파이어 기판100 and 200: light emitting diode 101: sapphire substrate

115a: n형 클래드층 115b: 활성층115a: n-type cladding layer 115b: active layer

115c: p형 클래드층 115: 발광 구조물115c: p-type cladding layer 115: light emitting structure

106: p측 전극 108: 도금 시드층106: p-side electrode 108: plating seed layer

110: 포토레지스트 패턴 116: 제1 도금층110: photoresist pattern 116: first plating layer

117, 117', 127: 제2 도금층 118: 보호막 117, 117 ', 127: second plating layer 118: protective film

119: n측 전극 120: 트렌치119: n-side electrode 120: trench

본 발명은 반도체 발광 소자의 제조 방법에 관한 것으로, 특히 개별 소자로의 칩 분리 공정을 용이하게 수행할 수 있는 수직구조 발광 다이오드의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor light emitting device, and more particularly, to a method of manufacturing a vertical structure light emitting diode that can easily perform a chip separation process into individual devices.

AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 표현되는 GaN계 반도체는 청색, 자외선 영역의 발광에 적합한 화합물 반도체 물질로서, 청색 또는 녹색 발광 다이오드(LED) 소자에 사용되고 있다. 일반적으로 사용되는 수평구조 GaN계 LED는 사파이어 기판과, 그 위에 순차 적층된 n형 GaN계 클래드층, 활성층 및 p형 GaN계 클래드층을 포함한다. 이러한 수평구조 GaN계 LED에서는 p측 전극 및 n측 전극이 모두 소자의 상부에 (소자의 동일한 쪽에) 배치되어 있기 때문에, 충분한 발광 면적을 제공하기 위해서는 LED 소자의 면적이 넓어져야 한다. 또한, 전류 확산을 위한 투명 전극과 n측 전극이 서로 가깝게 위치해 있기 때문에, 정전기 방전(electrostatic discharge)에 취약하다. GaN-based semiconductors represented by Al x Ga y In (1-xy) N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) are compound semiconductor materials suitable for emitting light in the blue and ultraviolet regions. As a blue or green light emitting diode (LED) device. Generally used horizontal GaN-based LEDs include a sapphire substrate, an n-type GaN-based cladding layer, an active layer, and a p-type GaN-based cladding layer sequentially stacked thereon. In the horizontal GaN-based LED, since both the p-side electrode and the n-side electrode are disposed on the same side of the device (on the same side of the device), the area of the LED device must be enlarged to provide a sufficient light emitting area. In addition, since the transparent electrode and the n-side electrode for the current diffusion is located close to each other, it is vulnerable to electrostatic discharge.

상기한 단점을 갖는 수평구조 GaN계 LED 대신에, 최근에는 GaN계 반도체 성장용 기판으로서 전도성 SiC 기판을 사용한 수직구조 GaN계 LED가 사용되고 있다. 그러나, 이 경우 고가의 SiC 기판을 사용하여야 하는 문제가 있다. 또 다른 형태의 수직구조 GaN계 LED는, 전도성 기판의 접합 공정과 사파이어 기판의 분리 공정을 통해 제조된다. 예를 들어, 한국공개특허공보 10-2004-0058479호에는, Si 등의 도전성 기판의 접착 공정, 사파이어 기판의 분리 공정 및 도전성 기판의 다이싱(dicing) 공정을 포함하는 수직구조 GaN계 LED의 제조 방법을 개시하고 있다. Instead of a horizontal GaN-based LED having the above disadvantages, recently, a vertical GaN-based LED using a conductive SiC substrate has been used as a GaN-based semiconductor growth substrate. However, in this case, there is a problem that an expensive SiC substrate should be used. Another type of vertical GaN-based LED is manufactured through a bonding process of a conductive substrate and a separation process of a sapphire substrate. For example, Korean Laid-Open Patent Publication No. 10-2004-0058479 discloses manufacturing a vertical GaN-based LED including a bonding process of a conductive substrate such as Si, a separation process of a sapphire substrate, and a dicing process of a conductive substrate. A method is disclosed.

도 1a 내지 도 1g는 종래 기술에 따른 수직구조 GaN계 발광 다이오드 제조 방법의 일례를 나타내는 단면도들이다. 먼저, 도 1a를 참조하면, 사파이어 기판(11) 상에 GaN계 반도체로 된 n형 클래드층(15a), 활성층(15b) 및 p형 클래드층(15c)를 순차 형성하여 발광 구조물(15)을 얻는다. 그 후, 도 1b에 도시된 바와 같이, 발광 구조물(15)에 트렌치(20)를 형성하여 발광 구조물(15)을 개별 소자 영역으로 분리한다. 그리고 나서, 도 1c에 도시된 바와 같이 p형 클래드층(15c) 상에 p 측 전극(16)을 형성한다. 그 후, 도 1d에 도시된 바와 같이, 도전성 접착층(17)을 이용하여 Si 또는 GaAs 등의 도전성 기판(21)을 p측 전극(16) 상에 접합한다. 그리고 나서, 레이저광(18)을 조사하여 사파이어 기판(11)을 분리한다. 이에 따라, 도 1e에 도시된 바와 같이 사파이어 기판(11)이 제거된 구조물을 얻게 된다. 그 후, 도 1f에 도시된 바와 같이, n형 클래드층(15a) 상에 n측 전극(19)을 형성한다. 도 1f에서는, 도 1e의 구조가 역전되어 있다(상하가 반전되어 있음). 다음으로, 도 1g에 도시된 바와 같이, 도 1f의 결과물을 개별 소자로 절단한다. 이에 따라, 다수의 수직구조 발광 다이오드(10)가 동시에 얻어지게 된다.1A to 1G are cross-sectional views illustrating an example of a method of manufacturing a vertical GaN-based light emitting diode according to the prior art. First, referring to FIG. 1A, an n-type cladding layer 15a, an active layer 15b, and a p-type cladding layer 15c of GaN-based semiconductors are sequentially formed on a sapphire substrate 11 to form a light emitting structure 15. Get Thereafter, as shown in FIG. 1B, a trench 20 is formed in the light emitting structure 15 to separate the light emitting structure 15 into individual device regions. Then, as shown in FIG. 1C, the p-side electrode 16 is formed on the p-type cladding layer 15c. Thereafter, as shown in FIG. 1D, the conductive substrate 21 such as Si or GaAs is bonded onto the p-side electrode 16 using the conductive adhesive layer 17. Then, the laser light 18 is irradiated to separate the sapphire substrate 11. Accordingly, as shown in FIG. 1E, a structure in which the sapphire substrate 11 is removed is obtained. Thereafter, as shown in Fig. 1F, an n-side electrode 19 is formed on the n-type cladding layer 15a. In Fig. 1F, the structure of Fig. 1E is reversed (upside down and downside down). Next, as shown in FIG. 1G, the resultant of FIG. 1F is cut into individual elements. Accordingly, a plurality of vertical light emitting diodes 10 are obtained at the same time.

상기 종래의 제조 방법에 의하면, 칩 분리를 위해서 도전성 기판(21)을 개별 소자로 절단하는 공정을 수행한다. 그러나, 도 1f에 도시된 바와 같은 도전성 기판(21)을 절단하기 위해서는, 절단 휠로 기판(21)을 커팅하는 다이싱 공정을 수행하거나 스크라이빙 및 브레이킹(scribing and breaking) 공정 등의 복잡한 공정을 수행하여야 한다. 따라서, 칩 분리를 위한 절단 공정으로 인해, 제조 비용이 상승되고 전체 공정 시간이 지연된다. 또한, 도전성 기판(21)으로서 Si 기판 또는 GaAs 기판을 사용할 경우, 기판(21)의 열전도가 우수하지 않기 때문에, 열 방출 효율이 좋지 않고 고전류 인가시 소자 특성이 열화된다. 나아가, 도전성 기판 접합시 발광 구조물(15)에 크랙 등이 발생하여 소자가 손상될 수도 있다. 이러한 문제는 GaN계 LED 뿐만 아니라 AlGaInP계 반도체 또는 AlGaAs계 반도체 등 다른 3-5족 화합물 반도체를 사용한 수직구조 발광 다이오드의 제조 공정에서도 발생될 수 있다.According to the conventional manufacturing method, a step of cutting the conductive substrate 21 into individual elements for chip separation is performed. However, in order to cut the conductive substrate 21 as shown in FIG. 1F, a complicated process such as a scribing and breaking process or a dicing process of cutting the substrate 21 with a cutting wheel is performed. It must be done. Thus, due to the cutting process for chip separation, the manufacturing cost is increased and the overall process time is delayed. In addition, when the Si substrate or the GaAs substrate is used as the conductive substrate 21, since the thermal conductivity of the substrate 21 is not excellent, the heat dissipation efficiency is not good and the device characteristics are deteriorated when a high current is applied. Furthermore, cracks may occur in the light emitting structure 15 when the conductive substrate is bonded, and the device may be damaged. This problem may occur not only in GaN-based LEDs but also in the manufacturing process of vertical light emitting diodes using other Group 3-5 compound semiconductors such as AlGaInP-based semiconductors or AlGaAs-based semiconductors.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 칩 분리 공정이 용이하며, 발광 구조물에서의 크랙 발생을 억제할 수 있고, 열 방출 특성을 향상시킬 수 있는 수직구조 발광 다이오드의 제조 방법을 제공하는 것이다.The present invention is to solve the above problems, an object of the present invention is to facilitate the chip separation process, to suppress the occurrence of cracks in the light emitting structure, to manufacture a vertical structure light emitting diode that can improve the heat emission characteristics To provide a way.

상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 수직구조 발광 다이오드의 제조 방법은, 복수의 소자 영역과 적어도 하나의 소자 분리 영역을 갖는 성장용 기판 상에 n형 클래드층, 활성층 및 p형 클래드층이 순차 배치된 발광 구조물을 형성하는 단계와; 상기 발광 구조물 상에 p측 전극을 형성하는 단계와; 각각의 상기 소자 영역의 상기 p측 전극 상에 제1 도금층의 패턴을 선택적으로 형성하는 단계와; 상기 제1 도금층의 상면을 포함한 전면 상에 제2 도금층을 형성하는 단계와; 상기 성장용 기판을 제거하고, 상기 n형 클래드층 상에 n측 전극을 형성하는 단계를 포함한다.In order to achieve the above technical problem, the manufacturing method of the vertical structure light emitting diode according to the present invention, an n-type cladding layer, an active layer and a p-type cladding on a growth substrate having a plurality of device regions and at least one device isolation region Forming a light emitting structure in which the layers are sequentially arranged; Forming a p-side electrode on the light emitting structure; Selectively forming a pattern of a first plating layer on the p-side electrode of each of the device regions; Forming a second plating layer on the entire surface including the top surface of the first plating layer; Removing the growth substrate and forming an n-side electrode on the n-type cladding layer.

본 발명의 일 실시형태에 따르면, 상기 발광 구조물을 형성하는 단계와 상기 p측 전극을 형성하는 단계 사이에, 상기 소자 분리 영역의 상기 발광 구조물에 트렌치를 형성하여 상기 발광 구조물을 개별 소자 영역으로 분리할 수 있다. According to an embodiment of the present invention, between forming the light emitting structure and forming the p-side electrode, a trench is formed in the light emitting structure of the device isolation region to separate the light emitting structure into individual device regions. can do.

다른 실시형태에 따르면, 상기 성장용 기판을 제거하는 단계 후에, 상기 소자 분리 영역의 상기 발광 구조물에 트렌치를 형성하여 상기 발광 구조물을 개별 소자 영역으로 분리할 수도 있다.According to another embodiment, after removing the growth substrate, a trench may be formed in the light emitting structure of the device isolation region to separate the light emitting structure into individual device regions.

바람직하게는, 상기 트렌치 형성 후 개별 소자 영역으로 분리된 상기 발광 구조물의 측면에 패시베이션막을 형성한다.Preferably, a passivation film is formed on the side surface of the light emitting structure separated into individual device regions after the trench is formed.

본 발명의 일 실시형태에 따르면, 상기 n측 전극을 형성한 후에, 습식 식각에 의해 상기 제2 도금층을 제거하는 단계를 포함한다. 이러한 제2 도금층의 식각에 의해 별도의 다이싱 공정이나 스크라이빙 없이도 개별 소자들로의 칩 분리 공정을 용이하게 수행할 수 있다. According to an embodiment of the present invention, after forming the n-side electrode, the method may include removing the second plating layer by wet etching. By etching the second plating layer, a chip separation process into individual devices may be easily performed without a separate dicing process or scribing.

상기 제2 도금층이 상기 제1 도금층에 직접 접촉하여 형성되고 습식 식각에 의해 제거되는 경우, 상기 제2 도금층은 상기 제1 도금층과는 다른 금속 재료로 형성된다. 특히, 제2 도금층의 습식 식각시 제1 도금층이 식각되지 않도록 제2 도금층은 제1 도금층에 대하여 높은 식각 선택비를 갖는 금속 재료로 형성되는 것이 바람직하다.When the second plating layer is formed in direct contact with the first plating layer and is removed by wet etching, the second plating layer is formed of a metal material different from that of the first plating layer. In particular, the second plating layer is preferably formed of a metal material having a high etching selectivity with respect to the first plating layer so that the first plating layer is not etched during the wet etching of the second plating layer.

습식 식각에 의해 상기 제2 도금층이 제거되는 경우, 상기 제1 도금층의 패턴을 형성하는 단계와 상기 제2 도금층을 형성하는 단계 사이에, 상기 제1 도금층의 상면을 포함한 전면 상에 보호막을 형성할 수 있다. 이 보호막은 예를 들어, SiO2 등의 절연체로 형성될 수 있다. 다른 방안으로서, 상기 보호막은 제1 도금층과는 다른 금속 재료로 형성될 수도 있다. 이와 같이 제1 도금층과 제2 도금층 사이에 보호막을 형성할 경우, 상기 제2 도금층은 상기 제1 도금층과 동일한 금속 재료로 형성될 수도 있고 다른 금속 재료로 형성될 수도 있다.When the second plating layer is removed by wet etching, a protective film may be formed on the entire surface including the upper surface of the first plating layer between forming the pattern of the first plating layer and forming the second plating layer. Can be. This protective film may be formed of an insulator such as SiO 2 . Alternatively, the protective film may be formed of a metal material different from that of the first plating layer. As described above, when the protective film is formed between the first plating layer and the second plating layer, the second plating layer may be formed of the same metal material as the first plating layer or may be formed of another metal material.

본 발명의 일 실시형태에 따르면, 상기 제2 도금층은 상기 제1 도금층의 패턴 모양을 따라 형성될 수 있다. 이 경우, 상기 n측 전극을 형성한 후에 상기 소자 분리 영역에서 상기 제2 도금층을 브레이킹(breaking)하는 단계를 더 포함할 수 있다. 이러한 브레이킹에 의하여, 별도의 다이싱 공정이나 스크라이빙 없이도 개별 소자들로의 칩 분리 공정을 용이하게 수행할 수 있다. 그러나, 다른 방안으로서 제2 도금층을 습식 식각에 의해 제거함으로써, 칩 분리 공정을 실시할 수도 있다. According to one embodiment of the present invention, the second plating layer may be formed along the pattern shape of the first plating layer. In this case, after forming the n-side electrode, the method may further include breaking the second plating layer in the device isolation region. By this braking, it is possible to easily perform the chip separation process to the individual elements without a separate dicing process or scribing. However, as another solution, the chip separation process may be performed by removing the second plating layer by wet etching.

상기 제1 도금층은 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료를 포함할 수 있다. 또한, 상기 제2 도금층은 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료를 포함할 수 있다. The first plating layer may include at least one metal material selected from the group consisting of Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo, and alloys of two or more thereof. . In addition, the second plating layer may include at least one metal material selected from the group consisting of Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo, and alloys of two or more thereof. Can be.

본 발명의 바람직한 실시형태에 따르면, 상기 제1 도금층의 패턴을 형성하기 전에 상기 p측 전극의 상면을 포함한 전면 상에 도금 시드층을 형성할 수 있다. 이 도금 시드층은 예를 들어 무전해 도금 또는 스퍼터링 등의 증착에 의해 형성될 수 있다. 습식 식각에 의해 상기 제2 도금층이 제거되는 경우, 상기 습식 식각에 의해 상기 도금 시드층도 함께 제거될 수 있다. According to a preferred embodiment of the present invention, the plating seed layer may be formed on the entire surface including the upper surface of the p-side electrode before the pattern of the first plating layer is formed. This plating seed layer may be formed by, for example, evaporation such as electroless plating or sputtering. When the second plating layer is removed by wet etching, the plating seed layer may also be removed by the wet etching.

본 발명의 바람직한 실시형태에 따르면, 상기 제1 도금층의 패턴을 형성하는 단계는, 상기 소자 영역의 p측 전극을 오픈시키는 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여, 상기 소자 영역에서만 상기 p측 전극 상에 선택적으로 전기도금을 실시하는 단계를 포함한다. According to a preferred embodiment of the present invention, the forming of the pattern of the first plating layer comprises: forming a photoresist pattern for opening the p-side electrode of the device region; Selectively electroplating the p-side electrode only in the device region using the photoresist pattern.

본 발명의 바람직한 실시형태에 따르면, 상기 제2 도금층은, 상기 제1 도금층의 상면을 포함한 전면 상에 전기도금을 실시하는 단계를 포함한다.According to a preferred embodiment of the present invention, the second plating layer includes the step of performing electroplating on the entire surface including the upper surface of the first plating layer.

본 발명에 따르면, 상기 성장용 기판을 제거하는 단계는 물리적, 화학적 및 기계적인 방법 중 적어도 하나에 의해 수행될 수 있다. 예를 들어, 상기 성장용 기판은, 레이저 리프트 오프(Laser Lift-Off; LLO), 화학적 기계적 연마(Chemical Mechanical Polising) 또는 식각 등의 방법에 의해 제거될 수 있다. 상기 성장용 기판 제거시 상기 제2 도금층은 일종의 지지용 부재로서 사용된다.According to the present invention, removing the growth substrate may be performed by at least one of physical, chemical and mechanical methods. For example, the growth substrate may be removed by a method such as laser lift-off (LLO), chemical mechanical polishing or etching. When removing the growth substrate, the second plating layer is used as a kind of support member.

상기 n형 클래드층, 활성층 및 p형 클래드층은 Ⅲ-Ⅴ족 화합물 반도체 재료 로 형성될 수 있다. 이 경우, 상기 성장용 기판은 절연성 기판 또는 도전성 기판일 수 있다.The n-type cladding layer, the active layer and the p-type cladding layer may be formed of a III-V compound semiconductor material. In this case, the growth substrate may be an insulating substrate or a conductive substrate.

본 발명의 바람직한 실시형태에 따르면, 상기 n형 클래드층, 활성층 및 p형 클래드층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료로 형성된다. 이 경우, 상기 성장용 기판으로는 사파이어 기판을 사용할 수 있다.According to a preferred embodiment of the present invention, the n-type cladding layer, the active layer and the p-type cladding layer are Al x Ga y In (1-xy) N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) is formed of a semiconductor material. In this case, a sapphire substrate can be used as the growth substrate.

본 발명의 다른 실시형태에 따르면, 상기 n형 클래드층, 활성층 및 p형 클래드층은, AlxGayIn(1-x-y)P(0≤x≤1, 0≤y≤1) 반도체 재료로 형성된다. 이 경우, 상기 성장용 기판으로는 GaAs 기판을 사용할 수 있다. 본 발명의 또 다른 실시형태에 따르면, 상기 n 형 클래드층, 활성층 및 p형 클래드층은 AlxGa1-xAs(0≤x≤1) 반도체 재료로 형성된다. 이 경우, 상기 성장용 기판으로는 GaAs 기판을 사용할 수 있다.According to another embodiment of the present invention, the n-type cladding layer, the active layer, and the p-type cladding layer are made of Al x Ga y In (1-xy) P (0≤x≤1, 0≤y≤1) semiconductor material. Is formed. In this case, a GaAs substrate may be used as the growth substrate. According to another embodiment of the present invention, the n-type cladding layer, the active layer and the p-type cladding layer are formed of Al x Ga 1-x As (0 ≦ x ≦ 1) semiconductor material. In this case, a GaAs substrate may be used as the growth substrate.

본 발명에 따르면, 제2 도금층만을 선택적으로 습식 식각하거나 소자 분리 영역의 제2 도금층을 브레이킹(breaking; 쪼개기)함으로써, 별도의 다이싱(dicing) 공정이나 스크라이빙(scribing; 선긋기) 없이도 개별 소자로의 칩 분리 공정을 수행할 수 있게 된다. 따라서, 제조 비용 및 시간을 절약할 수 있게 된다. 또한, 도금 공정을 통해 지지 기판을 형성하므로, 종래의 도전성 기판의 접합 공정시 발생하는 크랙 등의 문제를 방지할 수 있게 된다.According to the present invention, by selectively wet etching only the second plating layer or breaking the second plating layer of the device isolation region, individual devices can be removed without a separate dicing process or scribing. The chip separation process of the furnace can be performed. Therefore, manufacturing cost and time can be saved. In addition, since the support substrate is formed through the plating process, it is possible to prevent problems such as cracks generated during the bonding process of the conventional conductive substrate.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings are the same elements.

도 2 내지 도 11은 본 발명의 일 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다. 발광 다이오드를 제조하기 위해, 성장용 기판으로서 사파이어 기판을 사용하고, 발광 구조물로서 GaN계 반도체 (즉, AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체)를 사용한다. 2 to 11 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to an embodiment of the present invention. In order to manufacture a light emitting diode, a sapphire substrate is used as a growth substrate, and a GaN-based semiconductor (ie, Al x Ga y In (1-xy) N (0≤x≤1, 0≤y≤1, 0 ≦ x + y ≦ 1) semiconductor).

먼저, 도 2를 참조하면, 사파이어 기판(101)을 상에 n형 클래드층(115a), 활성층(115b) 및 p형 클래드층(115c)을 순차 형성한다. 이에 따라, 사파이어 기판(101) 상에 형성된 발광 구조물(115)을 얻게 된다. 상기 발광 구조물(115)이 형성된 사파이어 기판(101)은 복수의 소자 영역(A)과 적어도 하나의 소자 분리 영역(B)을 갖는다. 소자 영역(A)은 발광 다이오드 칩이 형성될 영역에 해당하고, 소자 분리 영역(B)은 이러한 칩들 간의 경계 부분에 해당한다. First, referring to FIG. 2, an n-type cladding layer 115a, an active layer 115b, and a p-type cladding layer 115c are sequentially formed on the sapphire substrate 101. Accordingly, the light emitting structure 115 formed on the sapphire substrate 101 is obtained. The sapphire substrate 101 on which the light emitting structure 115 is formed has a plurality of device regions A and at least one device isolation region B. FIG. The device region A corresponds to a region where a light emitting diode chip is to be formed, and the device isolation region B corresponds to a boundary portion between the chips.

다음으로, 도 3에 도시된 바와 같이. 소자 분리 영역(B)에서 발광 구조물(115)을 제거하여 소자 분리용 트렌치(120)를 형성한다. 이에 따라, 발광 구조물(115)은 개별 소자 영역으로 분리된다. 그리고 나서, 도 4에 도시된 바와 같이 p형 클래드층(115c) 상에 p측 전극(106)을 형성한다. p측 전극(106)은 예를 들어, Pt/Au층, Ni/Au층 또는 Ni/Ag/Pt 층으로 이루어질 수 있다. 이 p측 전극(106)은 반도체인 p형 클래드층(115c)과 오믹 접촉을 이룬다.Next, as shown in FIG. The light emitting structure 115 is removed from the device isolation region B to form the device isolation trench 120. Accordingly, the light emitting structure 115 is separated into individual device regions. Then, the p-side electrode 106 is formed on the p-type cladding layer 115c as shown in FIG. The p-side electrode 106 may be made of, for example, a Pt / Au layer, a Ni / Au layer, or a Ni / Ag / Pt layer. The p-side electrode 106 makes ohmic contact with the p-type cladding layer 115c which is a semiconductor.

다음으로, 도 5에 도시된 바와 같이, 발광 구조물(115)을 포함한 상기 결과물 전면 상에 무전해 도금 또는 스퍼터링 등의 증착을 실시하여 도금 시드층(108)을 형성한다. 그리고 나서, 소자 영역(A)의 p측 전극(106)을 오픈시키는 포토레지스트 패턴(110)을 형성한다. 이 포토레지스트 패턴(110)은 포토레지스트 코팅, 노광 및 현상에 의해 형성될 수 있다.Next, as shown in FIG. 5, the plating seed layer 108 is formed by performing deposition such as electroless plating or sputtering on the entire surface of the resultant including the light emitting structure 115. Then, the photoresist pattern 110 for opening the p-side electrode 106 of the device region A is formed. The photoresist pattern 110 may be formed by photoresist coating, exposure and development.

다음으로, 도 6에 도시된 바와 같이, 포토레지스트 패턴(110)을 이용하여 소자 영역(A)에서만 p측 전극(106) 상에 선택적으로 전기 도금을 실시하여 제1 도금층(116)의 패턴을 형성한다. 이 때, 제1 도금층(116)은 예를 들어, Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료로 형성될 수 있다. 도 6에는 제1 도금층(116)가 단일층 구조로 형성되어 있으나, 다층 구조로 형성될 수도 있다. 그 후, 도 7에 도시된 바와 같이, 스트립 용액 등을 사용하여 포토레지스트 패턴(110)을 제거한다. Next, as shown in FIG. 6, the electroplating is selectively performed on the p-side electrode 106 only in the device region A using the photoresist pattern 110 to form the pattern of the first plating layer 116. Form. At this time, the first plating layer 116 is, for example, Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo and one from the group consisting of two or more of these alloys It may be formed of a metal material selected above. In FIG. 6, the first plating layer 116 is formed in a single layer structure, but may also be formed in a multilayer structure. Thereafter, as shown in FIG. 7, the photoresist pattern 110 is removed using a strip solution or the like.

다음으로, 도 8에 도시된 바와 같이, 소자 분리 영역(B)의 사파이어 기판(101) 상면과 제1 도금층(116) 상면을 포함한 전면 상에 제2 도금층(117)을 형성한다. 이에 따라, 제2 도금층(117)은 분리된 제1 도금층들(116)을 연결하게 된다. 제2 도금층(117)은, 예를 들어 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료로 형성될 수 있다. 본 실시형태에서와 같이 제2 도금층(117)이 제1 도금층(116)에 집적 접촉하여 형성되는 경우, 제2 도금층(117)은, 제1 도금층(116)과는 다른 금속 재료로 이루어진다. 바람직하게는, 제2 도금층(117)은 제1 도금층에 비하여 높은 식각 선택비를 갖는 금속 재료로 형성된다. 이렇게 함으로써, 후속의 제2 도금층(117)의 습식 식각시 제1 도금층(116)이 식각되지 않게 된다. 제2 도금층(117)은 제1 도금층(116)을 연결해 주며, 후속의 사파이어 기판(101) 분리시 발광 구조물(115)을 지지해주는 역할을 한다. 도 8에는 제2 도금층(117)이 단일층 구조로 형성되어 있으나, 다층 구조로 형성될 수도 있다.Next, as shown in FIG. 8, the second plating layer 117 is formed on the entire surface including the top surface of the sapphire substrate 101 and the top surface of the first plating layer 116 of the device isolation region B. Accordingly, the second plating layer 117 connects the separated first plating layers 116. The second plating layer 117 is, for example, at least one metal selected from the group consisting of Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo, and alloys of two or more thereof. It can be formed of a material. When the second plating layer 117 is formed in integral contact with the first plating layer 116 as in the present embodiment, the second plating layer 117 is made of a metal material different from the first plating layer 116. Preferably, the second plating layer 117 is formed of a metal material having a higher etching selectivity compared to the first plating layer. By doing so, the first plating layer 116 is not etched during the wet etching of the second plating layer 117. The second plating layer 117 connects the first plating layer 116 and serves to support the light emitting structure 115 when the sapphire substrate 101 is subsequently separated. In FIG. 8, the second plating layer 117 is formed in a single layer structure, but may be formed in a multilayer structure.

다음으로, 도 9에 도시된 바와 같이, 물리적, 화학적 또는 기계적 방법을 사용하여(예컨대, 레이저 리프트 오프를 이용하여), 사파이어 기판(101)을 발광 구조물(115)로부터 분리 또는 제거한다. 이 때, 제1 도금층(116)과 제2 도금층(117)이 지지 기판의 역할을 하게 된다. 레이저 리프트 오프 이외에도, 식각, 화학적 기계 적 연마(CMP) 또는 랩핑(lapping) 등의 방법을 사용하여 상기 사파이어 기판(101)을 제거할 수도 있다.Next, as shown in FIG. 9, the sapphire substrate 101 is separated or removed from the light emitting structure 115 using physical, chemical or mechanical methods (eg, using laser lift off). In this case, the first plating layer 116 and the second plating layer 117 serve as a supporting substrate. In addition to laser lift-off, the sapphire substrate 101 may be removed by etching, chemical mechanical polishing (CMP), or lapping.

다음으로, 도 10에 도시된 바와 같이, 사파이어 기판(101)이 제거되어 노출된 n형 클래드층(115a) 상에 n측 전극(119)을 형성한다. 도 10에는, 도 9의 구조가 역전되어 도시되어 있다. 바람직하게는, n측 전극(119)을 형성하기 전에 사파이어 기판(101)의 제거에 의해 노출된 n형 클래드층(115a) 상면을 세정하고 식각한다. 도 12는 도 10의 결과물을 나타내는 평면도이다. 즉, 도 10은 도 12의 XX' 라인을 따라 자른 단면도에 해당한다. Next, as shown in FIG. 10, the sapphire substrate 101 is removed to form an n-side electrode 119 on the exposed n-type cladding layer 115a. In Fig. 10, the structure of Fig. 9 is shown in reverse. Preferably, the upper surface of the n-type cladding layer 115a exposed by removing the sapphire substrate 101 is cleaned and etched before the n-side electrode 119 is formed. 12 is a plan view illustrating the resultant product of FIG. 10. That is, FIG. 10 corresponds to a cross-sectional view taken along the line XX 'of FIG. 12.

다음으로, 도 11에 도시된 바와 같이, 제2 도금층(117)을 습식식각하여 제거한다. 이 때, 제2 도금층(117)은 제1 도금층(116)에 비하여 높은 식각 선택비를 갖기 때문에, 제1 도금층(116)은 거의 식각되지 않게 된다. 이러한 습식식각에 의해 제2 도금층(117)이 제거될 뿐만 아니라, 제2 도금층(117)의 제거에 의해 노출된 도금 시드층(108) 부분도 함께 제거된다. 이에 따라, 개별 소자로 분리된 복수의 수직 구조 발광 다이오드(100)를 얻게 된다. 도 13은 도 11의 수직구조 발광 다이오드(100)들을 나타내는 평면도이다.Next, as shown in FIG. 11, the second plating layer 117 is removed by wet etching. In this case, since the second plating layer 117 has a higher etching selectivity than the first plating layer 116, the first plating layer 116 is hardly etched. This wet etching removes not only the second plating layer 117 but also the portion of the plating seed layer 108 exposed by the removal of the second plating layer 117. Accordingly, a plurality of vertical structure light emitting diodes 100 separated into individual elements are obtained. FIG. 13 is a plan view illustrating the vertical light emitting diodes 100 of FIG. 11.

이상 설명한 바와 같이, 본 실시형태에 따르면, 제2 도금층(117)의 습식식각에 하여 별도의 다이싱 공정이나 스크라이빙 없이도 용이하게 개별 소자로 분리된 발광 다이오드들(100)을 얻게 된다. 이에 따라, 다이싱 공정 등으로 인한 제조 비용 및 공정 시간의 증가를 억제할 수 있게 된다. 또한, 종래와 달리 도전성 기판의 접합 공정 대신에 도금 공정을 이용하기 때문에, 기판의 접합 공정으로 인한 크랙 발생의 위험이 없다. 나아가, 도금에 의해 형성된 금속 재료(제1 도금층(116))를 개별 다이오드(100)의 도전성 기판으로 사용하기 때문에, 우수한 열 방출 효과를 얻을 수 있다.As described above, according to the present embodiment, the light emitting diodes 100 separated into individual elements can be easily obtained by wet etching the second plating layer 117 without a separate dicing process or scribing. As a result, an increase in manufacturing cost and processing time due to the dicing process or the like can be suppressed. In addition, unlike the related art, since the plating process is used instead of the bonding process of the conductive substrate, there is no risk of cracking due to the bonding process of the substrate. Furthermore, since the metal material (first plating layer 116) formed by plating is used as the conductive substrate of the individual diode 100, excellent heat dissipation effect can be obtained.

도 14 내지 도 18은 본 발명의 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다. 이 실시형태에서는, 제1 도금층(116)과 제2 도금층(117') 사이에 보호막(118)을 형성한다. 이 보호막(118)은 제2 도금층(117')의 습식식각시 제1 도금층(116)을 보호하는 역할을 한다. 본 실시형태에서도 먼저 도 2 내지 도 7을 참조하여 이미 설명한 공정 단계들을 실시한다. 14 to 18 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to another embodiment of the present invention. In this embodiment, the protective film 118 is formed between the first plating layer 116 and the second plating layer 117 '. The protective layer 118 serves to protect the first plating layer 116 during the wet etching of the second plating layer 117 ′. Also in this embodiment, the process steps already described with reference to Figs.

그 후, 도 14에 도시된 바와 같이 제1 도금층(116) 상면을 포함한 전면 상에 보호막(118)을 형성한다. 이 보호막(118)은 예를 들어, SiO2 등의 절연체로 형성될 수 있다. 또한, 보호막(118)은 제1 도금층(116)과는 다른 금속 재료로 형성될 수도 있다. Thereafter, as shown in FIG. 14, the passivation layer 118 is formed on the entire surface including the upper surface of the first plating layer 116. The protective film 118 may be formed of, for example, an insulator such as SiO 2 . In addition, the protective film 118 may be formed of a metal material different from that of the first plating layer 116.

다음으로, 도 15에 도시된 바와 같이, 보호막(118)이 형성된 결과물 전면 상 에 제2 도금층(117')을 형성한다. 그리고 나서, 도 16에 도시된 바와 같이 레이저 리프트 오프, 식각 또는 연마 등에 의해 사파이어 기판(101)을 제거한다. 그 후, 도 17에 도시된 바와 같이, n형 클래드층(115a) 상에 n측 전극(119)을 형성한다. Next, as shown in FIG. 15, the second plating layer 117 ′ is formed on the entire surface of the resultant film on which the protective film 118 is formed. Then, as shown in FIG. 16, the sapphire substrate 101 is removed by laser lift-off, etching or polishing. Thereafter, as shown in FIG. 17, an n-side electrode 119 is formed on the n-type cladding layer 115a.

다음으로, 도 18에 도시된 바와 같이 제2 도금층(117')을 식각하여 개별 소자로 분리된 발광 다이오드(100)들을 얻는다. 제2 도금층(117') 식각 후, 보호막(118)을 식각할 수 있다. 본 실시형태에서도, 제2 도금층(117')의 습식 식각을 통해 개별 소자들이 분리된다. 따라서, 별도의 다이싱 공정이나 스크라이빙 없이 용이하게 칩 분리 공정을 수행할 수 있게 된다. Next, as shown in FIG. 18, the second plating layer 117 'is etched to obtain light emitting diodes 100 separated into individual elements. After etching the second plating layer 117 ′, the protective layer 118 may be etched. Also in this embodiment, the individual elements are separated through the wet etching of the second plating layer 117 '. Therefore, the chip separation process can be easily performed without a separate dicing process or scribing.

본 실시형태에서는 전술한 실시형태와 달리, 보호막(117')이 제1 도금층(116)을 습식식각으로부터 보호하여주기 때문에, 제2 도금층(117')을 제1 도금층(116)과 동일한 재료로 형성하여도 무방하다. 제2 도금층(117')을 제1 도금층(116)과 다른 재료로 형성할 수도 있다.In the present embodiment, unlike the embodiment described above, since the protective film 117 'protects the first plating layer 116 from wet etching, the second plating layer 117' is made of the same material as the first plating layer 116. It may be formed. The second plating layer 117 ′ may be formed of a material different from that of the first plating layer 116.

전술한 실시형태들에서는, 사파이어 기판(101)의 분리 단계 전에 트렌치(120)를 형성한다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 즉, 먼저 사파이어 기판(101)을 분리하고, 그 후에 소자 분리용 트렌치를 형성할 수도 있다.In the above embodiments, the trench 120 is formed before the separation step of the sapphire substrate 101. However, the present invention is not limited thereto. That is, the sapphire substrate 101 may be separated first, and then trenches for element isolation may be formed.

도 19 내지 도 24는 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이 오드의 제조 방법을 설명하기 위한 단면도들이다. 본 실시형태에서는, 발광 구조물(115)을 개별 소자 영역으로 분리하기 위한 트렌치(120)를 사파이어 기판(101)의 분리 단계 후에 형성한다.19 to 24 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to still another embodiment of the present invention. In this embodiment, a trench 120 for separating the light emitting structure 115 into individual device regions is formed after the separation step of the sapphire substrate 101.

먼저, 도 2를 참조하여 이미 설명한 바와 같이, 사파이어 기판(101) 상에 발광 구조물(115)를 형성한다. 그 후, 도 19에 도시된 바와 같이, 발광 구조물(115) 상에 p측 전극(106)을 형성하고 그 위에 도금 시드층(108)을 형성한다. 그리고 나서, 소자 영역(A)의 p측 전극(106)을 오픈시키는 포토레지스트 패턴(110)을 형성한다. First, as described above with reference to FIG. 2, the light emitting structure 115 is formed on the sapphire substrate 101. Thereafter, as shown in FIG. 19, a p-side electrode 106 is formed on the light emitting structure 115 and a plating seed layer 108 is formed thereon. Then, the photoresist pattern 110 for opening the p-side electrode 106 of the device region A is formed.

다음으로, 도 20에 도시된 바와 같이, 포토레지스트 패턴(110)을 이용하여 소자 영역(A)에서만 p측 전극(106) 상에 선택적으로 전기 도금을 실시하여 제1 도금층(116)의 패턴을 형성한다. 그 후, 도 21에 도시된 바와 같이, 포토레지스트 패턴(110)을 제거하고, 소자 분리 영역(B)의 p측 전극(106) 상면과 제1 도금층(116) 상면을 포함한 전면 상에 제2 도금층(117)을 형성한다.Next, as shown in FIG. 20, the electroplating is selectively performed on the p-side electrode 106 only in the device region A using the photoresist pattern 110 to form the pattern of the first plating layer 116. Form. After that, as shown in FIG. 21, the photoresist pattern 110 is removed and a second surface is formed on the entire surface including the upper surface of the p-side electrode 106 and the upper surface of the first plating layer 116 of the device isolation region B. The plating layer 117 is formed.

다음으로, 도 22에 도시된 바와 같이, 레이저 리프트 오프 등을 이용하여 사파이어 기판(101)을 제거한다. 사파이어 기판(101)을 제거한 후에는, 도 23에 도시된 바와 같이, 소자 분리 영역(B)에서 발광 구조물(115)을 제거하여 소자 분리용 트렌치(120)를 형성하고, n형 클래드층(115a) 상에 n측 전극(119)을 형성한다. 그 후, 제2 도금층(117)을 습식 식각에 의해 제거하여 상기 결과물을 개별 소자로 분리 한다. 이에 따라, 복수의 수직구조 발광 다이오드(100)를 얻게 된다.Next, as shown in FIG. 22, the sapphire substrate 101 is removed using a laser lift-off or the like. After removing the sapphire substrate 101, as shown in FIG. 23, the light emitting structure 115 is removed from the device isolation region B to form the device isolation trench 120, and the n-type cladding layer 115a is formed. ), The n-side electrode 119 is formed. Thereafter, the second plating layer 117 is removed by wet etching to separate the resultant into individual elements. Accordingly, a plurality of vertical light emitting diodes 100 are obtained.

전술한 실시형태들에서 자세히 언급하지는 않았지만, 트렌치(120)를 형성한 후, 노출된 발광 구조물(115)의 측면 상에 패시베이션막(미도시)을 형성할 수도 있다. 이러한 패시베이션막은 발광 구조물(115)을 보호할 뿐만 아니라 반도체층들(115a, 115b, 115c) 사이의 단락에 의한 누설 전류를 막을 수 있다.Although not described in detail in the above-described embodiments, after forming the trench 120, a passivation film (not shown) may be formed on the exposed side of the light emitting structure 115. The passivation film not only protects the light emitting structure 115, but also prevents leakage current due to a short circuit between the semiconductor layers 115a, 115b, and 115c.

전술한 실시형태들에서는, 제2 도금층의 습식 식각에 의해 칩 분리 공정을 수행하였다. 그러나, 제1 도금층의 패턴에 따라 제2 도금층을 충분히 얇게 형성한 후 소자 분리 영역(B)에서 제2 도금층을 브레이킹(breaking)함으로써, 즉 기계적 힘을 가하여 제2 도금층을 쪼갬으로써 칩 분리 공정을 수행할 수도 있다. 그 구체적인 예들이 도 25 내지 도 29와, 도 31 내지 도 35에 도시되어 있다.In the above embodiments, the chip separation process was performed by wet etching of the second plating layer. However, after forming the second plating layer sufficiently thin according to the pattern of the first plating layer, the chip separation process is performed by breaking the second plating layer in the device isolation region B, that is, breaking the second plating layer by applying mechanical force. It can also be done. Specific examples thereof are shown in FIGS. 25 to 29 and 31 to 35.

도 25 내지 도 30은 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다. 먼저, 도 2 내지 도 7을 참조하여 이미 설명한 바와 같은 공정 단계를 실시한다. 다만, 트렌치(120) 형성 후, 발광 구조물(115)의 측면에 형성된 SiO2 등의 절연체로 된 패시베이션막(109)을 형성한다. 이에 따라, 도 25에 도시된 바와 같은 구조물을 얻게 된다. 그 후, 도 26에 도시된 바와 같이, 상기 구조물 전면 상에 제1 도금층(160)의 패턴 모양을 따라 소정의 두께로 제2 도금층(127)을 형성한다. 25 to 30 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to still another embodiment of the present invention. First, the process steps as already described with reference to FIGS. 2 to 7 are carried out. However, after the trench 120 is formed, a passivation film 109 made of an insulator such as SiO 2 formed on the side surface of the light emitting structure 115 is formed. Thus, a structure as shown in FIG. 25 is obtained. Thereafter, as shown in FIG. 26, the second plating layer 127 is formed to a predetermined thickness along the pattern shape of the first plating layer 160 on the entire surface of the structure.

다음으로, 도 27에 도시된 바와 같이, 제2 도금층(127)을 지지 부재로 사용하여 사파이어 기판(101)을 레이저 리프트 오프법 등에 의해 제거한다. 그 후, 도 28에 도시된 바와 같이, 노출된 n형 클래드층(115a) 상면에 n측 전극(119)을 형성한다. Next, as shown in FIG. 27, the sapphire substrate 101 is removed by the laser lift-off method or the like by using the second plating layer 127 as a supporting member. Thereafter, as shown in FIG. 28, the n-side electrode 119 is formed on the exposed top surface of the n-type cladding layer 115a.

다음으로, 도 29에 도시된 바와 같이, 소자 분리 영역(B)에서 제2 도금층(127)을 브레이킹(힘을 가하여 쪼갬)으로써, 상기 결과물을 개별 소자로 용이하게 분리한다. 이에 따라, 복수의 수직구조 발광 다이오드(200)들을 얻게 된다. 미리 발광 구조물(115) 측면에 패시베이션막(109)을 형성하였기 때문에, 제2 도금층(127) 또는 도금 시드층에 의한 반도체층들(115a, 115b, 115c) 간의 단락에 의한 누설 전류를 막을 수 있다. Next, as shown in FIG. 29, the resultant material is easily separated into individual devices by breaking the second plating layer 127 in the device isolation region B by applying (breaking with force). Accordingly, a plurality of vertical light emitting diodes 200 are obtained. Since the passivation film 109 is formed on the side surface of the light emitting structure 115, leakage current due to a short circuit between the semiconductor layers 115a, 115b, and 115c by the second plating layer 127 or the plating seed layer may be prevented. .

제2 도금층(127)의 브레이킹 대신에, 제2 도금층(127)의 습식 식각에 의해 칩 분리를 수행할 수도 있다. 즉, 도 28에 도시된 바와 같은 구조물을 얻은 후, 도 30에 도시된 바와 같이 습식 식각에 의해 제2 도금층(127)을 제거함으로써, 상기 구조물을 개별 소자로 분리할 수도 있다. 이에 따라, 복수의 수직구조 발광 다이오드(200')들을 얻게 된다.Instead of breaking the second plating layer 127, chip separation may be performed by wet etching of the second plating layer 127. That is, after the structure as shown in FIG. 28 is obtained, the structure may be separated into individual devices by removing the second plating layer 127 by wet etching as shown in FIG. 30. Accordingly, a plurality of vertical light emitting diodes 200 'are obtained.

본 실시형태에 따르면, 별도의 다이싱 공정이나 스크라이빙 없이도 제2 도금층(127)을 브레이킹하거나 습식 식각함으로써, 칩 분리를 용이하게 수행할 수 있다. 이에 따라 제조 비용 및 공정 시간을 절감시킬 수 있다.According to the present exemplary embodiment, chip separation may be easily performed by breaking or wet etching the second plating layer 127 without a separate dicing process or scribing. This can reduce manufacturing costs and process time.

도 31 내지 도 36은 본 발명의 또 다른 실시형태에 따른 수직구조 발광 다이오드의 제조 방법을 설명하기 위한 단면도들이다. 본 실시형태에서는, 소자 분리용 트렌치(120)를 사파이어 기판(101) 분리 후에 형성한다.31 to 36 are cross-sectional views illustrating a method of manufacturing a vertical light emitting diode according to still another embodiment of the present invention. In the present embodiment, the trenches for element isolation 120 are formed after the sapphire substrate 101 is separated.

먼저, 도 19 및 도 20을 참조하여 이미 설명한 바와 같은 공정 단계를 실시하고, 포토레지스트 패턴(110)을 제거한다. 이에 따라, 도 31에 도시된 바와 같은 구조물을 얻는다. 그 후, 도 32에 도시된 바와 같이, 상기 구조물 전면 상에 제1 도금층(160)의 패턴 모양을 따라 소정의 두께로 제2 도금층(127)을 형성한다. First, the process steps as previously described with reference to FIGS. 19 and 20 are performed, and the photoresist pattern 110 is removed. Thus, a structure as shown in FIG. 31 is obtained. Thereafter, as shown in FIG. 32, the second plating layer 127 is formed to a predetermined thickness along the pattern shape of the first plating layer 160 on the entire surface of the structure.

다음으로, 도 33에 도시된 바와 같이, 제2 도금층(127)을 지지 부재로 사용하여 사파이어 기판(101)을 레이저 리프트 오프법 등에 의해 제거한다. 그 후, 도 34에 도시된 바와 같이 소자 분리 영역(B)에서 발광 구조물(115)을 제거하여 소자 분리용 트렌치(120)를 형성하고, n형 클래드층(115a) 상에 n측 전극(119)을 형성한다. Next, as shown in FIG. 33, the sapphire substrate 101 is removed by the laser lift-off method or the like by using the second plating layer 127 as a supporting member. Thereafter, as shown in FIG. 34, the light emitting structure 115 is removed from the device isolation region B to form the device isolation trench 120, and the n-side electrode 119 is formed on the n-type cladding layer 115a. ).

다음으로, 도 35에 도시된 바와 같이, 소자 분리 영역(B)에서 제2 도금층 (127)을 브레이킹으로써, 상기 결과물을 개별 소자로 용이하게 분리한다. 이에 따라, 복수의 수직구조 발광 다이오드(300)들을 얻게 된다. 제2 도금층(127)의 브레이킹 대신에, 제2 도금층(127)의 습식 식각에 의해 칩 분리를 수행할 수도 있다. 즉, 도 34에 도시된 바와 같은 구조물을 얻은 후, 도 36에 도시된 바와 같이 습식 식각에 의해 제2 도금층(127)을 제거할 수 있다. 이에 따라, 복수의 수직구조 발광 다이오드(300')들을 얻게 된다.Next, as shown in FIG. 35, by breaking the second plating layer 127 in the device isolation region B, the resultant product is easily separated into individual devices. Accordingly, a plurality of vertical light emitting diodes 300 are obtained. Instead of breaking the second plating layer 127, chip separation may be performed by wet etching of the second plating layer 127. That is, after obtaining the structure as shown in FIG. 34, the second plating layer 127 may be removed by wet etching as shown in FIG. 36. Accordingly, a plurality of vertical light emitting diodes 300 'are obtained.

전술한 실시형태들에서는, 성장용 기판으로서 사파이어 기판(101)을 사용하고 발광 구조물로서 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료를 사용하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명은 다른 Ⅲ-Ⅴ족 화합물 반도체를 사용하는 경우에도 적용될 수 있다.In the above-described embodiments, the sapphire substrate 101 is used as the growth substrate and Al x Ga y In (1-xy) N (0≤x≤1, 0≤y≤1, 0≤x + as a light emitting structure ). y≤1) A semiconductor material is used, but the present invention is not limited thereto. The present invention can also be applied to the case of using other III-V compound semiconductors.

예를 들어, 본 발명의 다른 실시형태로서, 사파이어 기판(101) 대신에 GaAs 기판을 사용하고, 발광 구조물(115)로서 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료 대신에 AlxGayIn(1-x-y)P(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료를 사용할 수도 있다. 또한, 또 다른 실시형태로서, 사파이어 기판(101) 대신에 GaAs 기판을 사용하고, 발광 구조물(115)로서 AlxGa1-xAs(0≤x≤1) 반도체 재료를 사용할 수도 있다. For example, as another embodiment of the present invention, a GaAs substrate is used instead of the sapphire substrate 101, and Al x Ga y In (1-xy) N (0 ≦ x ≦ 1, 0 as the light emitting structure 115). ≤ y ≤ 1, 0 ≤ x + y ≤ 1) Al x Ga y In (1-xy) P (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ x + y ≤ 1) semiconductor instead of semiconductor material Materials may also be used. Further, as another embodiment, a GaAs substrate may be used instead of the sapphire substrate 101, and an Al x Ga 1-x As (0 ≦ x ≦ 1) semiconductor material may be used as the light emitting structure 115.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. It is intended that the invention not be limited by the foregoing embodiments and the accompanying drawings, but rather by the claims appended hereto. In addition, it will be apparent to those skilled in the art that the present invention may be substituted, modified, and changed in various forms without departing from the technical spirit of the present invention described in the claims.

이상 설명한 바와 같이 본 발명에 따르면, 제2 도금층의 습식식각 또는 브레이킹에 의하여 별도의 다이싱 공정이나 스크라이빙 없이 칩 분리 공정을 용이하게 수행할 수 있다. 이에 따라, 다이싱 공정이나 스크라이빙으로 인한 제조 비용 및 공정 시간의 증가를 억제할 수 있게 된다. 또한, 종래와 달리 도전성 기판의 접합 공정 대신에 도금 공정을 이용하기 때문에, 기판의 접합 공정으로 인한 크랙 발생의 위험이 없다. 나아가, 도금에 의해 형성된 금속 재료를 개별 발광 다이오드의 도전성 기판으로 사용하기 때문에, 우수한 열 방출 효과를 얻을 수 있다.As described above, according to the present invention, the chip separation process may be easily performed by a wet etching or breaking of the second plating layer without a separate dicing process or scribing. Accordingly, it is possible to suppress an increase in manufacturing cost and processing time due to the dicing process or scribing. In addition, unlike the related art, since the plating process is used instead of the bonding process of the conductive substrate, there is no risk of cracking due to the bonding process of the substrate. Furthermore, since the metal material formed by plating is used as the conductive substrate of the individual light emitting diode, excellent heat dissipation effect can be obtained.

Claims (29)

복수의 소자 영역과 적어도 하나의 소자 분리 영역을 갖는 성장용 기판 상에 n형 클래드층, 활성층 및 p형 클래드층이 순차 배치된 발광 구조물을 형성하는 단계와; Forming a light emitting structure in which an n-type cladding layer, an active layer, and a p-type cladding layer are sequentially disposed on a growth substrate having a plurality of device regions and at least one device isolation region; 상기 발광 구조물 상에 p측 전극을 형성하는 단계와;Forming a p-side electrode on the light emitting structure; 각각의 상기 소자 영역의 상기 p측 전극 상에 제1 도금층의 패턴을 선택적으로 형성하는 단계와; Selectively forming a pattern of a first plating layer on the p-side electrode of each of the device regions; 상기 제1 도금층의 상면을 포함한 상기 결과물 전면 상에 제2 도금층을 형성하는 단계와; Forming a second plating layer on the entire surface of the resultant including an upper surface of the first plating layer; 상기 성장용 기판을 제거하고, 상기 n형 클래드층 상에 n측 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.Removing the growth substrate and forming an n-side electrode on the n-type cladding layer. 제1항에 있어서, The method of claim 1, 상기 발광 구조물을 형성하는 단계와 상기 p측 전극을 형성하는 단계 사이에, 상기 소자 분리 영역의 상기 발광 구조물에 트렌치를 형성하여 상기 발광 구조물을 개별 소자 영역으로 분리하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And forming a trench in the light emitting structure of the device isolation region to separate the light emitting structure into individual device regions between the forming of the light emitting structure and the forming of the p-side electrode. The manufacturing method of the vertical structure light emitting diode. 제1항에 있어서, The method of claim 1, 상기 성장용 기판을 제거하는 단계 후에, 상기 소자 분리 영역의 상기 발광 구조물에 트렌치를 형성하여 상기 발광 구조물을 개별 소자 영역으로 분리하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.After removing the growth substrate, forming a trench in the light emitting structure of the device isolation region to separate the light emitting structure into individual device regions. 제2항 또는 제3항에 있어서, The method according to claim 2 or 3, 상기 트렌치 형성 후 상기 발광 구조물의 측면에 패시베이션막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And forming a passivation film on a side surface of the light emitting structure after the trench is formed. 제1항에 있어서, The method of claim 1, 상기 n측 전극을 형성한 후에, 습식 식각에 의해 상기 제2 도금층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And after the n-side electrode is formed, removing the second plating layer by wet etching. 제5항에 있어서, The method of claim 5, 상기 제2 도금층은 상기 제1 도금층에 직접 접촉하여 형성되고, The second plating layer is formed in direct contact with the first plating layer, 상기 제2 도금층은 상기 제1 도금층과는 다른 금속 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And the second plating layer is formed of a metal material different from the first plating layer. 제6항에 있어서, The method of claim 6, 상기 습식식각에 의하여 제1 도금층은 식각되지 않도록, 상기 제2 도금층은 제1 도금층에 대하여 높은 식각 선택비를 갖는 금속 재료로 형성되는 것을 특징으 로 하는 수직구조 발광 다이오드의 제조 방법.And the second plating layer is formed of a metal material having a high etching selectivity with respect to the first plating layer so that the first plating layer is not etched by the wet etching. 제5에 있어서, The method according to claim 5, 상기 제1 도금층의 패턴을 형성하는 단계와 상기 제2 도금층을 형성하는 단계 사이에, 상기 제1 도금층의 상면을 포함한 전면 상에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.Between the step of forming the pattern of the first plating layer and the step of forming the second plating layer, further comprising the step of forming a protective film on the entire surface including the upper surface of the first plating layer. Method of preparation. 제8항에 있어서, The method of claim 8, 상기 보호막은 절연체로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The protective film is a manufacturing method of a vertical structure light emitting diode, characterized in that formed of an insulator. 제8항에 있어서, The method of claim 8, 상기 보호막은 제1 도금층과는 다른 금속 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And the protective film is formed of a metal material different from the first plating layer. 제8항에 있어서, The method of claim 8, 상기 제2 도금층은 상기 제1 도금층과 동일한 금속 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And the second plating layer is formed of the same metal material as the first plating layer. 제8항에 있어서,The method of claim 8, 상기 제2 도금층은 상기 제1 도금층과 다른 금속 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And the second plating layer is formed of a metal material different from that of the first plating layer. 제1항에 있어서,The method of claim 1, 상기 제2 도금층은 상기 제1 도금층의 패턴 모양을 따라 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The second plating layer is a vertical structure light emitting diode manufacturing method, characterized in that formed along the pattern of the first plating layer. 제13항에 있어서,The method of claim 13, 상기 n측 전극을 형성한 후에, 상기 소자 분리 영역에서 상기 제2 도금층을 브레이킹하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And after the n-side electrode is formed, breaking the second plating layer in the device isolation region. 제13항에 있어서,The method of claim 13, 상기 n측 전극을 형성한 후에, 습식 식각에 의해 상기 제2 도금층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And after the n-side electrode is formed, removing the second plating layer by wet etching. 제1항에 있어서, The method of claim 1, 상기 제1 도금층은 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The first plating layer includes at least one metal material selected from the group consisting of Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo, and alloys of two or more thereof. The manufacturing method of the vertical structure light emitting diode made into. 제1항에 있어서, The method of claim 1, 상기 제2 도금층은 Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo 및 이들 중 2이상의 합금으로 이루어진 그룹으로부터 하나 이상 선택된 금속 재료를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The second plating layer includes at least one metal material selected from the group consisting of Au, Cu, Ni, Ag, Cr, W, Al, Pt, Sn, Pb, Fe, Ti, Mo, and alloys of two or more thereof. The manufacturing method of the vertical structure light emitting diode made into. 제1항에 있어서, The method of claim 1, 상기 제1 도금층의 패턴을 형성하기 전에 상기 p측 전극 상면을 포함한 전면 상에 도금 시드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.Before forming the pattern of the first plating layer, further comprising forming a plating seed layer on the entire surface including the upper surface of the p-side electrode. 제18항에 있어서, The method of claim 18, 상기 도금 시드층은 무전해 도금 또는 증착에 의해 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법. The plating seed layer is a method of manufacturing a vertical structure light emitting diode, characterized in that formed by electroless plating or deposition. 제18항에 있어서, The method of claim 18, 습식 식각에 의해 상기 제2 도금층이 제거되는 경우, 상기 습식 식각에 의해 상기 도금 시드층도 제거되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.When the second plating layer is removed by wet etching, the plating seed layer is also removed by the wet etching. 제1항에 있어서, The method of claim 1, 상기 제1 도금층의 패턴을 형성하는 단계는, Forming the pattern of the first plating layer, 상기 소자 영역의 상기 p측 전극을 오픈시키는 포토레지스트 패턴을 형성하는 단계와; Forming a photoresist pattern for opening the p-side electrode in the device region; 상기 포토레지스트 패턴을 이용하여, 상기 소자 영역에서만 상기 p측 전극 상에 선택적으로 전기도금을 실시하는 단계를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And selectively electroplating on the p-side electrode only in the device region by using the photoresist pattern. 제1항에 있어서, The method of claim 1, 상기 제2 도금층을 형성하는 단계는, 상기 제1 도금층의 상면을 포함한 전면 상에 전기도금을 실시하는 단계를 포함하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The forming of the second plating layer may include performing electroplating on the entire surface including the top surface of the first plating layer. 제1항에 있어서, The method of claim 1, 상기 성장용 기판을 제거하는 단계는 물리적, 화학적 및 기계적 방법 중 적어도 하나에 의해 수행되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.Removing the growth substrate is performed by at least one of physical, chemical and mechanical methods. 제1항에 있어서, The method of claim 1, 상기 n형 클래드층, 활성층 및 p형 클래드층은 Ⅲ-Ⅴ족 화합물 반도체 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.And the n-type cladding layer, the active layer, and the p-type cladding layer are formed of a III-V compound semiconductor material. 제1항에 있어서, The method of claim 1, 상기 n형 클래드층, 활성층 및 p형 클래드층은 AlxGayIn(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The n-type cladding layer, the active layer and the p-type cladding layer are formed of an Al x Ga y In (1-xy) N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) semiconductor material. Method for manufacturing a vertical structure light emitting diode, characterized in that. 제25항에 있어서, The method of claim 25, 상기 성장용 기판으로는 사파이어 기판을 사용하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.A sapphire substrate is used as the growth substrate. 제1항에 있어서, The method of claim 1, 상기 n형 클래드층, 활성층 및 p형 클래드층은, AlxGayIn(1-x-y)P(0≤x≤1, 0≤y≤1) 반도체 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The n-type cladding layer, the active layer, and the p-type cladding layer are formed of Al x Ga y In (1-xy) P (0≤x≤1, 0≤y≤1) semiconductor material. Method of manufacturing a diode. 제1항에 있어서, The method of claim 1, 상기 n 형 클래드층, 활성층 및 p형 클래드층은 AlxGa1-xAs(0≤x≤1) 반도체 재료로 형성되는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The n-type cladding layer, the active layer and the p-type cladding layer are formed of an Al x Ga 1-x As (0≤x≤1) semiconductor material. 제27항 또는 제28항에 있어서, The method of claim 27 or 28, 상기 성장용 기판으로는 GaAs 기판을 사용하는 것을 특징으로 하는 수직구조 발광 다이오드의 제조 방법.The growth substrate is a manufacturing method of a vertical structure light emitting diode, characterized in that using the GaAs substrate.
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