KR100688301B1

KR100688301B1 - Ic tester

Info

Publication number: KR100688301B1
Application number: KR1020050040838A
Authority: KR
Inventors: 후토시 가와라자키
Original assignee: 요코가와 덴키 가부시키가이샤
Priority date: 2004-08-31
Filing date: 2005-05-16
Publication date: 2007-03-02
Also published as: JP2006071288A; TWI263060B; JP4599945B2; TW200609522A; KR20060046052A

Abstract

본 발명은 고속, 저속인 회로에 의해, 신호를 발생하는 IC 테스터를 실현하는 것을 목적으로 한다.An object of the present invention is to realize an IC tester that generates a signal by a high speed and a low speed circuit.

본 발명은, 피시험 대상을 시험하는 IC 테스터에 개량을 가한 것이다. 본 장치는, 고속 테스트 레이트를 출력하는 고속 레이트 제네레이터와, 저속 테스트 레이트와 고속 테스트 레이트와의 테스트 레이트비를 입력하고, 이 테스트 레이트비를 고속 레이트 제네레이터의 고속 테스트 레이트로 카운트하고, 고속 테스트 레이트를 솎아내는 솎아냄 신호를 출력하는 동기(同期) 제어부와, 고속 레이트 제네레이터의 고속 테스트 레이트를 동기 제어부의 솎아냄 신호로 솎아내고, 저속 테스트 레이트를 출력하는 솎아냄부를 구비하고, 솎아냄부의 저속 테스트 레이트로 피시험 대상의 시험 신호를 출력하는 동시에, 고속 테스트 레이트 제네레이터의 고속 테스트 레이트로 피시험 대상의 시험 신호를 출력하는 것을 특징으로 하는 장치이다.This invention adds the improvement to the IC tester which tests a test subject. The apparatus inputs a high speed generator that outputs a high test rate, a test rate ratio between the low test rate and the high test rate, counts the test rate ratio as the high test rate of the high rate generator, and then the high test rate. A synchronizing control unit for outputting a thinning signal for quenching the output; An apparatus characterized by outputting a test signal under test at a test rate and outputting a test signal under test at a high test rate of the high speed test rate generator.

IC 테스터, 액정 구동 드라이버, 동기 제어부, 솎아냄부 IC Tester, LCD Driver, Synchronization Control Unit, Thinner

Description

IC Tester {IC TESTER}

도 1은 본 발명의 일실시예를 나타낸 구성도이다.1 is a block diagram showing an embodiment of the present invention.

도 2는 동기(同期) 제어부의 구체적인 구성을 나타낸 도면이다.2 is a diagram showing a specific configuration of a synchronization control unit.

도 3은 도 1 및 도 2에 나타낸 장치의 동작을 나타낸 타이밍 차트이다.3 is a timing chart showing the operation of the apparatus shown in FIGS. 1 and 2.

도 4는 도 1 및 도 2에 나타낸 장치의 동작을 설명하는 도면이다.4 is a view for explaining the operation of the apparatus shown in FIG. 1 and FIG.

도 5는 본 발명의 다른 실시예를 나타낸 구성도이다.5 is a configuration diagram showing another embodiment of the present invention.

[특허 문헌 1] 일본국 특개평 8(1996)-313592호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 8 (1996) -313592

[특허 문헌 2] 일본국 특개평 10(1998)-246756호 공보[Patent Document 2] Japanese Patent Application Laid-Open No. 10 (1998) -246756

[특허 문헌 3] 일본국 특개평 11(1999)-183569호 공보[Patent Document 3] Japanese Unexamined Patent Publication No. 11 (1999) -183569

본 발명은, 피시험 대상, 예를 들면, 액정 구동 드라이버를 시험하는 IC 테스터에 관한 것이며, 고속, 저속인 회로에 의해, 신호를 발생하는 IC 테스터에 관한 것이다.TECHNICAL FIELD This invention relates to the IC tester which tests a test object, for example, a liquid crystal drive driver, and relates to the IC tester which generate | occur | produces a signal by a high speed and a low speed circuit.

액정 디스플레이를 구동하는 액정 구동 드라이버의 시험은, IC 테스터를 이 용하여 시험을 행하고 있다. IC 테스터는, 액정 구동 드라이버에 시험 신호를 부여하고, 액정 구동 드라이버의 출력에 따라, 액정 구동 드라이버의 양부(良否)의 판정을 행한다. 이와 같은 장치는, IC 테스터의 출력측을 고속 동작으로 하고, 입력측을 저속 동작으로 하여, 염가로 구성하고 있다. 예를 들면 특허 문헌 1~3 등에 기재되어 있다.The test of the liquid crystal drive driver which drives a liquid crystal display is performing the test using an IC tester. An IC tester gives a test signal to a liquid crystal drive driver, and determines the pass / fail of a liquid crystal drive driver according to the output of a liquid crystal drive driver. Such a device is inexpensively configured by making the output side of the IC tester operate at high speed and the input side at low speed. For example, it describes in patent documents 1-3.

액정 구동 드라이버에 입력되는 신호에는, 예를 들면, 수백 MHz를 초과하는 클록 등의 고속의 신호도 있고, 수MHz 이하의 저속인 신호도 있다. 이와 같은 신호를 IC 테스터가 출력하는 경우, 고속 신호, 저속 신호는 동기하여 출력해야만 한다. 그러므로, 테스터의 신호 발생 주기는, 필요한 고속 신호의 속도로 정해져 버리므로, 저속인 신호를 발생하는 회로라도 고속으로 동작하도록 해야만 했다.The signal input to the liquid crystal drive driver includes, for example, a high speed signal such as a clock exceeding several hundred MHz and a low speed signal of several MHz or less. When the IC tester outputs such a signal, the high speed signal and the low speed signal must be output in synchronization. Therefore, since the signal generation period of the tester is determined at the required high speed signal speed, even a circuit that generates a low speed signal must operate at a high speed.

본 발명이 해결하고자 하는 과제는, 고속, 저속인 회로에 의해, 신호를 발생하는 IC 테스터를 실현하는 것에 있다.An object of the present invention is to realize an IC tester that generates a signal by using a high speed and a low speed circuit.

이하, 본 발명을, 도면을 참조하여 상세하게 설명한다. 도 1은 본 발명의 일실시예를 나타낸 구성도이다. 여기서, 고속이란, 저속과 비교하여, 고속의 것을 나타낸다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated in detail with reference to drawings. 1 is a block diagram showing an embodiment of the present invention. Here, high speed means high speed compared with low speed.

도 1에 있어서, 저속 패턴 어드레스 발생기(1)는, 저속 테스트 레이트로 동작하고, 저속 패턴 어드레스를 발생한다. 저속 패턴 어드레스 발생기(1)는, 저속 인스트럭션 메모리(11), 저속 패턴 어드레스 시퀀서(12)로 이루어진다. 저속 인스트럭션 메모리(11)는, 저속 인스트럭션을 기억한다. 저속 패턴 어드레스 시퀀서(12)는, 저속 인스트럭션 메모리(11)의 저속 인스트럭션에 따라 동작하고, 저속 패턴 어드레스를 저속 인스트럭션 메모리(11)에 출력하는 동시에, 외부 신호(루프 클리어)를 입력하고, 이 외부 신호에 의해 루프 누락(falling)을 행하고, 루프 클리어 신호를 출력한다. 레이트비 메모리(2)는, 저속 패턴 어드레스 발생기(1)의 패턴 어드레스를 입력하고, 저속 테스트 레이트와 고속 테스트 레이트의 테스트 레이트비를 출력한다.In Fig. 1, the low speed pattern address generator 1 operates at a low test rate and generates a low speed pattern address. The low speed pattern address generator 1 consists of a low speed instruction memory 11 and a low speed pattern address sequencer 12. The low speed instruction memory 11 stores the low speed instruction. The low speed pattern address sequencer 12 operates according to the low speed instruction of the low speed instruction memory 11, outputs the low speed pattern address to the low speed instruction memory 11, and inputs an external signal (loop clear), The loop is dropped by the signal, and the loop clear signal is output. The rate ratio memory 2 inputs the pattern address of the low speed pattern address generator 1 and outputs a test rate ratio of a low test rate and a high test rate.

고속 패턴 어드레스 발생기(3)는, 고속 테스트 레이트로 동작하고, 고속 패턴 어드레스를 발생한다. 고속 패턴 어드레스 발생기(3)는, 고속 인스트럭션 메모리(31), 고속 패턴 어드레스 시퀀서(32)로 이루어진다. 고속 인스트럭션 메모리(31)는, 고속 인스트럭션을 기억한다. 고속 패턴 어드레스 시퀀서(32)는, 고속 인스트럭션 메모리(31)의 고속 인스트럭션에 따라 동작하고, 고속 패턴 어드레스를 고속 인스트럭션 메모리(31)에 출력하는 동시에, 고속 루프 클리어 신호를 입력하고, 이 고속 루프 클리어 신호에 의해 루프 누락을 행한다. 고속 레이트 제네레이터(4)는, 고속 패턴 어드레스 발생기(3)의 패턴 어드레스를 입력하고, 고속 테스트 레이트를 출력한다. 동기 제어부(5)는, 레이트비 메모리(2)의 테스트 레이트비를 입력하고, 이 테스트 레이트비를 고속 테스트 레이트로 카운트하고, 고속 테스트 레이트를 솎아내는 솎아냄 신호를 출력하는 동시에, 패턴 어드레스 발생기(1)로부터 루프 클리어 신호를 입력하고, 패턴 어드레스 발생기(3)에 고속 루프 클리어 신호를 출력한다. AND 게이트(6)는 솎아냄부로, 고속 레이트 제네레이터(4)의 고속 테스트 레이트를 동기 제어부(5)의 솎아냄 신호로 솎아내고, 저속 테스트 레이트를 출력한다.The high speed pattern address generator 3 operates at a high test rate and generates a high speed pattern address. The high speed pattern address generator 3 includes a high speed instruction memory 31 and a high speed pattern address sequencer 32. The high speed instruction memory 31 stores the high speed instruction. The high speed pattern address sequencer 32 operates according to the high speed instruction of the high speed instruction memory 31, outputs the high speed pattern address to the high speed instruction memory 31, inputs a high speed loop clear signal, and clears this high speed loop. Loop omission is performed by the signal. The high speed rate generator 4 inputs the pattern address of the high speed pattern address generator 3 and outputs the high speed test rate. The synchronization control unit 5 inputs a test rate ratio of the rate ratio memory 2, counts this test rate ratio at a high test rate, outputs a thinning signal for extracting the high test rate, and simultaneously generates a pattern address generator. A loop clear signal is input from (1), and a high speed loop clear signal is output to the pattern address generator 3. The AND gate 6 is a thinner, and the high speed test rate of the high speed rate generator 4 is thinned out by the thinning signal of the synchronization control unit 5 to output a low speed test rate.

저속 핀 일렉트로닉스(7)는, 저속 패턴 어드레스 발생기(1)의 패턴 어드레스와 AND 게이트(6)의 저속 테스트 레이트에 의해, 피시험 대상(이하 DUT(Device Under Test), 예를 들면 액정 구동 드라이버에 시험 신호를 출력하는 동시에, DUT의 출력과 기대값을 비교한다. 저속 핀 일렉트로닉스(7)는, 패턴 메모리(71), 시험부(72), 드라이버(73), 콤퍼레이터(74)로 이루어진다. 패턴 메모리(71)는, 저속 패턴 어드레스 발생기(1)의 패턴 어드레스를 입력하고, 입력 패턴, 기대값 패턴 등으로 이루어지는 패턴 데이터를 출력한다. 시험부(72)는, 패턴 메모리(71)의 패턴 데이터를 입력하고, 시험 신호를 출력하여, DUT로부터의 출력과 기대값과 비교한다. 드라이버(73)는, 시험부(72)로부터의 시험 신호를 DUT에 출력한다. 콤퍼레이터(74)는, DUT의 출력을 비교 전압과 비교하여, 시험부(72)에 출력한다.The low speed pin electronics 7 are connected to a target under test (hereinafter referred to as a device under test (DUT), for example, a liquid crystal drive driver) by the pattern address of the low speed pattern address generator 1 and the low speed test rate of the AND gate 6. The test signal is output and the output of the DUT is compared with the expected value The low speed pin electronics 7 are composed of a pattern memory 71, a test unit 72, a driver 73, and a comparator 74. The memory 71 inputs the pattern address of the low speed pattern address generator 1 and outputs pattern data composed of an input pattern, an expected value pattern, etc. The test section 72 pattern data of the pattern memory 71. And input a test signal to compare the output from the DUT with the expected value The driver 73 outputs the test signal from the test section 72 to the DUT. By comparing the output with the comparison voltage, the test section 7 Output to 2).

고속 핀 일렉트로닉스(8)는, 고속 패턴 어드레스 발생기(3)의 패턴 어드레스와 고속 레이트 제네레이터(4)의 고속 테스트 레이트에 의해 DUT에 시험 신호를 출력하는 동시에, DUT의 출력과 기대값을 비교한다. 고속 핀 일렉트로닉스(8)는, 패턴 메모리(81), 시험부(82), 드라이버(83), 콤퍼레이터(84)로 이루어진다. 패턴 메모리(81)는, 고속 패턴 어드레스 발생기(3)의 패턴 어드레스를 입력하고, 입력 패턴, 기대값 패턴 등으로 이루어지는 패턴 데이터를 출력한다. 시험부(82)는, 패턴 메모리(81)의 패턴 데이터를 입력하고, 시험 신호를 출력하고, DUT로부터의 출력과 기대값과 비교한다. 드라이버(83)는, 시험부(82)로부터의 시험 신호를 DUT에 출력한다. 콤퍼레이터(84)는, DUT의 출력을 비교 전압과 비교하여, 시험부(82)에 출력한다.The high speed pin electronics 8 outputs a test signal to the DUT at the pattern address of the high speed pattern address generator 3 and the high speed test rate of the high speed rate generator 4, and compares the output of the DUT with the expected value. The high speed pin electronics 8 includes a pattern memory 81, a test unit 82, a driver 83, and a comparator 84. The pattern memory 81 inputs the pattern address of the high speed pattern address generator 3 and outputs pattern data consisting of an input pattern, an expected value pattern, and the like. The test unit 82 inputs pattern data of the pattern memory 81, outputs a test signal, and compares the output from the DUT with the expected value. The driver 83 outputs a test signal from the test section 82 to the DUT. The comparator 84 compares the output of a DUT with a comparison voltage, and outputs it to the test part 82.

또한, 상세하게 동기 제어부(5)의 구체적인 구성을 도 2에 나타내고, 설명한다. 도 2에 있어서, FIFO(First In First Out)(51)은, 레이트비 메모리(2)의 테스트 레이트비, 루프 클리어 신호를 저속 테스트 레이트마다 입력하고, 리드 신호에 의해, 고속 테스트 레이트마다 출력한다. 카운터(52)는, FIFO(51)의 테스트 레이트비를 고속 테스트 레이트로 카운트한다. 종료 검출부(53)는, 카운터(52)의 출력의 카운트 종료를 검출한다. 시프트 레지스터(54)는, 종료 검출부(53)의 출력을 고속 테스트 레이트마다 시프트하고, 솎아냄 신호를 출력한다. 리드 제어부(55)는, 종료 검출부(53)의 출력을 입력하고, 리드 신호를 FIFO(51), 카운터(52)에 출력한다. AND 게이트(56)는, FIFO(51)로부터의 루프 클리어 신호와 리드 제어부(55)의 리드 신호의 논리곱을 고속 루프 클리어 신호로서 출력한다.In addition, the specific structure of the synchronization control part 5 is shown in FIG. 2, and it demonstrates in detail. In Fig. 2, the FIFO (First In First Out) 51 inputs the test rate ratio and the loop clear signal of the rate ratio memory 2 for each of the low speed test rates, and outputs each of the high speed test rates by the read signal. . The counter 52 counts the test rate ratio of the FIFO 51 at a high test rate. The end detection unit 53 detects the end of count of the output of the counter 52. The shift register 54 shifts the output of the end detection section 53 for each high speed test rate, and outputs a thinning signal. The read control unit 55 inputs the output of the end detection unit 53, and outputs a read signal to the FIFO 51 and the counter 52. The AND gate 56 outputs the logical product of the loop clear signal from the FIFO 51 and the read signal of the read control unit 55 as a high speed loop clear signal.

이와 같은 장치의 동작을 이하에 설명한다. 도 3은 도 1 및 도 2에 도시한 장치의 동작을 나타낸 타이밍 차트이다. 도 3에 있어서, (a)는 AND 게이트(6)가 출력하는 저속 테스트 레이트, (b)는 저속 패턴 어드레스 시퀀서(12)가 출력하는 저속 패턴 어드레스, (c)는 저속 패턴 어드레스 시퀀서(12)가 출력하는 루프 클리어 신호, (d)는 레이트비 메모리(2)가 출력하는 테스트 레이트비, (e)는 고속 레이트 제네레이터(4)가 출력하는 고속 테스트 레이트, (f)는 FIFO(51)가 출력하는 테스트 레이트비, (g)는 FIFO(51)가 출력하는 루프 클리어 신호, (h)는 카운터(52)가 출력하는 카운터값, (i)는 종료 검출부(53)가 출력하는 카운트 종료 신호, (j)는 AND 게이트(56)가 출력하는 고속 루프 클리어 신호, (k)는 동기 제어부(5)가 출력하는 솎아냄 신호, (l)은 고속 패턴 어드레스 시퀀서(32)가 출력하는 고속 패턴 어드레스, (m)은 드라이버(73)가 출력하는 저속 시험 신호, (n)는 드라이버(83)가 출력하는 고속 시험 신호이다. 여기서, 타이밍 차트의 괄호 내는 어드레스를 나타내고 있다. 또, 도 4는 도 1 및 도 2에 나타낸 장치의 설명도이다.The operation of such a device is described below. 3 is a timing chart showing the operation of the apparatus shown in FIGS. 1 and 2. In Fig. 3, (a) is a low speed test rate output from the AND gate 6, (b) is a low speed pattern address output by the low speed pattern address sequencer 12, and (c) is a low speed pattern address sequencer 12. Is a loop clear signal outputted by (d), a test rate ratio output by the rate ratio memory 2, (e) a high test rate output by the high speed rate generator 4, and (f) a FIFO 51 The test rate ratio to be output, (g) is a loop clear signal output from the FIFO 51, (h) is a counter value output from the counter 52, and (i) is a count end signal output from the termination detector 53. , (j) is a high speed loop clear signal output from the AND gate 56, (k) is a thinning signal output from the synchronization control section 5, and (l) is a high speed pattern output from the high speed pattern address sequencer 32. Address, (m) is the low speed test signal output from the driver 73, (n) is the high speed output from the driver 83 A test signal. Here, the parentheses in the timing chart indicate addresses. 4 is explanatory drawing of the apparatus shown in FIG. 1 and FIG.

테스트가 개시되면, 저속 테스트 레이트(초기는 더미 레이트)마다, 저속 패턴 어드레스 시퀀서(12)가, 저속 인스트럭션 메모리(11)의 인스트럭션에 의해, 도 4에 나타낸 저속 패턴 어드레스를 저속 인스트럭션 메모리(11), 레이트비 메모리(2), 저속 핀 일렉트로닉스(7)에 출력한다. 저속 인스트럭션 메모리(11)는, 패턴 어드레스에 의해 저속 패턴 어드레스 시퀀서(12)에 인스트럭션을 부여한다. 또, 레이트비 메모리(2)도, 패턴 어드레스에 의해 동기 제어부(5)에 도 4에 나타낸 테스트 레이트비를 동기 제어부(5)에 출력한다. 그리고, 도 4에 나타낸 바와 같이, 저속 패턴 어드레스 시퀀스(12)는, 저속 인스트럭션 메모리(11)의 인스트럭션에 의해, 저속 패턴 어드레스가 "2"일 때, 루프를 반복한다.When the test is started, the low speed pattern address sequencer 12 uses the instructions of the low speed instruction memory 11 to read the low speed pattern address shown in FIG. 4 at each low speed test rate (initial dummy rate). And output to the rate ratio memory 2 and the low speed pin electronics 7. The low speed instruction memory 11 gives an instruction to the low speed pattern address sequencer 12 by the pattern address. In addition, the rate ratio memory 2 also outputs the test rate ratio shown in FIG. 4 to the synchronization control unit 5 by the pattern address. As shown in Fig. 4, the low speed pattern address sequence 12 repeats the loop when the low speed pattern address is " 2 " by the instruction of the low speed instruction memory 11.

이 테스트 레이트비를 FIFO(51)는 저속 테스트 레이트마다 저장한다. 그리고, FIFO(51)의 판독 개시는, 리드 제어부(55)가 회로 구성 상 필요한 고속 테스트 레이트수를 기다린 후, 리드 신호가 출력된다. 이 리드 신호를, FIFO(51)는 입력하고, 고속 테스트 레이트에 의해 테스트 레이트비를 출력한다(가). 이 동작에 의해, 저속 테스트 레이트에 동기한 신호를 고속 테스트 레이트에 동기한 신호로 변환할 수 있다.The FIFO 51 stores this test rate ratio for each low test rate. Then, in the read start of the FIFO 51, after the read control unit 55 waits for the number of fast test rates necessary for the circuit configuration, the read signal is output. The FIFO 51 inputs this read signal and outputs a test rate ratio at a high test rate. By this operation, a signal synchronized with a low test rate can be converted into a signal synchronized with a high test rate.

이 테스트 레이트비를, 카운터(52)는, 리드 제어부(55)의 리드 신호에 의해 리드하고, 고속 테스트 레이트마다 다운 카운트하고, 카운트값을 출력한다. 이 카운트값을, 종료 검출부(53)가 검출하고, 즉, "1"을 검출하고, 카운트 종료 신호를 시프트 레지스터(54), 리드 제어부(55)에 출력한다. 그리고, 시프트 레지스터(54)는, 카운트 종료 신호를 고속 테스트 레이트로 원하는 시프트르 행하여, 솎아냄 신호를 AND 게이트(6)에 출력한다(나). 한편, 리드 제어부(55)는, 카운트 종료 신호를 리드 신호로서, FIFO(51), 카운터(52), AND 게이트(56)에 출력한다.The counter 52 reads this test rate ratio by the read signal of the read control part 55, down-counts for every high speed test rate, and outputs a count value. The end detection unit 53 detects this count value, that is, "1" is detected, and the count end signal is output to the shift register 54 and the read control unit 55. The shift register 54 then performs a desired shift on the count end signal at a high test rate, and outputs the thinning signal to the AND gate 6 (b). On the other hand, the read control unit 55 outputs the count end signal as a read signal to the FIFO 51, the counter 52, and the AND gate 56.

한편, 테스트가 개시되면, 고속 테스트 레이트(초기는 더미 레이트)마다, 고속 패턴 어드레스 시퀀서(32)가, 고속 인스트럭션 메모리(31)의 인스트럭션에 의해, 도 4에 나타낸 고속 패턴 어드레스를 고속 인스트럭션 메모리(31), 고속 레이트 제네레이터(4), 고속 핀 일렉트로닉스(8)에 출력한다. 고속 인스트럭션 메모리(31)는, 패턴 어드레스에 의해 고속 패턴 어드레스 시퀀서(32)에 인스트럭션을 부여한다. 또, 고속 레이트 제네레이터(4)도, 패턴 어드레스에 의해 내부의 레이트 메모리의 주기에 따라, 고속 테스트 레이트를 AND 게이트(6), 고속 핀 일렉트로닉스(8)에 출력한다.On the other hand, when the test is started, the fast pattern address sequencer 32 converts the fast pattern address shown in FIG. 4 by the instruction of the fast instruction memory 31 at every fast test rate (initial dummy rate). 31) to the high speed rate generator 4 and the high speed pin electronics 8; The high speed instruction memory 31 gives an instruction to the high speed pattern address sequencer 32 by the pattern address. The high speed rate generator 4 also outputs the high speed test rate to the AND gate 6 and the high speed pin electronics 8 according to the period of the internal rate memory by the pattern address.

이 결과, AND 게이트(6)는, 고속 레이트 제네레이터(4)의 고속 테스트 레이트와 동기 제어부(5)의 솎아냄 신호와의 논리곱을 저속 핀 일렉트로닉스(7)에 출력한다.As a result, the AND gate 6 outputs to the low speed pin electronics 7 the logical product of the high speed test rate of the high speed rate generator 4 and the thinning signal of the synchronization control part 5.

그리고, 저속 핀 일렉트로닉스(7) 측에서는, 패턴 메모리(71)는, 저속 패턴 제네레이터(1)의 패턴 어드레스에 대응한 패턴 데이터를, AND 게이트(6)의 저속 테스트 레이트에 의해 출력한다. 시험부(72)는, 패턴 메모리(71)의 패턴 데이터에 의해 드라이버(73)를 통하여, 시험 신호를 DUT에 출력한다. 그리고, 콤퍼레이터(74)는 DUT의 출력을 비교 전압과 비교하여, 시험부(72)에 출력하고, 시험부(72)가 패턴 데이터의 기대값과 비교하여, 패스/페일을 출력하고 있다.On the low-speed pin electronics 7 side, the pattern memory 71 outputs pattern data corresponding to the pattern address of the low speed pattern generator 1 at the low speed test rate of the AND gate 6. The test unit 72 outputs a test signal to the DUT through the driver 73 by the pattern data of the pattern memory 71. The comparator 74 compares the output of the DUT with the comparison voltage and outputs the result to the test section 72. The test section 72 compares the expected value of the pattern data and outputs a pass / fail.

마찬가지로, 고속 핀 일렉트로닉스(8) 측에서는, 패턴 메모리(81)는, 고속 패턴 제네레이터(3)의 패턴 어드레스에 대응한 패턴 데이터를, 고속 레이트 제네레이터(4)의 고속 테스트 레이트에 의해 출력한다. 시험부(82)는, 패턴 메모리(81)의 패턴 데이터에 의해 드라이버(83)를 통하여, 시험 신호를 DUT에 출력한다. 그리고, 콤퍼레이터(84)는 DUT의 출력을 비교 전압과 비교하여, 시험부(82)에 출력하고, 시험부(82)가 패턴 데이터의 기대값과 비교하여, 패스/페일을 출력하고 있다.Similarly, on the high speed pin electronics 8 side, the pattern memory 81 outputs pattern data corresponding to the pattern address of the high speed pattern generator 3 at the high speed test rate of the high speed generator 4. The test unit 82 outputs a test signal to the DUT through the driver 83 by the pattern data of the pattern memory 81. The comparator 84 compares the output of the DUT with the comparison voltage, outputs the result to the test section 82, and the test section 82 outputs a pass / fail by comparing with the expected value of the pattern data.

또, 외부 신호가 저속 패턴 어드레스 시퀀서(12)에 입력되면, 저속 패턴 어드레스 시퀀서(12)는, 패턴 어드레스의 반복 출력의 루프를 클리어하여, 루프 클리어 신호를 동기 제어부(5)의 FIFO(51)에 출력한다. FIFO(51)는, 저속 테스트 레이트마다 루프 클리어 신호를 저장하고, 리드 제어부(55)의 리드 신호에 의해, 고속 테스트 레이트로 루프 클리어 신호를 AND 게이트(56)에 출력한다(다). 그리고, AND 게이트(56)는, FIFO(51)의 루프 클리어 신호와, 리드 제어부(55)의 리드 신호와의 논리곱을 고속 루프 클리어 신호로서, 고속 패턴 어드레스 시퀀서(32)에 출력한다. 고속 패턴 어드레스 시퀀서(32)는, 고속 루프 클리어 신호에 의해, 저속 패턴 어드레스 시퀀서(11)와 마찬가지로, 패턴 어드레스의 반복 출력의 루프를 클리어로 한다(라).When an external signal is input to the low speed pattern address sequencer 12, the low speed pattern address sequencer 12 clears the loop of the repetitive output of the pattern address, and outputs a loop clear signal to the FIFO 51 of the synchronization control unit 5. FIG. Output to The FIFO 51 stores the loop clear signal for each low test rate, and outputs the loop clear signal to the AND gate 56 at the high test rate by the read signal of the read control unit 55. The AND gate 56 outputs the logical product of the loop clear signal of the FIFO 51 and the read signal of the read control unit 55 as a high speed loop clear signal to the fast pattern address sequencer 32. The high speed pattern address sequencer 32 clears the loop of the repetitive output of the pattern address by the high speed loop clear signal similarly to the low speed pattern address sequencer 11 (d).

이와 같이, 동기 제어부(5)가, 레이트비 메모리(2)의 테스트 레이트비에 의 해, 고속 테스트 레이트로 카운트를 행하고, 고속 테스트 레이트를 솎아내는 솎아냄 신호를 출력하고, AND 게이트(6)에서 솎아내므로, 고속, 저속의 신호 발생을 고속, 저속인 회로에 의해 동기하여 행할 수 있다.In this manner, the synchronization control unit 5 counts at the fast test rate based on the test rate ratio of the rate ratio memory 2, outputs a thinning signal for depressing the fast test rate, and outputs the AND gate 6. Since high speed and low speed can be generated, the high speed and low speed circuits can be synchronized with each other.

다음에 다른 실시예를 도 5에 나타내어 설명한다. 여기서, 도 1과 동일한 것은 동일 부호를 부여하고 설명을 생략한다.Next, another Example is shown and described in FIG. Here, the same components as those in Fig. 1 are given the same reference numerals and description thereof will be omitted.

도 5에 있어서, 고속 시퀀서 제어 메모리(9)는, 저속 패턴 제네레이터(1)가 출력하는 패턴 어드레스를 입력하고, 저속 패턴 어드레스 시퀀서(12) 대신에, 루프 클리어 신호를 동기 제어부(5)에 출력한다.In FIG. 5, the high speed sequencer control memory 9 inputs a pattern address output by the low speed pattern generator 1, and outputs a loop clear signal to the synchronization control unit 5 instead of the low speed pattern address sequencer 12. do.

이와 같은 장치의 동작은, 패턴 어드레스마다, 고속 시퀀서 제어 메모리(9)에 루프 클리어 정보를 기억시키고, 루프 클리어 신호를 출력시키는 것뿐이며, 그 외의 동작은, 도 1 및 도 2에 나타낸 장치와 마찬가지이므로 설명을 생략한다.The operation of such an apparatus only stores the loop clear information in the high speed sequencer control memory 9 and outputs the loop clear signal for each pattern address. Other operations are similar to those of the apparatus shown in FIGS. 1 and 2. Are omitted.

그리고, 본 발명은 이에 한정되지 않고, 드라이버(73, 83)와 콤퍼레이터(74, 84)를 1조(組)로 한 예를 나타냈으나, 드라이버, 콤퍼레이터 어느 쪽인가 한쪽을 핀 일렉트로닉스(7, 8)에 설치하는 구성이라도 된다.Incidentally, the present invention is not limited to this, and an example in which the drivers 73 and 83 and the comparators 74 and 84 are one set is shown. However, either the driver or the comparator is connected to the pin electronics 7, 8) may be provided.

또, 레이트비 메모리(2)를 설치하는 구성을 나타냈으나, 테스트 레이트비가 일정하게 있으면, 레이트비 메모리(2)에 의해, 테스트 레이트비를 동기 제어부(5)에게 부여하는 구성이 아니라도 된다.Moreover, although the structure which installs the rate ratio memory 2 was shown, if the test rate ratio is constant, it may not be the structure which gives a test rate ratio to the synchronous control part 5 by the rate ratio memory 2. .

그리고, 루프 누락을 외부 장치의 외부 신호에 의해 행하는 구성을 나타냈으나, 원하는 루프 회수(回數) 후에 행하는 구성으로 해도 된다.In addition, although the structure which performs a loop omission by the external signal of an external apparatus was shown, you may make it the structure which is performed after the desired number of loops.

또한, 고속 레이트 제네레이터(4)는, 고속 패턴 어드레스 발생기(3)로부터 패턴 어드레스를 입력하고, 이 패턴 어드레스에 의해 내부의 레이트 메모리를 지정하는 구성을 나타냈으나, 고속 레이트 제네레이터(4)의 내부에, 레이트 메모리의 어드레스를 지정하는 어드레스 발생기를 설치하는 구성이라도 된다.In addition, although the high speed rate generator 4 inputs the pattern address from the high speed pattern address generator 3, and designates the internal rate memory by this pattern address, the inside of the high speed rate generator 4 is shown. In addition, a configuration may be provided in which an address generator for specifying an address of the rate memory is provided.

본 발명에 의하면, 동기 제어부가, 레이트비 메모리의 테스트 레이트비에 의해, 고속 테스트 레이트로 카운트를 행하고, 고속 테스트 레이트를 솎아내는 솎아냄 신호를 출력하고, 솎아냄부에 의해 솎아내므로, 고속, 저속의 신호 발생을 고속, 저속인 회로로 동기하여 행할 수 있다.According to the present invention, the synchronous control unit counts at a high test rate by the test rate ratio of the rate ratio memory, outputs a thinning signal for extracting the fast test rate, and thins it out by the thinning unit. The low speed signal can be generated in synchronization with a high speed and a low speed circuit.

Claims

In an IC tester for testing a test subject,

A high rate generator that outputs a high test rate,

A synchronization control unit for receiving a test rate ratio of a low test rate and a high test rate, counting the test rate ratio at a high test rate of the high rate rate generator, and outputting a thinning signal for extracting the high test rate; ,

A thinning section for subtracting the high speed test rate of the high speed rate generator with a thinning signal of the synchronization control unit and outputting the low speed test rate

And

And a test signal of the subject under test at a low test rate of the thinning section, and outputs a test signal of the subject under test at a high test rate of the fast test rate generator.

The method of claim 1,

A low speed pattern address generator that operates at a low test rate of the thinning section and generates a low speed pattern address;

And a high speed pattern address generator operating at a high test rate of said high rate generator and generating a high speed pattern address.

The method of claim 2,

And a rate ratio memory for inputting a pattern address of the low speed pattern address generator and outputting a test rate ratio to the synchronization control unit.

The method of claim 3,

The synchronization control unit,

A FIFO which inputs a test rate ratio of the rate ratio memory for each low test rate, uses a thinning signal as a read signal, and outputs a test rate ratio for each high test rate;

And a counter for inputting a test rate ratio of the FIFO, counting at a high test rate, and outputting a sweep signal by the counter.

The method according to any one of claims 2 to 4,

Low speed pin electronics for outputting a test signal to a test target by a pattern address of the low speed pattern address generator and a low test rate of the thinning part;

And a high speed pin electronic device for outputting a test signal to a test target by a pattern address of the high speed pattern address generator and a high speed test rate of the high speed rate generator.

The method according to any one of claims 1 to 4,

The test target is an IC tester, characterized in that the liquid crystal drive driver.