KR100678165B1 - Reference time signal generaion device and method for use in universal mobile telecommunications mobile station - Google Patents

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Abstract

3세대 비동기 방식 이동통신 단말기의 컴바이너, 디코더 및 디인터리버에 사용될 기준시간 신호를 발생하기 위한 장치 및 방법이 개시되어 있다. 이러한 본 발명은 비동기 방식 이동통신 시스템(UMTS)의 기지국에서 전송하는 다양한 채널 메시지를 단말기가 복조하는데 필요한 프레임 경계신호 및 심볼 경계신호 등을 생성시켜 컴바이너, 디코더 및 디인터리버 등에 제공하고, 또한 단말의 타이밍 관리 및 수정 등에 응용될 수 있는 슬롯 경계신호 및 수퍼프레임 경계신호를 생성하는 기준시간 신호 발생 장치 및 방법을 제안한다. 본 발명에 따르면, 핑거들의 출력을 컴바인하기 위한 컴바이너와, 디코더 및 디인터리버를 구비하는 이동통신 단말기에서 상기 컴바이너, 상기 디코더 및 상기 디인터리버에 사용될 기준시간신호를 발생하기 위한 장치는: 심볼 크기에 해당하는 칩만큼을 카운팅하고, 심볼 경계신호를 발생하는 심볼 경계신호 발생기와; 상기 심볼 경계신호가 발생됨에 응답하여 제1 설정 시간동안 카운팅 동작을 수행하고, 슬롯 경계신호를 발생하는 슬롯 경계신호 발생기와; 상기 슬롯 경계신호가 발생됨에 응답하여 제2 설정 시간동안 카운팅 동작을 수행하고, 프레임 경계신호를 발생하는 프레임 경계신호 발생기와; 상기 프레임 경계신호가 발생됨에 응답하여 제3 설정 시간동안 카운팅 동작을 수행하고, 수퍼프레임 경계신호를 발생하는 수퍼프레임 경계신호 발생기로 구성된다.
An apparatus and method are disclosed for generating a reference time signal for use in a combiner, decoder, and deinterleaver of a third generation asynchronous mobile communication terminal. The present invention generates a frame boundary signal and a symbol boundary signal necessary for the terminal to demodulate various channel messages transmitted from a base station of an asynchronous mobile communication system (UMTS), and provides them to a combiner, a decoder, a deinterleaver, and the like. An apparatus and method for generating a reference time signal for generating a slot boundary signal and a super frame boundary signal applicable to timing management and modification of a terminal are provided. According to the present invention, an apparatus for generating a reference time signal to be used for the combiner, the decoder and the deinterleaver in a mobile communication terminal having a combiner for combining the outputs of the fingers and a decoder and a deinterleaver includes: A symbol boundary signal generator that counts as many chips as the symbol size and generates a symbol boundary signal; A slot boundary signal generator configured to perform a counting operation for a first set time in response to the generation of the symbol boundary signal and to generate a slot boundary signal; A frame boundary signal generator configured to perform a counting operation for a second predetermined time in response to the slot boundary signal being generated, and to generate a frame boundary signal; And a super frame boundary signal generator configured to perform a counting operation for a third set time in response to the generation of the frame boundary signal and to generate a super frame boundary signal.

비동기 방식 이동통신 단말기, 기준시간신호발생기(RTG), 프레임 경계신호, 심볼 경계신호 Asynchronous mobile communication terminal, reference time signal generator (RTG), frame boundary signal, symbol boundary signal

Description

비동기 방식 이동통신 단말기에 사용하기 위한 기준시간 신호 발생 장치 및 방법 {REFERENCE TIME SIGNAL GENERAION DEVICE AND METHOD FOR USE IN UNIVERSAL MOBILE TELECOMMUNICATIONS MOBILE STATION} Apparatus and method for generating reference time signal for use in asynchronous mobile terminal {REFERENCE TIME SIGNAL GENERAION DEVICE AND METHOD FOR USE IN UNIVERSAL MOBILE TELECOMMUNICATIONS MOBILE STATION}             

도 1은 본 발명이 적용되는 비동기 방식 이동통신 단말기의 구성을 보여주는 도면. 1 is a view showing the configuration of an asynchronous mobile communication terminal to which the present invention is applied.

도 2는 본 발명의 이해를 돕기 위한 비동기 방식 이동통신 단말기의 수신 프레임 구조를 보여주는 도면. 2 is a view illustrating a reception frame structure of an asynchronous mobile communication terminal for better understanding of the present invention.

도 3은 본 발명에 따른 기준시간 신호 발생기의 구성을 보여주는 도면. 3 is a diagram showing the configuration of a reference time signal generator according to the present invention;

도 4는 도 3에 도시된 기준시간 신호 발생기에 의한 기준시간 발생동작의 처리흐름을 보여주는 도면. FIG. 4 is a view showing a processing flow of a reference time generation operation by the reference time signal generator shown in FIG.

도 5는 심볼 크기가 변화함에 따라 기준시간 신호들이 발생함을 보여주는 도면.
5 is a diagram showing that reference time signals are generated as the symbol size changes.

본 발명은 3세대 비동기 방식 이동통신 시스템에 관한 것으로, 특히 비동기 방식 이동통신 단말기의 컴바이너, 디코더 및 디인터리버에 사용될 기준시간 신호를 발생하기 위한 장치 및 방법에 관한 것이다. The present invention relates to a third generation asynchronous mobile communication system, and more particularly, to an apparatus and method for generating a reference time signal to be used in the combiner, decoder and deinterleaver of an asynchronous mobile communication terminal.

3세대 비동기 방식 이동통신 시스템인 UMTS(Universal Mobile Telecommunication System)에서 운용될 단말기에는 시스템 시간(system time) 관리 및 심볼 복조(symbol demodulation)를 위한 기준시간 발생기(RTG: Reference Time Generator)가 설계될 것이 요구된다. 왜냐하면, 단말기가 기지국으로부터 전송되는 여러 종류의 채널 메시지(channel message)를 복조하기 위해서는 각 채널의 프레임 시간(frame timing), 즉 프레임의 시작 시점과 심볼 크기를 컴바이너(combiner)단, 디코더(decoder)단 그리고 디인터리버(deinterleaver)단에서 미리 알고 있어야 하기 때문이다. 이러한 각각의 하드웨어 블록에 해당 신호, 즉 프레임 경계신호(frame boundary signal) 및 심볼 경계신호(symbol boundary signal) 등을 생성하여 제공하는 역할을 하는 하드웨어가 상기 기준시간 발생기이다. 그러나 아직까지 UMTS용 기준시간 발생기의 구조가 상용화되거나 알려진 바 없다.
A reference time generator (RTG) for system time management and symbol demodulation will be designed for terminals to be operated in the third generation asynchronous mobile communication system (UMTS). Required. In order to demodulate various types of channel messages transmitted from a base station, the terminal combines the frame timing of each channel, that is, the start time and symbol size of each channel, into a combiner, a decoder ( This is because the decoder stage and the deinterleaver stage must be known in advance. The reference time generator is a hardware that generates and provides a corresponding signal to each hardware block, that is, a frame boundary signal and a symbol boundary signal. However, the structure of the reference time generator for UMTS has not been commercialized or known.

따라서 본 발명의 목적은 비동기 방식 이동통신 단말기에 사용하기 위한 기준시간 신호를 발생하기 위한 장치 및 방법을 제공함에 있다. Accordingly, an object of the present invention is to provide an apparatus and method for generating a reference time signal for use in an asynchronous mobile communication terminal.

본 발명의 다른 목적은 UMTS 단말기가 여러 종류의 채널 메시지를 복조할 시 요구되는 기준시간 신호를 발생하기 위한 장치 및 방법을 제공함에 있다. Another object of the present invention is to provide an apparatus and method for generating a reference time signal required when a UMTS terminal demodulates various types of channel messages.                         

이러한 목적들을 달성하기 위한 본 발명은 비동기 방식 이동통신 시스템(UMTS)의 기지국에서 전송하는 다양한 채널 메시지를 단말기가 복조하는데 필요한 프레임 경계신호 및 심볼 경계신호 등을 생성시켜 컴바이너, 디코더 및 디인터리버 등에 제공하고, 또한 단말의 타이밍 관리 및 수정 등에 응용될 수 있는 슬롯 경계신호 및 수퍼프레임 경계신호를 생성하는 기준시간 신호 발생 장치 및 방법을 제안한다. In order to achieve the above objects, the present invention generates a frame boundary signal and a symbol boundary signal necessary for the terminal to demodulate various channel messages transmitted from a base station of an asynchronous mobile communication system (UMTS) to combine, decoder, and deinterleaver. A reference time signal generation device and method for generating a slot boundary signal and a super frame boundary signal, which can be provided to the terminal and can be applied to timing management and modification of a terminal.

본 발명의 제1견지(aspect)에 따르면, 핑거들의 출력을 컴바인하기 위한 컴바이너와, 디코더 및 디인터리버를 구비하는 이동통신 단말기에서 상기 컴바이너, 상기 디코더 및 상기 디인터리버에 사용될 기준시간신호를 발생하기 위한 장치는: 심볼 크기에 해당하는 칩만큼을 카운팅하고, 심볼 경계신호를 발생하는 심볼 경계신호 발생기와; 상기 심볼 경계신호가 발생됨에 응답하여 제1 설정 시간동안 카운팅 동작을 수행하고, 슬롯 경계신호를 발생하는 슬롯 경계신호 발생기와; 상기 슬롯 경계신호가 발생됨에 응답하여 제2 설정 시간동안 카운팅 동작을 수행하고, 프레임 경계신호를 발생하는 프레임 경계신호 발생기와; 상기 프레임 경계신호가 발생됨에 응답하여 제3 설정 시간동안 카운팅 동작을 수행하고, 수퍼프레임 경계신호를 발생하는 수퍼프레임 경계신호 발생기로 구성된다. According to the first aspect of the present invention, a reference time signal to be used for the combiner, the decoder and the deinterleaver in a mobile communication terminal having a combiner for combining the outputs of the fingers and a decoder and a deinterleaver. An apparatus for generating an apparatus comprises: a symbol boundary signal generator for counting the number of chips corresponding to a symbol size and generating a symbol boundary signal; A slot boundary signal generator configured to perform a counting operation for a first set time in response to the generation of the symbol boundary signal and to generate a slot boundary signal; A frame boundary signal generator configured to perform a counting operation for a second predetermined time in response to the slot boundary signal being generated, and to generate a frame boundary signal; And a super frame boundary signal generator configured to perform a counting operation for a third set time in response to the generation of the frame boundary signal and to generate a super frame boundary signal.

본 발명의 제2견지에 따르면, 핑거들의 출력을 컴바인하기 위한 컴바이너와, 디코더 및 디인터리버를 구비하는 이동통신 단말기에서 상기 컴바이너, 상기 디코더 및 상기 디인터리버에 사용될 기준시간신호를 발생하기 위한 장치는: 칩레이트의 미리 설정된 배수에 해당하는 기준클럭을 심볼 크기에 해당하는 제1 설정 칩수 만큼 카운팅하고, 심볼 경계신호를 발생하는 심볼 카운터와; 상기 심볼 경계신호가 발생됨에 응답하여 상기 기준클럭을 제2 설정 칩수만큼 카운팅하고, 슬롯 경계신호를 발생하는 칩 카운터와; 상기 슬롯 경계신호가 발생됨에 응답하여 상기 기준클럭을 제3 설정 칩수만큼 카운팅하고, 프레임 경계신호를 발생하는 슬롯 카운터와; 상기 프레임 경계신호가 발생됨에 응답하여 상기 기준클럭을 제4 설정 칩수만큼 카운팅하고, 수퍼프레임 경계신호를 발생하는 프레임 카운터로 구성된다.
According to a second aspect of the present invention, a reference time signal to be used for the combiner, the decoder and the deinterleaver in a mobile communication terminal having a combiner for combining the outputs of the fingers and a decoder and a deinterleaver An apparatus for: comprises a symbol counter for counting a reference clock corresponding to a preset multiple of the chip rate by a first set number of chips corresponding to a symbol size and generating a symbol boundary signal; A chip counter that counts the reference clock by a second predetermined number of chips in response to the symbol boundary signal being generated, and generates a slot boundary signal; A slot counter for counting the reference clock by a third set chip number in response to the generation of the slot boundary signal and generating a frame boundary signal; And a frame counter counting the reference clock by the number of fourth set chips in response to the generation of the frame boundary signal, and generating a super frame boundary signal.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. It should be noted that reference numerals and like elements among the drawings are denoted by the same reference numerals and symbols as much as possible even though they are shown in different drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

우선 본 발명이 적용되는 3세대 비동기 방식 이동통신 시스템인 UMTS의 표준화 스펙(spec.)에서 제시하고 있는 스크램블링 코드(scrambling code) 및 OVSF(orthogonal variable spreading factor) 코드의 칩 레이트(chip rate)는 3.84Mcps(Mega-chips/symbol)임을 밝혀두는 바이다. 그리고 본 발명에 따른 기준시간신호 발생기(RTG: Reference Time Generator)는 기본 클럭으로 칩 레이트의 8배인 30.72MHz의 클럭을 사용함을 밝혀두는 바이다. 이 기본 클럭을 하기에서는 CHIPX8 클럭이라고도 칭해질 것이다. First, the chip rate of the scrambling code and the orthogonal variable spreading factor (OVSF) code presented in the standardization specification (spec.) Of UMTS, the third generation asynchronous mobile communication system to which the present invention is applied, is 3.84. It is clear that it is Mcps (Mega-chips / symbol). In addition, the reference time generator (RTG) according to the present invention uses a clock of 30.72 MHz, which is eight times the chip rate, as the base clock. This base clock will also be referred to as CHIPX8 clock in the following.

도 1은 본 발명이 적용되는 비동기 방식 이동통신 단말기의 구성을 개략적으로 보여주는 도면이다. 1 is a diagram schematically illustrating a configuration of an asynchronous mobile communication terminal to which the present invention is applied.

상기 도 1을 참조하면, 컴바이너(combiner) 20은 다수의 핑거들(fingers) 11∼13으로부터의 출력을 컴바이닝하여 출력한다. 디코더(decoder) 30은 상기 컴바이너 20의 출력을 디코딩한다. 디인터리버(deinterleaver) 40은 상기 디코더 30의 출력을 디인터리빙한다. 상기와 같은 구성요소들은 본 발명의 출원 시점에서 당해 분야 통상의 지식을 가진 자에게 잘 알려진 것이라는 사실에 유의하여야 한다. 본 발명에 따른 특징적인 구성요소인 기준시간신호 발생기 50은 각종 기준신호를 발생하여 상기 컴바이너 20, 디코더 30 및 디인터리버 40으로 공급한다. 상기 기준신호로는 심볼 경계신호(Symbol Boundary Signal), 슬롯 경계신호(Slot Boundary Signal), 프레임 경계신호(Frame Boundary Signal) 및 수퍼프레임 경계신호(Superframe Boundary Signal)가 될 수 있으며, 상기 구성요소들로는 프레임 경계신호 및 심볼 경계신호가 공급될 수 있다. Referring to FIG. 1, the combiner 20 combines and outputs outputs from a plurality of fingers 11 to 13. Decoder 30 decodes the output of combiner 20. Deinterleaver 40 deinterleaves the output of decoder 30. It should be noted that such components are well known to those skilled in the art at the time of filing the present invention. The reference time signal generator 50, which is a characteristic component according to the present invention, generates various reference signals and supplies them to the combiner 20, decoder 30, and deinterleaver 40. The reference signal may be a symbol boundary signal, a slot boundary signal, a frame boundary signal, and a superframe boundary signal. The frame boundary signal and the symbol boundary signal may be supplied.

도 2는 본 발명의 이해를 돕기 위한 비동기 방식 이동통신 단말기의 수신 프레임 구조를 보여주는 도면이다. 일예로, 상기 도 2에서는 PDSCH(Physical Downlink Shared Channel)에 대한 프레임 구조를 보여주는 도면이다. 2 is a diagram illustrating a reception frame structure of an asynchronous mobile communication terminal for better understanding of the present invention. For example, FIG. 2 illustrates a frame structure for a physical downlink shared channel (PDSCH).

상기 도 2를 참조하면, 하나의 수퍼프레임(superframe)은 72개의 프레임들(Frame #0∼#71)로 구조되고, 720밀리초(ms)의 구간(Tsuper=720ms)에 해당한다. 하나의 프레임(frame)은 15개의 슬롯들(Slot #0∼14)로 구조되고, 10ms의 구 간(Tf=10ms)에 해당한다. 하나의 슬롯(slot)은 2560칩들(chips) 혹은 20*2k비트(bits)(k=0..6)로 구조된다. Referring to FIG. 2, one superframe is composed of 72 frames (Frames # 0 to # 71) and corresponds to a section (Tsuper = 720ms) of 720 milliseconds (ms). One frame is structured into 15 slots (Slot # 0 to 14) and corresponds to an interval of 10ms (Tf = 10ms). One slot is structured with 2560 chips or 20 * 2 k bits (k = 0..6).

도 3은 본 발명에 따른 기준시간신호 발생장치의 구성을 보여주는 도면으로, 도 1에 도시된 기준시간신호 발생기 50이 상기 도 3에 도시된 바와 같이 구성될 수 있다. 3 is a view illustrating a configuration of a reference time signal generator according to the present invention, wherein the reference time signal generator 50 shown in FIG. 1 may be configured as shown in FIG. 3.

상기 도 3에 도시된 바와 같은 본 발명에 따른 기준시간신호 발생장치의 기본 기능은 입력되는 CHIPX8 클럭의 개수를 72 프레임, 즉 720ms(1superframe) 동안 카운팅한 후 자동 리셋(reset)되어 다시 카운팅하는 동작을 반복하는 것이다. 임의의 순간에 카운팅을 시작한 후 기준시간신호 발생장치가 리셋되었다면 720ms(1superframe) 시간이 경과하였음을 의미한다. 임의의 순간부터 38400칩(chip)을 카운팅하였다면 10ms(1frame) 시간이 경과하였음을 의미한다. 2560칩을 카운팅하였다면 0.666...ms(1slot) 시간이 경과하였음을 의미한다. 그리고 심볼크기에 해당하는 칩만큼을 카운팅하였다면 심볼 경계가 되었음을 의미한다. 이런 점을 이용하여 프레임 경계신호 및 심볼 경계신호를 생성하여 복조(demodulation) 및 복호(decoding)에 관련된 하드웨어, 즉 도 1에 도시된 컴바이너(combiner) 20, 디코더(decoder) 30, 디인터리버(deinterleaver) 40 등에 공급할 수 있게 된다. The basic function of the reference time signal generator according to the present invention as shown in FIG. 3 is an operation of counting the number of input CHIPX8 clocks for 72 frames, that is, 720 ms (1 superframe), and then automatically resetting and counting again. To repeat. If the reference time signal generator is reset after starting counting at any moment, this means that 720 ms (1 superframe) time has elapsed. If the 38400 chip is counted from a certain moment, it means that 10 ms (1 frame) time has elapsed. If you counted 2560 chips, it means that 0.666 ... ms (1 slot) time has elapsed. If the number of chips corresponding to the symbol size is counted, it means that the symbol boundary is reached. Using this point, the frame boundary signal and the symbol boundary signal are generated, and hardware related to demodulation and decoding, that is, the combiner 20, decoder 30, and deinterleaver shown in FIG. (deinterleaver) 40 can be supplied to.

상기 도 3에 도시된 바와 같은 기준시간신호 발생장치를 구현함에 있어서, 만약 입력되는 CHIPX8 클럭에 의해서 수동적으로 카운팅만을 하여 프레임 경계신호 및 심볼 경계신호를 생성한다면, 지속적으로 정확한 타이밍을 유지할 수 없게 된다. 왜냐하면, 무선 채널을 통해 단말기에 수신되는 신호들은 다양한 채널 환경을 겪으면서 지속적으로 변화하는 지연(delay)를 갖고 수신되는데 반해, 기준시간신호 발생장치가 변하지 않는 일정한 간격의 심볼 경계신호 및 프레임 경계신호를 생성한다면 정확한 데이터 복조가 이루어질 수 없기 때문이다. 이러한 동적 채널 환경을 신속히 반영하기 위해 현재까지의 CDMA(Code Division Multiple Access) 단말기에는 핑거(finger)단에 시간 트래킹 루프(time tracking loop)를 구현하고 있다. 그러나 문제는 핑거단에서 복조된 심볼을 컴바이닝(combining)하는데 필요한 타이밍을 제공하는 기준시간신호 발생장치도 이러한 알고리즘이 요구된다는 것이다. In implementing the reference time signal generator as shown in FIG. 3, if the frame boundary signal and the symbol boundary signal are generated only by manually counting the input CHIPX8 clock, the accurate timing cannot be maintained continuously. . Because the signals received by the terminal through the wireless channel are received with a continuously varying delay while undergoing various channel environments, the symbol boundary signal and the frame boundary signal at regular intervals in which the reference time signal generator does not change. This is because accurate data demodulation cannot be achieved if In order to rapidly reflect such a dynamic channel environment, a time tracking loop is implemented in a finger terminal in a code division multiple access (CDMA) terminal. However, the problem is that a reference time signal generator that provides the timing necessary for combining the demodulated symbols at the finger stage is also required for such an algorithm.

이에 따라 본 발명에 따른 기준시간신호 발생장치에도 시간 트래킹 기능을 구현해야 하는데, 그 방법으로서 특정 핑거의 타이밍을 기준시간신호 발생장치가 쫓아가는 방법을 채택하기로 한다. 즉 기준시간신호 발생장치는 일정 시간마다 특정 핑거가 만들어 내는 프레임 경계와 기준시간신호 발생장치가 자체적으로 만들어 내는 프레임 경계를 비교하여, 상호 간의 시간 차이가 존재할 경우에는 +1/8칩 혹은 -1/8칩씩 카운팅을 변경시키는 방법을 사용한다. 더 구체적으로 말하면, 기준시간신호 발생장치의 타이밍이 핑거 타이밍보다 빠를 경우에는 1 CHIPX8 클럭동안 카운팅을 하지 않고, 늦을 경우에는 1 CHIPX8 클럭동안 2회 카운팅을 한다. 기준시간신호 발생장치가 쫓아가야 할 핑거는 마이크로프로세서(microprocessor)가 레지스터를 통해 지정하게 되며, 기준시간신호 발생장치와 지정된 핑거 사이의 타이밍 비교 주기도 레지스터를 통해 프로그램가능하게(programmable) 정할 수 있다. Accordingly, a time tracking function should also be implemented in the reference time signal generator according to the present invention. As a method, a method in which the reference time signal generator follows the timing of a specific finger will be adopted. In other words, the reference time signal generator compares the frame boundary generated by a specific finger with the frame boundary generated by the reference time signal generator by itself every certain time. If there is a time difference between them, +1/8 chip or -1 You can change the counting by 8 chips. More specifically, when the timing of the reference time signal generator is faster than the finger timing, counting is not performed for 1 CHIPX8 clock, and counting twice for 1 CHIPX8 clock when it is late. The finger to be traced by the reference time signal generator is designated by a microprocessor through a register, and the timing comparison period between the reference time signal generator and the designated finger can also be programmed through the register.                     

다시 도 3을 참조하면, 본 발명에 따른 기준시간신호 발생장치는 1/8칩 카운터 110, 칩 카운터 120, 슬롯 카운터 130, 프레임 카운터 140을 포함하여 이루어진다. 상기 1/8칩 카운터 110은 심볼 크기에 해당하는 칩만큼을 카운팅하고, 심볼 경계신호를 발생한다. 상기 칩 카운터 120은 상기 심볼 경계신호가 발생됨에 응답하여 제1 설정 시간동안 카운팅 동작을 수행하고, 슬롯 경계신호를 발생한다. 슬롯 카운터 130은 상기 슬롯 경계신호가 발생됨에 응답하여 제2 설정 시간동안 카운팅 동작을 수행하고, 프레임 경계신호를 발생한다. 프레임 카운터 140은 상기 프레임 경계신호가 발생됨에 응답하여 제3 설정시간 동안 카운팅 동작을 수행하고, 수퍼프레임 경계신호를 발생한다. 상기 카운터들은 칩레이트의 미리 설정된 배수(8배)에 해당하는 기준클럭을 해당하는 설정 시간동안 카운팅한다. 상기 제1 설정시간은 0.666ms, 상기 제2 설정시간은 10ms, 상기 제3 설정시간은 720ms로 설정 가능하다. Referring back to FIG. 3, the reference time signal generator according to the present invention includes a 1/8 chip counter 110, a chip counter 120, a slot counter 130, and a frame counter 140. The 1/8 chip counter 110 counts as many chips as the symbol size and generates a symbol boundary signal. The chip counter 120 performs a counting operation for a first predetermined time in response to the generation of the symbol boundary signal, and generates a slot boundary signal. The slot counter 130 performs a counting operation for a second predetermined time in response to the generation of the slot boundary signal, and generates a frame boundary signal. The frame counter 140 performs a counting operation for a third set time in response to the generation of the frame boundary signal, and generates a super frame boundary signal. The counters count a reference clock corresponding to a preset multiple (8 times) of the chip rate for a corresponding set time. The first set time may be set to 0.666 ms, the second set time to 10 ms, and the third set time to 720 ms.

다시 말하면, 상기 1/8칩 카운터 110은 칩레이트의 8배에 해당하는 기준클럭을 심볼 크기에 해당하는 8칩을 카운팅하고, 심볼 경계신호를 발생한다. 상기 칩 카운터 120은 상기 심볼 경계신호가 발생됨에 응답하여 2560칩을 카운팅하고, 슬롯 경계신호를 발생한다. 상기 슬롯 카운터 130은 상기 슬롯 경계신호가 발생됨에 응답하여 38400칩을 카운팅하고, 프레임 경계신호를 발생한다. 상기프레임 카운터 140은 상기 프레임 경계신호가 발생됨에 응답하여 2764800칩을 카운팅하고, 수퍼프레임 경계신호를 발생한다. In other words, the 1/8 chip counter 110 counts 8 chips corresponding to the symbol size to the reference clock corresponding to 8 times the chip rate and generates a symbol boundary signal. In response to the symbol boundary signal being generated, the chip counter 120 counts 2560 chips and generates a slot boundary signal. The slot counter 130 counts 38400 chips in response to the slot boundary signal being generated, and generates a frame boundary signal. The frame counter 140 counts 2764800 chips in response to the generation of the frame boundary signal, and generates a super frame boundary signal.

상기 도 3에 도시된 각 카운터들 110,120,130,140은 1/8칩 단위, 즉 CHIPX8 클럭으로 720ms까지 카운팅을 해야 하기 때문에 26비트(bit) 카운터(counter)가 필 요하게 되며 이를 하기의 <표 1>에 나타내었다. 참고로, 38400칩을 카운팅하는 칩 카운터를 사용하지 않고 2560칩 카운터 120과 15슬롯 카운터 130으로 나누어 설계한 이유는 임의의 순간에 슬롯번호(slot number)와 프레임번호(frame number)를 알아야 할 필요가 있을 경우 기준시간신호 발생장치를 리드(read)하여 신속히 알아낼 수 있도록 하기 위함이다. 이는 기준시간신호 발생장치의 비트[18:15]가 슬롯번호를 의미하고, 비트[25:19]가 1 수퍼프레임(superframe) 내의 프레임 번호를 의미하기 때문에 가능한 것이다. Each of the counters 110, 120, 130, and 140 shown in FIG. 3 requires a 26-bit counter because it must count up to 720 ms with a 1/8 chip unit, that is, a CHIPX8 clock, as shown in Table 1 below. It was. For reference, the reason for designing 2560 chip counter 120 and 15 slot counter 130 without using a chip counter that counts 38400 chips is necessary to know the slot number and frame number at any moment. In order to quickly find the reference time signal generator when there is. This is possible because bits [18:15] of the reference time signal generator mean slot numbers, and bits [25:19] mean frame numbers within one superframe.

구 분   division 카운팅 범위    Counting Range 필요한 비트 수  Number of bits required RTG 비트(bits)   RTG bits 1/8칩 카운터  1/8 chip counter 0~7 (8)    0 ~ 7 (8) 3         3 2:0        2: 0 칩 카운터    Chip counter 0~2559 (2560)    0-2559 (2560) 12        12 14:3       14: 3 슬롯 카운터   Slot counter 0~14 (15)    0 ~ 14 (15) 4         4 18:15       18:15 프레임 카운터  Frame counter 0~71 (72)    0 ~ 71 (72) 7         7 25:19       25:19

한편, 기준시간신호 발생장치의 값을 읽기 위한 리드용 레지스터 160을 도 3에 도시된 바와 같이 구비시키고, 이 레지스터 160의 값을 마이크로프로세서(도시하지 않음)가 읽어 기준시간신호 발생장치의 값을 알 수 있도록 하며, 임의의 순간에 마이크로프로세서가 래치신호(latch signal)를 주면 기준시간신호 발생장치의 값이 래치 150에 래치된 후 레지스터 160에 저장되게 된다.On the other hand, a read register 160 for reading the value of the reference time signal generator is provided as shown in FIG. 3, and the value of the register 160 is read by a microprocessor (not shown) to read the value of the reference time signal generator. When the microprocessor gives a latch signal at any moment, the value of the reference time signal generator is latched in the latch 150 and then stored in the register 160.

상기 도 3에 도시된 각 카운터들에 의해 프레임 경계신호, 심볼 경계신호, 슬롯 경계신호, 수퍼프레임 경계신호가 생성된다. 슬롯 경계신호 및 수퍼프레임 경계신호의 경우 복조 및 복호 동작에 직접 사용되지는 않지만 타이밍 관리 및 수정 등에 응용될 수 있다. Each of the counters shown in FIG. 3 generates a frame boundary signal, a symbol boundary signal, a slot boundary signal, and a super frame boundary signal. Slot boundary signals and superframe boundary signals are not directly used for demodulation and decoding operations, but may be applied to timing management and correction.

각 카운터들 110∼140은 0이 아닌 특정한 초기값으로부터 카운팅을 시작할 수도 있는데, 이러한 동작은 초기값 설정을 위한 레지스터(도시하지 않음)에 특정 값을 마이크로프로세서가 라이트(write)함으로써 수행될 수 있다. 이때 각 카운터들 110∼140의 초기값을 입력시키기 위한 로드(load) 신호가 필요하게 된다. 그리고 이 카운터들 110∼140이 카운팅 동작을 시작하는데 필요한 인에이블(enable) 신호도 받아야 한다. 특정한 값을 기준시간신호 발생장치에 로드(load)시키는 경우는 단말기가 기준시간신호 발생장치를 통해 관리하던 시스템 타이밍이 무선 채널을 통해 전송되는 데이타의 실제 시스템 타이밍과 일치하지 않을 경우, 즉 단말기가 시스템 타이밍을 잃어버렸을 경우에 이루어지게 된다. Each of the counters 110-140 may start counting from a specific non-zero initial value, which may be performed by the microprocessor writing a specific value to a register (not shown) for initial value setting. . In this case, a load signal for inputting initial values of the counters 110 to 140 is required. These counters 110-140 must also receive the enable signal needed to start the counting operation. When a specific value is loaded into the reference time signal generator, the system timing managed by the terminal through the reference time signal generator does not match the actual system timing of data transmitted through the wireless channel. This is done when system timing is lost.

또한 상기 기준시간신호 발생장치는 임의의 순간에 마이크로프로세서의 명령에 의해 리셋될 수도 있다. 이러한 동작도 정확한 시스템 타이밍을 잃었을 경우에 이루어지게 되며, 기준시간신호 발생장치는 마이크로프로세서가 리셋 명령을 내린 후 최초로 발생된 특정 핑거의 프레임 경계 또는 슬롯 경계에서 리셋되게 된다. 이 특정 핑거의 지정은 레지스터를 통해서 이루어지며, 기준시간신호 발생장치의 리셋 시점을 프레임 경계로 할 것인지 혹은 슬롯 경계로 할 것인지 또한 레지스터를 통해 이루어진다. The reference time signal generator may also be reset by instructions of the microprocessor at any instant. This operation is also performed when the correct system timing is lost, and the reference time signal generator is reset at the frame boundary or the slot boundary of the first finger generated after the microprocessor issues a reset command. This specific finger assignment is made through a register, and whether a reset point of the reference time signal generator is a frame boundary or a slot boundary is also made through the register.

도 4는 도 3에 도시된 기준시간신호 발생장치에 의한 기준시간신호 발생동작의 처리흐름을 보여주는 도면이다. 이러한 처리흐름은 30.72MHz의 CHIPX8 클럭을 입력받아 72프레임, 즉 720ms(1superframe)동안 카운팅한 후 자동 리셋되어 다시 카운팅 동작을 반복하는 도 3에 도시된 바와 같은 기준시간신호 발생장치에 의해 수행된다. 이러한 기준시간신호 발생장치를 전술한 바와 같이 심볼 경계신호, 슬롯 경계신호, 프레임 경계신호 및 수퍼프레임 경계신호를 생성한다. FIG. 4 is a diagram illustrating a processing flow of a reference time signal generation operation by the reference time signal generator shown in FIG. 3. This processing flow is performed by the reference time signal generator as shown in FIG. 3 which receives a CHIPX8 clock of 30.72 MHz and counts for 72 frames, that is, 720 ms (1 superframe), and then automatically resets to repeat the counting operation. The reference time signal generator generates a symbol boundary signal, a slot boundary signal, a frame boundary signal, and a super frame boundary signal as described above.

상기 도 3에 도시된 바와 같이 본 발명에 따른 기준시간신호 발생장치는 크게 1/8칩 카운터 110, 칩 카운터 120, 슬롯 카운터 130, 그리고 프레임 카운터 140으로 구성된다. As shown in FIG. 3, the apparatus for generating a reference time signal according to the present invention is largely composed of a 1/8 chip counter 110, a chip counter 120, a slot counter 130, and a frame counter 140.

단말기가 파워온(power-on)되거나, 리셋되거나, 혹은 임의의 순간에 내려진 마이크로프로세서 명령에 의해 기준시간신호 발생장치의 카운팅 동작이 인에이블되면(도 4의 401단계), 가장 먼저 1/8칩 카운터 110이 카운팅을 시작한다(402단계). 총 8개의 1/8칩을 카운팅하여 발생한 캐리(carry)가 칩 카운터 120으로 전달되면(403단계), 칩 카운터 120의 LSB(Least Significant Bit)가 1 증가하고 이에 응답하여 카운팅을 시작한다(404단계). 상기 칩 카운터 120이 2560개의 칩을 카운팅하여 발생한 캐리가 슬롯 카운터 130으로 전달되면(405단계), 슬롯 카운터 130의 LSB가 1 증가한다. 동일한 방법으로 슬롯 카운터 130이 15개의 슬롯을 카운팅하여(406단계) 발생한 캐리가 프레임 카운터 140으로 전달되면(407단계), 프레임 카운터 140의 LSB가 1 증가한다. 결국 프레임 카운터 140이 72개의 프레임을 카운팅하면(409단계), 720ms가 경과한 것이므로 4개의 카운터들 110∼140이 모두 리셋된 후 처음부터 다시 카운팅을 시작한다. If the counting operation of the reference time signal generator is enabled by a power-on, reset, or microprocessor command issued at any moment (step 401 of FIG. 4), the first 1/8 The chip counter 110 starts counting (step 402). When a carry generated by counting a total of eight 1/8 chips is transferred to the chip counter 120 (step 403), the LSB (Least Significant Bit) of the chip counter 120 increases by one and starts counting in response (404). step). When the carry generated by the chip counter 120 counting 2560 chips is transferred to the slot counter 130 (step 405), the LSB of the slot counter 130 is increased by one. In the same way, when the slot counter 130 counts 15 slots (step 406) and the carry generated is transferred to the frame counter 140 (step 407), the LSB of the frame counter 140 is increased by one. Eventually, if the frame counter 140 counts 72 frames (step 409), 720 ms has elapsed, and counting again starts from the beginning after all four counters 110 to 140 are reset.

상기 칩 카운터 120은 2560칩만을 카운팅하기 위하여 2559에서 0으로 천이하도록, 즉 2559까지 카운팅한 후 리셋되도록 설계한다. 상기 슬롯 카운터 130은 15슬롯만을 카운팅하기 위하여 14에서 0로 천이하도록, 즉 14까지 카운팅한 후 리셋되도록 설계한다. 상기 프레임 카운터 140은 72프레임만을 카운팅하기 위하여 71에 서 0으로 천이하도록, 즉 71까지 카운팅한 후 리셋되도록 설계한다. 상기 프레임 카운터 140이 리셋될 때 기준시간신호 발생장치 전체가 리셋된다. The chip counter 120 is designed to transition from 2559 to 0 to count only 2560 chips, that is, count up to 2559 and then reset. The slot counter 130 is designed to transition from 14 to 0 in order to count only 15 slots, that is, count up to 14 and then reset. The frame counter 140 is designed to transition from 71 to 0 to count only 72 frames, that is, count up to 71 and then reset. When the frame counter 140 is reset, the entire reference time signal generator is reset.

각각의 카운터들 110∼140은 0이 아닌 임의의 초기값으로부터 카운팅을 시작할 수 있으며, 초기값을 특정 레지스터에 라이트한 후 해당 카운터에 로드신호(load signal)를 인가하면 그 초기값부터 카운팅이 시작된다. Each of the counters 110-140 can start counting from any non-zero initial value.If the initial value is written to a specific register and a load signal is applied to the counter, counting starts from that initial value. do.

또한 임의의 순간에 기준시간신호 발생장치의 값을 리드할 수도 있다. 도 3에 도시된 바와 같이 마이크로프로세서가 래치 신호를 인가하면 기준시간신호 발생장치의 값이 레지스터 160에 저장되는 구조를 갖기 때문이다. It is also possible to read the value of the reference time signal generator at any moment. This is because when the microprocessor applies the latch signal as shown in FIG. 3, the value of the reference time signal generator is stored in the register 160.

한편, 하나의 심볼은 2n 칩 길이를 갖는다. 따라서 도 1의 컴바이너단 20에 존재하는 심볼 크기 관련 레지스터(도시하지 않음)에 특정 심볼 크기를 라이트하면, 그 결과는 도 3에 도시된 기준시간신호 발생장치로 전달되고, 각 카운터들 120,130,140은 비트값의 변화에 따라 해당하는 경계신호를 생성한다. 비트값의 변화에 따라 경계신호를 생성하는 카운터들이 도 5에 도시되어 있다. Meanwhile, one symbol has a length of 2 n chips. Therefore, when a specific symbol size is written to the symbol size related register (not shown) in the combiner stage 20 of FIG. 1, the result is transmitted to the reference time signal generator shown in FIG. 3, and the counters 120, 130, 140 are The boundary signal is generated according to the change in the bit value. Counters for generating a boundary signal according to the change in the bit value are shown in FIG. 5.

상기 도 5를 참조하면, 칩 카운터 120의 bit "n"의 값에 변화가 있을 경우, 즉 bit "n"이 0→1로 혹은 1→0로 변할 경우 심볼 경계신호를 생성한다. 여기서, bit "n" 값의 변화는 2n 칩, 즉 1심볼마다 발생하므로, 심볼 경계신호를 생성한다. Referring to FIG. 5, when there is a change in the value of bit “n” of the chip counter 120, that is, when the bit “n” changes from 0 → 1 or 1 → 0, a symbol boundary signal is generated. Here, the change of the bit "n" value occurs every 2 n chips, i.e., one symbol, thereby generating a symbol boundary signal.

슬롯 카운터 130의 LSB는 1슬롯을 의미하므로, 슬롯 카운터 130의 bit "0"의 값에 변화가 있을 경우 슬롯 경계신호를 생성한다. 왜냐하면, bit "0" 값의 변화는 2560칩, 즉 1슬롯마다 발생하기 때문이다. Since the LSB of the slot counter 130 means one slot, when there is a change in the value of bit “0” of the slot counter 130, a slot boundary signal is generated. This is because a change in the bit "0" value occurs every 2560 chips, that is, every one slot.                     

프레임 카운터 140의 LSB는 1프레임을 의미하므로, 프레임 카운터 140의 bit "0"의 값에 변화가 있을 경우 프레임 경계신호를 생성한다. 왜냐하면 bit "0" 값의 변화는 15슬롯, 즉 1프레임마다 발생하기 때문이다. 상기 프레임 카운터 140이 리셋될 때마다, 즉 프레임 카운터 140의 카운팅 값이 71→0으로 변화할 경우 수퍼프레임 경계신호를 생성한다. 왜냐하면 72프레임이 1수퍼프레임이기 때문이다. Since the LSB of the frame counter 140 means one frame, when there is a change in the value of bit “0” of the frame counter 140, a frame boundary signal is generated. This is because a change in the bit "0" value occurs every 15 slots, that is, every frame. Whenever the frame counter 140 is reset, that is, when the counting value of the frame counter 140 changes from 71 to 0, a super frame boundary signal is generated. This is because 72 frames is one superframe.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by the equivalents of the claims.

상술한 바와 같이 본 발명은 비동기 이동통신시스템(UMTS)용 단말기의 기준시간신호 발생장치를 제안한다. 이러한 기준시간신호 발생장치로부터 생성되는 심볼 경계신호 및 프레임 경계신호를 이용하여 컴바이너단, 디코더단, 그리고 디인터리버단은 심볼 경계 및 프레임 경계를 알 수 있고, 이를 근거로 심볼 복조, 디인터리빙, 디코딩을 시작할 수 있다는 이점이 있다. 또한 특정 하드웨어 블록이 특정 동작을 취하는 시점(action time)으로서 슬롯 경계신호와 수퍼프레임 경계신호를 사용할 수도 있어서, 단말의 타이밍 관리 및 수정이 가능하게 된다는 이점이 있다. As described above, the present invention proposes a reference time signal generator of a terminal for an asynchronous mobile communication system (UMTS). By using the symbol boundary signal and the frame boundary signal generated from the reference time signal generator, the combiner, decoder, and deinterleaver may know the symbol boundary and the frame boundary, and based on the symbol demodulation, deinterleaving, The advantage is that you can start decoding. In addition, the slot boundary signal and the superframe boundary signal may be used as an action time for a specific hardware block to perform a specific operation, and thus, there is an advantage in that timing management and modification of the terminal can be performed.

Claims (55)

핑거들의 출력을 컴바인하기 위한 컴바이너와, 디코더 및 디인터리버를 구비하는 이동통신 단말기에서 상기 컴바이너, 상기 디코더 및 상기 디인터리버에 사용될 기준시간신호를 발생하기 위한 장치에 있어서, An apparatus for generating a reference time signal to be used in the combiner, the decoder and the deinterleaver in a mobile communication terminal having a combiner for combining the outputs of the fingers and a decoder and a deinterleaver. 기준 클럭을 미리 정해진 특정 심볼 크기에 해당하는 칩만큼 카운팅하고, 심볼 경계신호를 발생하는 심볼 경계신호 발생기와, A symbol boundary signal generator for counting a reference clock by a chip corresponding to a predetermined specific symbol size and generating a symbol boundary signal; 상기 심볼 경계신호가 발생됨에 응답하여 제1 설정 시간동안 상기 기준클럭을 카운팅하는 동작을 수행하고, 슬롯 경계신호를 발생하는 슬롯 경계신호 발생기와, A slot boundary signal generator configured to count the reference clock for a first set time in response to the symbol boundary signal being generated, and generate a slot boundary signal; 상기 슬롯 경계신호가 발생됨에 응답하여 제2 설정 시간동안 상기 기준클럭을 카운팅하는 동작을 수행하고, 프레임 경계신호를 발생하는 프레임 경계신호 발생기와, A frame boundary signal generator configured to count the reference clock for a second predetermined time in response to the slot boundary signal being generated, and generate a frame boundary signal; 상기 프레임 경계신호가 발생됨에 응답하여 제3 설정 시간동안 상기 기준클럭을 카운팅하는 동작을 수행하고, 수퍼프레임 경계신호를 발생하는 수퍼프레임 경계신호 발생기를 포함함을 특징으로 하는 기준시간신호 발생장치. And a super frame boundary signal generator for performing the operation of counting the reference clock for a third predetermined time in response to the frame boundary signal being generated, and generating a super frame boundary signal. 제1항에 있어서, 상기 각 경계신호 발생기들은 칩레이트의 미리 설정된 배수에 해당하는 기준클럭을 해당하는 설정 시간동안 카운팅하는 카운터임을 특징으로 하는 기준시간신호 발생장치. The reference time signal generator of claim 1, wherein each of the boundary signal generators is a counter that counts a reference clock corresponding to a preset multiple of a chip rate for a predetermined time. 제2항에 있어서, 상기 기준클럭은 칩레이트의 8배에 해당하는 클럭임을 특징으로 하는 기준시간 신호 발생장치. The apparatus of claim 2, wherein the reference clock is a clock corresponding to eight times the chip rate. 제1항에 있어서, 상기 제1 설정 시간은 0.666밀리초임을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 1, wherein the first set time is 0.666 milliseconds. 제1항에 있어서, 상기 제2 설정 시간은 10밀리초임을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 1, wherein the second preset time is 10 milliseconds. 제1항에 있어서, 상기 제3 설정 시간은 720밀리초임을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 1, wherein the third preset time is 720 milliseconds. 제2항에 있어서, 상기 각 경계신호 발생기들의 카운팅 초기값은 프로그램가능한 것을 특징으로 하는 기준시간신호 발생장치. 3. The apparatus of claim 2, wherein the counting initial value of each of the boundary signal generators is programmable. 제7항에 있어서, 상기 각 경계신호 발생기들의 카운팅 초기값을 라이트하고, 상기 각 경계신호 발생기들에 로드신호로서 인가하는 레지스터를 더 포함함을 특징으로 하는 기준시간신호 발생장치. 8. The apparatus of claim 7, further comprising a register for writing counting initial values of the boundary signal generators and applying the load signals to the boundary signal generators as load signals. 제7항 또는 제8항에 있어서, 상기 각 경계신호 발생기들의 카운팅 초기값은 상기 핑거들중의 특정 핑거에 의해 결정되는 것을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 7 or 8, wherein an initial counting value of each boundary signal generator is determined by a specific finger among the fingers. 제2항에 있어서, 상기 각 경계신호 발생기들의 카운팅 동작은 상기 단말기가 파워온되는 경우에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생장치. The reference time signal generator of claim 2, wherein the counting operation of each of the boundary signal generators is enabled in response to the terminal being powered on. 제2항에 있어서, 상기 각 경계신호 발생기들의 카운팅 동작은 상기 단말기가 리셋되는 경우에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생장치. The reference time signal generator of claim 2, wherein the counting operation of each of the boundary signal generators is enabled in response to the terminal being reset. 제2항에 있어서, 상기 각 경계신호 발생기들의 카운팅 동작은 상기 단말기의 마이크로프로세서에 의한 명령에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 2, wherein the counting operation of each of the boundary signal generators is enabled in response to a command by the microprocessor of the terminal. 제1항에 있어서, 상기 수퍼프레임 경계신호 발생기가 상기 제3 설정 시간동안 카운팅 동작을 수행한 경우에 응답하여 모든 경계신호 발생기들의 카운팅 동작이 리셋되는 것을 특징으로 하는 기준시간신호 발생장치. The reference time signal generator according to claim 1, wherein the counting operation of all the boundary signal generators is reset in response to the counting operation of the superframe boundary signal generator during the third set time. 제1항에 있어서, 상기 각 경계신호 발생기들에 의해 발생되는 경계신호들을 래치하기 위한 래치를 더 포함함을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 1, further comprising a latch for latching boundary signals generated by each of the boundary signal generators. 핑거들의 출력을 컴바인하기 위한 컴바이너와, 디코더 및 디인터리버를 구비하는 이동통신 단말기에서 상기 컴바이너, 상기 디코더 및 상기 디인터리버에 사용될 기준시간신호를 발생하기 위한 장치에 있어서, An apparatus for generating a reference time signal to be used in the combiner, the decoder and the deinterleaver in a mobile communication terminal having a combiner for combining the outputs of the fingers and a decoder and a deinterleaver. 칩레이트의 미리 설정된 배수에 해당하는 기준클럭을 미리 설정된 특정 심볼 크기에 해당하는 제1 설정 칩수만큼 카운팅하고, 심볼 경계신호를 발생하는 심볼 카운터와, A symbol counter for counting a reference clock corresponding to a preset multiple of the chip rate by the first predetermined chip number corresponding to a predetermined specific symbol size and generating a symbol boundary signal; 상기 심볼 경계신호가 발생됨에 응답하여 상기 기준클럭을 제2 설정 칩수만큼 카운팅하고, 슬롯 경계신호를 발생하는 칩 카운터와, A chip counter that counts the reference clock by a second set number of chips in response to the symbol boundary signal being generated, and generates a slot boundary signal; 상기 슬롯 경계신호가 발생됨에 응답하여 상기 기준클럭을 제3 설정 칩수만큼 카운팅하고, 프레임 경계신호를 발생하는 슬롯 카운터와, A slot counter for counting the reference clock by a third set chip number in response to the generation of the slot boundary signal, and generating a frame boundary signal; 상기 프레임 경계신호가 발생됨에 응답하여 상기 기준클럭을 제4 설정 칩수만큼 카운팅하고, 수퍼프레임 경계신호를 발생하는 프레임 카운터를 포함함을 특징으로 하는 기준시간신호 발생장치. And a frame counter counting the reference clock by a fourth set chip number in response to the generation of the frame boundary signal, and generating a super frame boundary signal. 제15항에 있어서, 상기 각 카운터들은 칩레이트의 8배에 해당하는 상기 기준클럭에 따라 카운팅 동작을 수행하는 것을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, wherein each of the counters performs a counting operation according to the reference clock corresponding to eight times the chip rate. 제15항에 있어서, 상기 제1 설정 칩수는 8칩임을 특징으로 하는 기준시간신호 발생장치. 16. The apparatus of claim 15, wherein the number of the first set chips is eight chips. 제15항에 있어서, 상기 제2 설정 칩수는 2560칩임을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, wherein the number of the second set chips is 2560 chips. 제15항에 있어서, 상기 제3 설정 칩수는 38400칩임을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, wherein the third set chip number is 38400 chips. 제15항에 있어서, 상기 제4 설정 칩수는 2764800칩임을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, wherein the fourth set chip number is 2764800 chips. 제15항에 있어서, 상기 각 카운터들의 카운팅 초기값은 프로그램가능한 것을 특징으로 하는 기준시간신호 발생장치. 16. The apparatus of claim 15, wherein the counting initial value of each counter is programmable. 제21항에 있어서, 상기 각 카운터들의 카운팅 초기값을 라이트하고, 상기 각 카운터들에 로드신호로서 인가하는 레지스터를 더 포함함을 특징으로 하는 기준시간신호 발생장치. 22. The apparatus of claim 21, further comprising a register for writing the counting initial value of the counters and applying a load signal to the counters as a load signal. 제21항 또는 제22항에 있어서, 상기 각 카운터들의 카운팅 초기값은 상기 핑거들중의 특정 핑거에 의해 결정되는 것을 특징으로 하는 기준시간신호 발생장치. 23. The apparatus of claim 21 or 22, wherein an initial counting value of the counters is determined by a specific finger among the fingers. 제15항에 있어서, 상기 각 카운터들의 카운팅 동작은 상기 단말기가 파워온되는 경우에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, wherein the counting operation of the counters is enabled in response to the terminal being powered on. 제15항에 있어서, 상기 각 카운터들의 카운팅 동작은 상기 단말기가 리셋되는 경우에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, wherein the counting operation of the counters is enabled in response to the terminal being reset. 제15항에 있어서, 상기 각 카운터들의 카운팅 동작은 상기 단말기의 마이크로프로세서에 의한 명령에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생장치. 16. The apparatus of claim 15, wherein a counting operation of each counter is enabled in response to a command by a microprocessor of the terminal. 제15항에 있어서, 상기 프레임 카운터가 상기 제4 설정 칩수만큼 카운팅 동작을 수행한 경우에 응답하여 모든 카운터들의 카운팅 동작이 리셋되는 것을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, wherein the counting operation of all the counters is reset in response to the frame counter performing the counting operation as many as the fourth set chip number. 제15항에 있어서, 상기 각 카운터들에 의해 발생되는 경계신호들을 래치하기 위한 래치를 더 포함함을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, further comprising a latch for latching boundary signals generated by the counters. 제15항에 있어서, 상기 칩 카운터는 미리 설정된 비트 값이 변화하는 경우에도 상기 심볼 경계신호를 발생하는 것을 특징으로 하는 기준시간신호 발생장치. 16. The apparatus of claim 15, wherein the chip counter generates the symbol boundary signal even when a preset bit value changes. 제15항에 있어서, 상기 슬롯 카운터는 미리 설정된 비트 값이 변화하는 경우에도 상기 슬롯 경계신호를 발생하는 것을 특징으로 하는 기준시간신호 발생장치. 16. The apparatus of claim 15, wherein the slot counter generates the slot boundary signal even when a preset bit value changes. 제15항에 있어서, 상기 프레임 카운터는 미리 설정된 비트 값이 변화하는 경우에도 상기 프레임 경계신호를 발생하는 것을 특징으로 하는 기준시간신호 발생장치. The apparatus of claim 15, wherein the frame counter generates the frame boundary signal even when a preset bit value changes. 핑거들의 출력을 컴바인하기 위한 컴바이너와, 디코더 및 디인터리버를 구비하는 이동통신 단말기에서 상기 컴바이너, 상기 디코더 및 상기 디인터리버에 사용될 기준시간신호를 발생하기 위한 방법에 있어서, A method for generating a reference time signal for use in the combiner, the decoder and the deinterleaver in a mobile communication terminal having a combiner for combining the outputs of the fingers and a decoder and a deinterleaver, 기준클럭을 미리 설정된 특정 심볼 크기에 해당하는 칩만큼 카운팅하고, 심볼 경계신호를 발생하는 심볼 경계신호 발생과정과, A symbol boundary signal generation process of counting a reference clock by a chip corresponding to a predetermined predetermined symbol size and generating a symbol boundary signal; 상기 심볼 경계신호가 발생됨에 응답하여 제1 설정 시간동안 상기 기준클럭을 카운팅하는 동작을 수행하고, 슬롯 경계신호를 발생하는 슬롯 경계신호 발생과정과, A slot boundary signal generation process of performing the operation of counting the reference clock for a first predetermined time in response to the generation of the symbol boundary signal, and generating a slot boundary signal; 상기 슬롯 경계신호가 발생됨에 응답하여 제2 설정 시간동안 상기 기준클럭을 카운팅하는 동작을 수행하고, 프레임 경계신호를 발생하는 프레임 경계신호 발생과정과, A frame boundary signal generation process of performing the operation of counting the reference clock for a second predetermined time in response to the slot boundary signal being generated, and generating a frame boundary signal; 상기 프레임 경계신호가 발생됨에 응답하여 제3 설정 시간동안 상기 기준클럭을 카운팅하는 동작을 수행하고, 수퍼프레임 경계신호를 발생하는 수퍼프레임 경계신호 발생과정을 포함함을 특징으로 하는 기준시간신호 발생방법. And generating a super frame boundary signal for performing the operation of counting the reference clock for a third predetermined time in response to the generation of the frame boundary signal, and generating a super frame boundary signal. . 제32항에 있어서, 상기 각 과정들은 칩레이트의 미리 설정된 배수에 해당하는 기준클럭을 해당하는 설정 시간동안 카운팅하는 것을 특징으로 하는 기준시간신호 발생방법. 33. The method of claim 32, wherein each of the processes counts a reference clock corresponding to a preset multiple of the chip rate for a corresponding set time. 제33항에 있어서, 상기 기준클럭은 칩레이트의 8배에 해당하는 클럭임을 특징으로 하는 기준시간 신호 발생방법. 34. The method of claim 33, wherein the reference clock is a clock corresponding to eight times the chip rate. 제32항에 있어서, 상기 제1 설정 시간은 0.666밀리초임을 특징으로 하는 기 준시간신호 발생방법. 33. The method of claim 32, wherein the first set time is 0.666 milliseconds. 제32항에 있어서, 상기 제2 설정 시간은 10밀리초임을 특징으로 하는 기준시간신호 발생방법. 33. The method of claim 32, wherein the second set time is 10 milliseconds. 제32항에 있어서, 상기 제3 설정 시간은 720밀리초임을 특징으로 하는 기준시간신호 발생방법. 33. The method of claim 32, wherein the third set time is 720 milliseconds. 제33항에 있어서, 상기 각 과정들에서의 카운팅 초기값은 프로그램가능한 것을 특징으로 하는 기준시간신호 발생방법. 34. The method of claim 33, wherein the counting initial value in each of said processes is programmable. 제38항에 있어서, 상기 각 과정들에서의 카운팅 초기값은 상기 핑거들중의 특정 핑거에 의해 결정되는 것을 특징으로 하는 기준시간신호 발생방법. 39. The method of claim 38, wherein an initial counting value in each of the processes is determined by a specific finger among the fingers. 제33항에 있어서, 상기 각 과정들의 카운팅 동작은 상기 단말기가 파워온되 는 경우에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생방법. 34. The method of claim 33, wherein the counting operation of each of the processes is enabled in response to the terminal being powered on. 제33항에 있어서, 상기 각 과정들의 카운팅 동작은 상기 단말기가 리셋되는 경우에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생방법. 34. The method of claim 33, wherein the counting operation of each of the processes is enabled in response to the terminal being reset. 제33항에 있어서, 상기 각 과정들의 카운팅 동작은 상기 단말기의 마이크로프로세서에 의한 명령에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생방법. 34. The method of claim 33, wherein the counting operation of the processes is enabled in response to a command by the microprocessor of the terminal. 제32항에 있어서, 상기 수퍼프레임 경계신호 발생과정에서 상기 제3 설정 시간동안 카운팅 동작이 수행된 경우에 응답하여 상기 각 과정들의 카운팅 동작을 리셋시키는 과정을 더 포함함을 특징으로 하는 기준시간신호 발생방법. 33. The method of claim 32, further comprising: resetting a counting operation of each of the processes in response to a counting operation performed during the third set time in the superframe boundary signal generation process. How it occurs. 핑거들의 출력을 컴바인하기 위한 컴바이너와, 디코더 및 디인터리버를 구비하는 이동통신 단말기에서 상기 컴바이너, 상기 디코더 및 상기 디인터리버에 사용될 기준시간신호를 발생하기 위한 방법에 있어서, A method for generating a reference time signal for use in the combiner, the decoder and the deinterleaver in a mobile communication terminal having a combiner for combining the outputs of the fingers and a decoder and a deinterleaver, 칩레이트의 미리 설정된 배수에 해당하는 기준클럭을 미리 설정된 특정 심볼 크기에 해당하는 제1 설정 칩수만큼 카운팅하고, 심볼 경계신호를 발생하는 심볼 경계신호 발생과정과, A symbol boundary signal generation process of counting a reference clock corresponding to a preset multiple of the chip rate by a first predetermined number of chips corresponding to a predetermined specific symbol size and generating a symbol boundary signal; 상기 심볼 경계신호가 발생됨에 응답하여 상기 기준클럭을 제2 설정 칩수만큼 카운팅하고, 슬롯 경계신호를 발생하는 슬롯 경계신호 발생과정과, A slot boundary signal generation process of counting the reference clock by a second predetermined number of chips in response to the generation of the symbol boundary signal, and generating a slot boundary signal; 상기 슬롯 경계신호가 발생됨에 응답하여 상기 기준클럭을 제3 설정 칩수만큼 카운팅하고, 프레임 경계신호를 발생하는 프레임 경계신호 발생과정과, A frame boundary signal generation process of counting the reference clock by a third set chip number in response to the slot boundary signal being generated and generating a frame boundary signal; 상기 프레임 경계신호가 발생됨에 응답하여 상기 기준클럭을 제4 설정 칩수만큼 카운팅하고, 수퍼프레임 경계신호를 발생하는 수퍼프레임 경계신호 발생과정을 포함함을 특징으로 하는 기준시간신호 발생방법. And generating a super frame boundary signal for counting the reference clock as many as a fourth set chip in response to the generation of the frame boundary signal, and generating a super frame boundary signal. 제44항에 있어서, 상기 기준클럭은 칩레이트의 8배에 해당하는 클럭임을 특징으로 하는 기준시간신호 발생방법. 45. The method of claim 44, wherein the reference clock is a clock corresponding to eight times the chip rate. 제44항에 있어서, 상기 제1 설정 칩수는 8칩임을 특징으로 하는 기준시간신호 발생방법. 45. The method of claim 44, wherein the first set number of chips is eight chips. 제44항에 있어서, 상기 제2 설정 칩수는 2560칩임을 특징으로 하는 기준시간신호 발생방법. 45. The method of claim 44, wherein the second set number of chips is 2560 chips. 제44항에 있어서, 상기 제3 설정 칩수는 38400칩임을 특징으로 하는 기준시간신호 발생방법. 45. The method of claim 44, wherein the third set chip number is 38400 chips. 제44항에 있어서, 상기 제4 설정 칩수는 2764800칩임을 특징으로 하는 기준시간신호 발생방법. 45. The method of claim 44, wherein the fourth set chip number is 2764800 chips. 제44항에 있어서, 상기 각 과정들에서의 카운팅 초기값은 프로그램가능한 것을 특징으로 하는 기준시간신호 발생방법. 45. The method of claim 44, wherein the counting initial value in each of said processes is programmable. 제50항에 있어서, 상기 각 과정들에서의 카운팅 초기값은 상기 핑거들중의 특정 핑거에 의해 결정되는 것을 특징으로 하는 기준시간신호 발생방법. 51. The method of claim 50, wherein an initial counting value in each of the processes is determined by a specific finger among the fingers. 제45항에 있어서, 상기 각 과정들에서의 카운팅 동작은 상기 단말기가 파워온되는 경우에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생방법. 46. The method of claim 45, wherein the counting operation in each of the processes is enabled in response to the terminal being powered on. 제45항에 있어서, 상기 각 과정들에서의 카운팅 동작은 상기 단말기가 리셋되는 경우에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생방법. 46. The method of claim 45, wherein the counting operation in each of the processes is enabled in response to the terminal being reset. 제45항에 있어서, 상기 각 과정들에서의 카운팅 동작은 상기 단말기의 마이크로프로세서에 의한 명령에 응답하여 인에이블되는 것을 특징으로 하는 기준시간신호 발생방법. 46. The method of claim 45, wherein a counting operation in each of said processes is enabled in response to a command by a microprocessor of said terminal. 제44항에 있어서, 상기 수퍼프레임 경계신호 발생과정에서 상기 제4 설정 칩수만큼 카운팅 동작이 수행된 경우에 응답하여 상기 각 과정에서의 카운팅 동작이 리셋시키는 과정을 더 포함하는 것을 특징으로 하는 기준시간신호 발생방법. 45. The method of claim 44, further comprising the step of resetting the counting operation in each process in response to the counting operation performed by the fourth set chip number in the superframe boundary signal generation process. Signal generation method.
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