KR100672766B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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박기선
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Abstract

본 발명은 스토리지노드 형성시 인큐베이션 타임을 감소시키면서 스텝 커버리지를 개선하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 절연막을 형성하는 단계; 상기 절연막에 메탈 소스를 플러싱하여 상기 절연막의 표면을 메탈 물질의 흡착이 용이한 상태로 변화시키는 단계; 상기 플러싱된 절연막 상에 메탈계 스토리지노드를 형성하는 단계; 및 상기 메탈계 스토리지노드 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계를 포함하며, 이에 따라 본 발명은 60㎚ 이하 디자인 룰을 갖는 DRAM 소자의 캐패시터 제작시 Ru 스토리지노드의 인큐베이션 사이클을 줄이면서, Ru 스토리지노드의 스텝 커버리지 특성을 개선함으로써, 양산성 향상 및 소자 특성 향상을 기대할 수 있으며, 접착 특성을 개선함으로써, 후속 캐패시터 형성 공정에서 디펙트를 방지하여 캐패시터를 안정적으로 제작할 수 있다.
캐패시터, 스텝 커버리지(Step Coverage), 스토리지노드, 루테늄(Ru)

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도.
도 2는 종래 기술의 문제점을 나타낸 TEM 사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따라 개선점을 나타낸 TEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 층간절연막
33 : 스토리지노드콘택플러그 34 : 식각정지막
35 : 스토리지노드 산화막 36 : 스토리지노드홀
37a : 스토리지노드 38 : 유전막
39 : 플레이트 전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
메모리 소자의 집적도가 증가함에 따라 요구되는 유전용량(Capacitance)의 확보가 점점 어려워지게 되었다. 요구되는 유전용량을 확보하기 위해서는 유전막의 두께를 낮추거나 유전 상수가 큰 물질을 적용하여야 한다.
현재, 개발중인 80㎚급 이하의 DRAM에서는 누설 전류 특성을 확보하면서 유전용량을 확보하기 위하여 하프늄산화막(HfO2)과 알루미늄산화막(Al2O3)을 적층하여 적용하는 기술을 적용하고 있으나, 이 구조에서 등가산화막(Tox) 값은 12Å 이하를 얻기 어려운 실정이다. 향후 60㎚급 이하의 캐패시터에서는 Tox가 8Å 이하가 필요하며, 이를 위해서는 루테늄(Ru), 백금(Pt), 이리듐(Ir) 등의 메탈 전극의 도입 및 유전상수가 큰 유전물질의 도입이 필수적이다.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 도 1에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체 기판(11)의 일부와 연결되는 스토리지노드콘택플러그(13)를 형성한다. 이 때, 스토리지노드콘택플러그(13) 는 폴리실리콘플러그이며, 스토리지노드콘택플러그(13) 형성 이전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.
다음으로, 스토리지노드콘택플러그(13) 상부에 식각정지막(14)과 스토리지노드 산화막(15)을 적층하여 형성한다.
계속해서, 스토리지노드 산화막(15)과 식각정지막(14)을 순차적으로 식각하여 스토리지노드콘택플러그(13) 상부를 개방시키는 스토리지노드홀(16)을 형성한다. 이어서, 스토리지노드홀(16) 아래에 노출된 스토리지노드콘택플러그(13) 표면에 접촉하도록, 스토리지노드홀(16)을 포함하는 스토리지노드 산화막(15) 상에 Ru 스토리지노드(17)를 형성한다.
도 2는 종래 기술의 문제점을 나타낸 TEM 사진이다.
도 2(a) 및 (b)를 참조하면, 스토리지노드홀(16)이 형성된 스토리지노드 산화막(15) 표면에 Ru막을 원자층 증착(Atomic Layer Deposition; ALD)으로 증착하면, Ru막이 증착된 부위에 소스 흡착이 쉬워 자란 곳으로만 계속 성장하여 아일랜드 타입(A)으로 증착이 일어난다.
또한, 스토리지노드 바텀부에는 균일하지 않고, 불연속적(B)으로 형성된 것을 알 수 있다.
상술한 종래 기술은, 스토리지노드로 Ru 등의 메탈을 사용할 경우 공정상의 어려움이 있다. 60㎚급 이하의 소자에서는 스토리지노드를 형성하기 위한 콘택홀의 선폭(CD)은 100㎚ 이하, 종횡비(Aspect Ratio)는 20:1 이상의 어려운 조건이 예상된다. 이러한, 높은 종횡비를 갖는 콘택에서 90% 이상의 스텝 커버리지를 확보해야 하며, 막 내부의 불순물이 거의 없는 메탈을 증착하여야 한다.
이러한, 조건을 만족하기 위하여 ALD를 적용하여 개발을 진행중이다. 그러나, 현재 ALD 공정은 스토리지노드 증착시 스토리지노드 산화막 상에 형성하는데 초기 수백 사이클(Cycle) 동안 거의 증착이 안되는 문제점이 있다. 즉, 인큐베이션 사이클(Incubation cycle)이 크며, CVD(Chemical Vapor Deposition) 공정에서도 유사하다. 수백 사이클 후 스토리지노드 산화막 표면에 Ru막으로 모두 덮인 다음에는 정상적인 속도로(∼0.8Å/cycle) 증착이 이루어진다.
증착이 되더라도 Ru막 상에 소스가 흡착될 확률이 높기 때문에 자라는 부분만 계속 자라는 현상이 일어나서 아일랜드 형태(도 1의 17a 참조)로 증착이 이루어지게 되어, 최종적으로 거칠기(Roughness)가 크고, 스토리지노드를 균일하게 증착할 수 없다는 문제점이 있다.
또한, 이러한 문제점은 고종횡비의 스토리지노드 바텀 부위에 소스가 도달할 확률이 작다. 따라서 스토리지노드의 바텀 부위는 실질적으로 Ru막으로 덮히는 시간이 길어지게 되어 결과적으로는 원하는 스텝 커버리지를 얻을 수 없다는 문제점을 야기한다.
자세히는, 스토리지노드 산화막은 친수성 표면을 갖는 상태(-OH)이고, 이러한 상태에서는 Ru 소스, 특히 Ru(EtCp)2와 같은 Cp 계열이 흡착이 거의 일어나지 않게 되어, 스토리지노드가 아일랜드 타입으로 자라는 문제점이 있다.
인큐베이션 사이클이 긴 문제는 Ru 등 메탈 ALD 공정에 플라즈마 도입 등을 통해 개선 가능성이 있으나, 플라즈마 도입에 따른 ALD 사이클 타임이 증가하게 되어, 양산성(Thruput)이 떨어지는 문제점을 야기한다.
또한, 스토리지노드 산화막 상에 증착한 Ru막의 접착 특성이 열악하기 때문에, 후속 공정에서 필링(Peeling) 현상이 일어나서 소자 제작에 있어서 많은 디펙트를 발생시킬 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드 형성시 인큐베이션 타임을 감소시키면서 스텝 커버리지를 개선하는데 적합한 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 절연막을 형성하는 단계, 상기 절연막에 메탈 소스를 플러싱하여 상기 절연막의 표면을 메탈 물질의 흡착이 용이한 상태로 변화시키는 단계, 상기 플러싱된 절연막 상에 메탈계 스토리지노드를 형성하는 단계, 및 상기 메탈계 스토리지노드 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계를 포함한다.
또한, 본 발명은 반도체 기판 상부에 친수성 표면을 갖는 절연막을 형성하는 단계, 상기 친수성 표면을 갖는 절연막에 메탈 소스를 플러싱하여 상기 친수성 표 면을 갖는 절연막의 표면을 메탈 물질의 흡착이 용이한 상태로 변화시키는 단계, 상기 플러싱된 절연막 상에 메탈계 스토리지노드를 형성하는 단계, 및 상기 메탈계 스토리지노드 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상부에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체 기판(31)의 일부와 연결되는 스토리지노드콘택플러그(33)를 형성한다. 이 때, 도시되지 않았지만, 스토리지노드콘택플러그(33) 형성 이전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.
한편, 스토리지노드콘택플러그(33)는 (a)폴리실리콘플러그, 텅스텐플러그와 (b)티타늄플러그를 사용는데, 폴리실리콘플러그 및 텅스텐플러그를 사용할 때는 플러그를 에치 백(Etch Back) 할 때, 일정 깊이로 리세스 시킨 후, 오믹 콘택을 형성하기 위한 티타늄실리사이드막(32b)을 형성할 수 있다.
다음으로, 스토리지노드콘택플러그(33) 상부에 식각정지막(34)과 스토리지노드 산화막(35)을 적층 형성한다. 여기서, 스토리지노드 산화막(35)은 실린더 구조 의 스토리지노드가 형성될 홀을 제공하기 위한 산화막으로 친수성(-OH Terminated) 표면을 갖고, 식각정지막(34)은 스토리지노드 산화막(35) 식각시 하부 구조물이 식각되는 것을 방지하기 위한 식각 베리어막이다.
이어서, 스토리지노드 산화막(35)과 식각정지막(34)을 차례로 식각하여 스토리지노드콘택플러그(33) 상부를 개방시키는 스토리지노드홀(36)을 형성한다.
도 3b에 도시된 바와 같이, 친수성 표면 특성을 갖는 스토리지노드 산화막(35)의 막질을 개선하기 위해 반도체 기판(31)의 전면에 대해 메탈 소스 플러싱(Flushing)을 진행한다. 이하, 플러싱을 진행한 스토리지노드 산화막(35)을 '스토리지노드 산화막(35a)'으로 나타낸다.
플러싱은 CVD 또는 ALD 챔버 내에서 후속 스토리지노드 형성 전에 전처리(Pre treatment) 개념으로, 100∼500℃의 온도 범위에서 1∼500 초의 시간 동안 지속적으로 또는 수 초식 여러번 나눠서 진행한다.
플러싱에 사용하는 메탈 소스는, Ti, Ta, Nb, V, Zr 및 Hf 등의 메탈이 포함된 메탈유기소스를 사용하며, 더 자세히는 TEMAT(Tetrakis Methylethylamido Titanium), TDMAT(Tetra DiMethylamine Titanium), TDEAT(Tetrakis Diethylamido Titanium) 및 TTIP(Titanium Tetraisopropoxide)로 이루어진 Ti 전구체 소스, TBTEMT, PEMATa(Ta[N(C2H5)CH3]5) 및 PET(PolyEthyleneTerephthlate)로 이루어진 Ta 전구체 소스, HfCl4, TiCl4 및 AlCl3로 이루어진 소스 중에서 선택된 소스를 사용한다.
상기와 같이, 친수성 표면 특성을 갖는 스토리지노드 산화막(35)에 메탈 소스 플러싱을 진행하면 스토리지노드 산화막(35a)의 표면을 메탈과 접촉이 잘되는 특성으로 변하여, 후속 Ru 스토리지노드 공정에서 스토리지노드 소스의 흡착이 용이하게 이루어져, 인큐베이션 사이클 없이 스토리지노드를 균일하게 증착할 수 있다.
한편, 플러싱한 소스의 종류에 따라 스토리지노드 산화막(35a)과 Ru 스토리지노드의 계면에 메탈 원소가 잔류하게 되는데 후속 실린더를 형성하는 공정 후에 세정을 통하여 제거할 수 있기 때문에 후속 캐패시터 특성에 영향을 주지 않는다.
또한, 스토리지노드 형성 후 증착할 유전막의 종류에 따라 메탈 소스 중 선택하여 플러싱을 진행하면, 실린더 형성 후 제거 여부와 상관 없이 사용할 수 있다.
도 3c에 도시된 바와 같이, 플러싱을 진행하여 표면 특성이 변한 스토리지노드 산화막(35a) 상에 스토리지노드용 도전층(37)을 증착한다. 스토리지노드 도전층(37)으로 Ru, Pt 또는 Ir을 사용하며, 본 발명의 실시예에서는 Ru를 사용한다.
스토리지노드 도전층(37)의 증착은, ALD, PEALD(Plasma Enhanced ALD), ALD와 CVD 혼합 방법, ALD에 플라즈마 처리(Plasma Treatment) 및 Cyclic CVD 중에서 선택된 방법으로 증착할 수 있다.
일반적인 ALD는 소스 가스 주입-퍼지-반응 가스 주입-퍼지를 한 사이클로 하여 소정 횟수 반복하여 진행된다.
이어서, ALD와 CVD(Chemical Vapor Deposition)를 혼합한 방법은, 먼저 소스 가스와 반응 가스를 동시에 주입하여 CVD 반응을 짧은 시간 동안 진행하고, 퍼지를 실시한 후 반응 가스만 플로우 시키는 단계에서 어닐링을 진행한다.
ALD에 플라즈마 처리를 진행하는 방법은, 통상의 ALD 스텝 중에서 반응 가스만 플로우 시키는 단계에서 추가적으로 플라즈마 처리를 실시할 수 있다.
플라즈마 처리(Plasma Treatment)를 진행할 때, 반응 가스로 O2, NH3, N2O, N2H4, Me2NH2 및 H2의 가스를 단독 또는 혼합하여 사용하며, 이 때 플라즈마 파워는 10∼1500Ｗ를 갖고, 150∼500℃의 온도 분위기에서 진행한다.
또한, 일반적인 ALD에서 퍼지 시간을 0으로 줄인 방법 즉, Cyclid CVD를 적용할 수 있는데, 이는 각 스텝의 끝단에서 CVD가 일어날 수 있고, 사이클 시간이 짧아지는 효과 및 CVD 효과로 박막의 증착 속도 향상을 기대할 수 있다.
또한, 반응 가스를 계속 플로우시키고, 소스 가스를 단속적으로 공급하면서, 소스 가스가 공급될 때는 CVD 방법으로 증착되고, 반응 가스만 공급될 때는 CVD 방법으로 증착할 수 있다.
상기와 같은 방법에서, 반응 가스가 공급될 때, 플라즈마를 사용할 수 있고, 종래의 ALD 또는 PEALD와 비교하여, 사이클 시간의 감소 효과 및 주기적으로 CVD 증착이 일어나므로, 박막의 빠른 증착 속도를 얻을 수 있다.
박막의 특성도, 사이클 내에 반응 물질을 제거하는 단계가 있기 때문에, 순수한 CVD 박막 대비하여 상대적으로 박막의 특성이 좋다.
또한, 스토리지노드용 도전층(37)을 증착한 후, 박막의 특성을 개선하기 위 하여 매 사이클 내에 ALD 후에 플라즈마 처리를 하는 것처럼 플라즈마 처리를 부가하여 실시할 수 있다.
도 3d에 도시된 바와 같이, 스토리지노드홀(36)의 내부에만 실린더형 스토리지노드(37a)을 형성하는 스토리지노드 분리(Storage Node Isolation) 공정을 진행한다.
상기 스토리지노드 분리 공정은, 스토리지노드홀(36)을 제외한 스토리지노드 산화막(35a) 표면 상에 형성된 스토리지노드용 도전층(37)을 화학적·기계적 연마(Chemical Mechanical Polishing; CMP) 또는 에치 백(Etch Back)으로 제거하여, 실린더형 스토리지노드를 형성하는 것이다.
여기서, CMP 또는 에치 백 공정시에 연마재나 식각된 입자 등의 불순물이 실린더형 스토리지노드용 도전층(37) 내부에 부착되는 등의 우려가 있으므로, 스텝 커버리지 특성이 좋은 포토레지스트로 스토리지노드홀(36)의 내부를 모두 채운 후에, 스토리지노드 산화막(35a)이 드러나는 타겟으로 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(Ashing)하여 제거하는 것이 좋다.
도 3e에 도시된 바와 같이, 스토리지노드 산화막(35a)을 선택적으로 풀 딥 아웃(Full Dip Out)하여 스토리지노드용 도전층(37)의 내벽 및 외벽을 모두 드러내어 스토리지노드(37a)를 형성한다.
이 때, 풀 딥 아웃 공정은 주로 불산(HF) 용액을 이용하여 진행하며, 스토리지노드 산화막(35a) 하부의 식각정지막(34)은 산화막의 습식 식각시 선택비를 갖는 실리콘 질화막으로 형성했기 때문에 식각되지 않는다.
도 3f에 도시된 바와 같이, 스토리지노드(37a) 상에 유전막(38)과 플레이트 전극(39)을 차례로 형성한다.
유전막(38)은 HfO2, Al2O3, ZrO2, La2O3, Ta2O5, TiO2, BST(BaSrTiO3), SrTiO3, PZT, BLT, SPT 및 Bi2Ti2O7 으로 이루어진 그룹에서 선택된 어느한 물질을 단독막 또는 복층막으로 사용할 수 있으며, 복층막은 HfO2/Al2O3, HfO2/Al2O3/HfO2와 같은 구조로 사용한다.
또한, 유전막(38)은 혼합막(예컨대, Hf와 Al을 동시에 포함하는 HfxAlyOz 를 사용한다. 상기와 같은 혼합막은 스퍼터링법, CVD, 또는 ALD로 형성하며, 복합체 구조를 갖는 유전막의 경우 ALD 사이클을 [(Hf/N2/O3/N2)m(Al/N2/O3/N2)n]으로 하고, m,n < 10으로 한다.
또한, 혼합막은 플라즈마를 사용한 PECVD를 사용하고, ALD 사이클 중에서 O3 스텝에서 O2를 공급하며 플라즈마를 사용하는 스텝으로 대체한다.
이어서, 유전막(38) 증착 후 산소, 오존, 산소 플라즈마를 사용하여 200∼500℃의 온도 분위기에서 후처리 공정(Post Treatment)을 실시한다.
다음으로, 플레이트 전극(39)은 Ru, Pt 또는 Ir을 사용한다.
플레이트 전극(39)은, ALD, PEALD(Plasma Enhanced ALD), ALD와 CVD 혼합 방법, ALD에 플라즈마 처리(Plasma Treatment) 및 Cyclic CVD 중에서 선택된 방법으로 증착할 수 있다.
일반적인 ALD는 소스 가스 주입-퍼지-반응 가스 주입-퍼지를 한 사이클로 하여 소정 횟수 반복하여 진행된다.
이어서, ALD와 CVD를 혼합한 방법은, 먼저 소스 가스와 반응 가스를 동시에 주입하여 CVD 반응을 짧은 시간 동안 진행하고, 퍼지를 실시한 후 반응 가스만 플로우 시키는 단계에서 어닐링을 진행한다.
ALD에 플라즈마 처리를 진행하는 방법은, 통상의 ALD 스텝 중에서 반응 가스만 플로우 시키는 단계에서 추가적으로 플라즈마 처리를 실시할 수 있다.
플라즈마 처리(Plasma Treatment)를 진행할 때, 반응 가스로 O2, NH3, N2O, N2H4, Me2NH2 및 H2의 가스를 단독 또는 혼합하여 사용하며, 이 때 플라즈마 파워는 10∼1500Ｗ를 갖고, 150∼500℃의 온도 분위기에서 진행한다.
또한, 일반적인 ALD에서 퍼지 시간을 0으로 줄인 방법 즉, Cyclid CVD를 적용할 수 있는데, 이는 각 스텝의 끝단에서 CVD가 일어날 수 있고, 사이클 시간이 짧아지는 효과 및 CVD 효과로 박막의 증착 속도 향상을 기대할 수 있다.
또한, 반응 가스를 계속 플로우시키고, 소스 가스를 단속적으로 공급하면서, 소스 가스가 공급될 때는 CVD 방법으로 증착되고, 반응 가스만 공급될 때는 CVD 방법으로 증착할 수 있다.
상기와 같은 방법에서, 반응 가스가 공급될 때, 플라즈마를 사용할 수 있고, 종래의 ALD 또는 PEALD와 비교하여, 사이클 시간의 감소 효과 및 주기적으로 CVD 증착이 일어나므로, 박막의 빠른 증착 속도를 얻을 수 있다.
박막의 특성도, 사이클 내에 반응 물질을 제거하는 단계가 있기 때문에, 순수한 CVD 박막 대비하여 상대적으로 박막의 특성이 좋다.
또한, 플레이트 전극(39)을 증착한 후, 박막의 특성을 개선하기 위하여 매 사이클 내에 ALD 후에 플라즈마 처리를 하는 것처럼 플라즈마 처리를 부가하여 실시할 수 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 따라 개선점을 나타낸 TEM 사진이다.
도 4a를 참조하면, 탑부/미들부/바텀부로 나뉘어진 스토리지노드의 단면에 균일한 두께의 스토리지노드가 증착된 것을 알 수 있다. 이는, TBTEMTa를 플러싱한 것으로 우수한 스텝 커버리지를 얻을 수 있다.
도 4b 및 도 4c를 참조하면, 실린더형 스토리지노드와 그 단면도로서, 스텝 커버지리가 100%인 것을 확인할 수 있다.
상술한 바와 같이, 스토리지노드홀을 형성한 후 메탈 물질로 스토리지노드 증착 공정을 진행하기 전에 친수성 표면을 갖는 스토리지노드홀에 플러싱 처리를 진행하여 스토리지노드 산화막의 표면 특성을 개선한다.
따라서, Ru ALD 공정에서 소스의 흡착이 용이하게 이루어져 인큐베이션 사이클 없이 Ru 스토리지노드를 균일하게 증착할 수 있으므로, 양산성의 감소 없이 스텝 커버리지가 우수한 박막을 얻을 수 있고, 플러싱한 소스 종류에 따라 스토리지노드 산화막과 Ru 스토리지노드의 계면에 메탈 원소가 잔류하게 되는데, 후속 실린 더를 형성하는 공정 후에 세정을 통하여 제거할 수 있기 때문에, 후속 캐패시터 특성에 영향을 주지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 60㎚ 이하 디자인 룰을 갖는 DRAM 소자의 캐패시터 제작시 Ru 스토리지노드의 인큐베이션 사이클을 줄이면서, Ru 스토리지노드의 스텝 커버리지 특성을 개선함으로써, 양산성 향상 및 소자 특성 향상을 기대할 수 있으며, 접착 특성을 개선함으로써, 후속 캐패시터 형성 공정에서 디펙트를 방지하여 캐패시터를 안정적으로 제작할 수 있다.
또한, 그에 따른 수율 향상과 원가 절감 효과가 기대된다.

Claims (22)

  1. 반도체 기판 상부에 절연막을 형성하는 단계;
    상기 절연막에 메탈 소스를 플러싱하여 상기 절연막의 표면을 메탈 물질의 흡착이 용이한 상태로 변화시키는 단계;
    상기 플러싱된 절연막 상에 메탈계 스토리지노드를 형성하는 단계; 및
    상기 메탈계 스토리지노드 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 플러싱은,
    CVD 또는 ALD 챔버 내에서 상기 스토리지노드 형성 전에 전처리로 진행하는 반도체 소자의 캐패시터 제조 방법.
  3. 제2항에 있어서,
    상기 플러싱은 1∼500 초의 시간 동안 지속적으로 또는 수 초식 여러번 나눠서 진행하는 반도체 소자의 캐패시터 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 플러싱은 100∼500℃의 온도 범위에서 진행하는 반도체 소자의 캐패시터 제조 방법.
  5. 제1항에 있어서,
    상기 메탈 소스는,
    Ti, Ta, Nb, V, Zr 및 Hf 등의 메탈이 포함된 MOCVD 소스를 사용하는 반도체 소자의 캐패시터 제조 방법.
  6. 제5항에 있어서,
    상기 메탈 소스는,
    TEMAT, TDEAT, TDMAT 및 TTIP로 이루어진 Ti 전구체 소스, TBTEMT, PEMATa 및 PET로 이루어진 Ta 전구체 소스, HfCl4, TiCl4 및 AlCl3로 이루어진 소스 중에서 선택된 소스를 사용하는 반도체 소자의 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 절연막은, 홀을 갖는 구조로 형성하는 반도체 소자의 캐패시터 제조 방법.
  8. 제1항에 있어서,
    상기 메탈계 스토리지노드는 콘케이브형 또는 실린더형으로 형성하는 반도체 소자의 캐패시터 제조 방법.
  9. 제1항 또는 제8항에 있어서,
    상기 메탈계 스토리지노드는 Ru, Pt 또는 Ir을 사용하는 반도체 소자의 캐패시터 제조 방법.
  10. 제1항에 있어서,
    상기 절연막은 친수성 표면을 갖는 산화막으로 형성하는 반도체 소자의 캐패시터 제조 방법.
  11. 제1항에 있어서,
    상기 플레이트 전극은 Ru, Pt 또는 Ir을 사용하는 반도체 소자의 캐패시터 제조 방법.
  12. 반도체 기판 상부에 친수성 표면을 갖는 절연막을 형성하는 단계;
    상기 친수성 표면을 갖는 절연막에 메탈 소스를 플러싱하여 상기 친수성 표면을 갖는 절연막의 표면을 메탈 물질의 흡착이 용이한 상태로 변화시키는 단계;
    상기 플러싱된 절연막 상에 메탈계 스토리지노드를 형성하는 단계; 및
    상기 메탈계 스토리지노드 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  13. 제12항에 있어서,
    상기 플러싱은,
    CVD 또는 ALD 챔버 내에서 상기 메탈계 스토리지노드 형성 전에 전처리로 진행하는 반도체 소자의 캐패시터 제조 방법.
  14. 제13항에 있어서,
    상기 플러싱은 1∼500 초의 시간 동안 지속적으로 또는 수 초식 여러번 나눠서 진행하는 반도체 소자의 캐패시터 제조 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 플러싱은 100∼500℃의 온도 범위에서 진행하는 반도체 소자의 캐패시터 제조 방법.
  16. 제12항에 있어서,
    상기 메탈 소스는,
    Ti, Ta, Nb, V, Zr 및 Hf 등의 메탈이 포함된 MOCVD 소스를 사용하는 반도체 소자의 캐패시터 제조 방법.
  17. 제16항에 있어서,
    상기 메탈 소스는,
    TEMAT, TDEAT, TDMAT 및 TTIP로 이루어진 Ti 전구체 소스, TBTEMT, PEMATa 및 PET로 이루어진 Ta 전구체 소스, HfCl4, TiCl4 및 AlCl3로 이루어진 소스 중에서 선택된 소스를 사용하는 반도체 소자의 캐패시터 제조 방법.
  18. 제12항에 있어서,
    상기 절연막은, 홀을 갖는 구조로 형성하는 반도체 소자의 캐패시터 제조 방법.
  19. 제18항에 있어서,
    상기 절연막은 산화막으로 형성하는 반도체 소자의 캐패시터 제조 방법.
  20. 제12항에 있어서,
    상기 메탈계 스토리지노드는 콘케이브형 또는 실린더형으로 형성하는 반도체 소자의 캐패시터 제조 방법.
  21. 제20항에 있어서,
    상기 메탈계 스토리지노드는 Ru, Pt 또는 Ir을 사용하는 반도체 소자의 캐패시터 제조 방법.
  22. 제12항에 있어서,
    상기 메탈계 스토리지노드는 Ru, Pt 또는 Ir을 사용하는 반도체 소자의 캐패시터 제조 방법.
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