KR100665288B1 - Fabrication method of flip chip package - Google Patents

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KR100665288B1 KR1020050109043A KR20050109043A KR100665288B1 KR 100665288 B1 KR100665288 B1 KR 100665288B1 KR 1020050109043 A KR1020050109043 A KR 1020050109043A KR 20050109043 A KR20050109043 A KR 20050109043A KR 100665288 B1 KR100665288 B1 KR 100665288B1
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Abstract

A fabrication method of a flip chip package is provided to improve reliability of the flip chip package and remove a space necessary for an underfill process by using a non-floating underfill film instead of an underfill resin. A package substrate(31) having a circuit pattern including a bonding pad(32) corresponding to a solder bump(37) of a chip(35) and a non-floating underfill film(34) having a plurality of holes corresponding to the solder bump of the chip are prepared. The non-floating underfill film is disposed on the package substrate. The solder of the chip is inserted into the hole of the non-floating underfill film. A terminal(36) of the chip and a bonding pad of the package substrate are connected with each other by melting the solder bump of the chip. The non-floating underfill film is cured.

Description

플립칩 패키지 제조방법{FABRICATION METHOD OF FLIP CHIP PACKAGE}Flip chip package manufacturing method {FABRICATION METHOD OF FLIP CHIP PACKAGE}

도1a 내지 도1e는 종래의 플립칩 패키지 제조방법을 설명하기 위한 각 공정별 단면도이다.1A to 1E are cross-sectional views of respective processes for explaining a conventional flip chip package manufacturing method.

도2a 내지 도2c는 니들의 이동방향에 따른 언더필 충진상태를 나타내는 개략도이다.2A to 2C are schematic diagrams showing an underfill filling state according to the moving direction of the needle.

도3a 내지 도3f는 본 발명의 일 실시형태에 따른 플립칩 패키지 제조방법을 설명하기 위한 각 공정별 단면도이다.3A to 3F are cross-sectional views of respective processes for explaining a method of manufacturing a flip chip package according to an embodiment of the present invention.

도4a 및 도4b는 각각 본 발명의 일실시형태에 채용되는 반도체 칩과 비유동성 언더필 필름의 평면도이다.4A and 4B are plan views of a semiconductor chip and a non-flowable underfill film respectively employed in one embodiment of the present invention.

<도면의 주요부분에 대한 부호설명><Code Description of Main Parts of Drawing>

11,31: 패키지 기판 12,32: 본딩패드11, 31: package substrate 12, 32: bonding pad

34: 비유동성 언더필 필름 15,35: 반도체 칩34: non-flowable underfill film 15,35: semiconductor chip

16,36: 칩 단자 17,37: 솔더범프16,36: chip terminal 17,37: solder bump

본 발명은 플립칩 패키지 제조방법에 관한 것으로서, 보다 상세하게는 칩 본체와 패키지기판 사이에 제공되는 언더필로 인한 불량을 개선하는 플립칩 패키지 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flip chip package, and more particularly, to a method of manufacturing a flip chip package that improves a defect due to an underfill provided between a chip body and a package substrate.

통상적으로 칩 패키지는 실장방법에 따라, DIP(Dual In-line Package), PGA(Pin Grid Array)와 같은 삽입방식과, QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Arrary), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grad Array)와 같은 표면실장(Surface Mount Technology, SMT)방식으로 구분된다. In general, chip packages are inserted according to a mounting method such as DIP (Dual In-line Package), PGA (Pin Grid Array), QFP (Quad Flat Package), PLCC (Plastic Leaded Chip Arrary), and CLCC (Ceramic Leaded). It is divided into Surface Mount Technology (SMT) method such as Chip Carrier) and Ball Grad Array (BGA).

특히, 표면실장형 패키지는 전자장치의 소형화에 유리하여 삽입형 패키지보다 널리 사용된다. 이러한 표면실장형 패키지에서 칩과 패키지기판의 접속방법으로는 반도체 칩의 고성능화에 의해 증가된 단자의 수를 제한된 패키지 본체면적에 수용하기 위해 주로 플립칩 본딩방법이 채용된다. In particular, the surface mount package is more widely used than the insert package because it is advantageous in miniaturization of the electronic device. In such a surface mount package, a chip-to-package substrate connection method is mainly a flip chip bonding method for accommodating the number of terminals increased by high performance of a semiconductor chip in a limited package body area.

이러한 플립칩 패키지 제조공정에서는, 일반적으로 반도체 칩과 패키지기판 사이 공간에 언더필(underfil)이 제공된다. 상기 언더필은 기계적 충격 및 접합부의 부식과 같은 외부의 영향으로부터 패키지구조를 보호하고, 칩과 기판의 열팽창 계수 차이로 인한 응력을 최소함으로써 패키지 제품의 신뢰성을 향상시키는 역할을 한다. In such a flip chip package manufacturing process, underfill is generally provided in the space between the semiconductor chip and the package substrate. The underfill serves to protect the package structure from external influences such as mechanical shock and corrosion of the joint, and to improve the reliability of the package product by minimizing the stress due to the difference in thermal expansion coefficient between the chip and the substrate.

하지만, 종래의 플립칩 패키지 제조방법에서 사용되는 언더필 충진공정은 언 더필 물질의 유동성 등과 관련하여 공정상 많은 문제가 있다. 이러한 문제에 대해서 도1a 내지 도1e에 도시된 종래 플립칩 패키지 제조공정을 참조하여 상세히 설명한다.However, the underfill filling process used in the conventional flip chip package manufacturing method has many problems in the process related to the fluidity of the underfill material. This problem will be described in detail with reference to the conventional flip chip package manufacturing process shown in FIGS. 1A to 1E.

도1a 내지 도1e는 종래의 플립칩 패키지 제조방법을 설명하기 위한 각 공정별 단면도이다.1A to 1E are cross-sectional views of respective processes for explaining a conventional flip chip package manufacturing method.

종래의 플립칩 패키지 제조공정은 도1a와 같이, 인쇄회로기판과 같은 패키지 기판(11)을 마련하는 공정으로 시작된다. 상기 패키지 기판(11)은 반도체 칩(15)의 단자 위치에 대응하는 회로패턴(미도시)영역에 형성된 본딩패드(12)가 형성된다. The conventional flip chip package manufacturing process starts with a process of preparing a package substrate 11 such as a printed circuit board as shown in FIG. 1A. The package substrate 11 has a bonding pad 12 formed in a circuit pattern (not shown) region corresponding to the terminal position of the semiconductor chip 15.

이어, 도1b와 같이 솔더범프(17)가 형성된 칩 단자(16)가 본딩패드(12) 상에 배열되도록, 패키지 기판(11) 상에 반도체 칩(15)을 탑재하고, 도1c와 같이 솔더범프(17)를 리플로우(reflow)시켜 상기 반도체 칩(15)의 단자(16)를 상기 패키지 기판(11)의 본딩패드(12)에 전기적 기계적으로 접속시킨다.Subsequently, the semiconductor chip 15 is mounted on the package substrate 11 so that the chip terminals 16 having the solder bumps 17 formed thereon are arranged on the bonding pads 12 as shown in FIG. The bumps 17 are reflowed to electrically connect the terminals 16 of the semiconductor chip 15 to the bonding pads 12 of the package substrate 11.

다음으로, 도1d와 같이 니들(N)과 같은 장비를 이용하여 플립칩 본딩된 반도체 칩(15)과 패키지기판(11) 사이의 공간에 액상 언더필 수지(19)를 충진시키고, 경화공정으로 액상 언더필 수지를 언더필구조물(19')로 경화시킴으로써 도1e와 같은 플립칩 패키지(10)를 완성할 수 있다. Next, the liquid underfill resin 19 is filled in the space between the flip chip bonded semiconductor chip 15 and the package substrate 11 using equipment such as the needle N as shown in FIG. By hardening the underfill resin with the underfill structure 19 ', the flip chip package 10 as shown in FIG. 1E can be completed.

이와 같이, 종래의 방식에 의한 언더필 형성공정은, 니들을 통해 액상인 언더필 수지(19)를 상기 반도체 칩(15)과 상기 패키지 기판(11) 사이의 공간에 충진 시키는 방식으로 수행된다. As described above, the underfill forming process according to the conventional method is performed by filling the space between the semiconductor chip 15 and the package substrate 11 with the liquid underfill resin 19 through the needle.

이러한 니들을 통한 언더필 충진공정은 도2a 내지 도2c에 예시된 바와 같이, 반도체 칩과 패키지 기판 사이의 공간 전체영역에 걸쳐 비교적 균일한 양으로 언더필 수지(29)를 제공하기 위해서, 니들을 반도체 칩(25)의 측면을 따라 일정한 궤적(화살표로 표시됨)을 갖도록 이동시키는 방식으로 실시된다.The underfill filling process through these needles is a semiconductor chip in order to provide the underfill resin 29 in a relatively uniform amount over the entire area between the semiconductor chip and the package substrate, as illustrated in FIGS. 2A to 2C. It is implemented in such a way that it moves along a side of 25 to have a constant trajectory (indicated by an arrow).

하지만, 니들을 이동시키면서 액상 언더필 수지(29)를 제공하더라도, 니들 이동공간 확보의 어려움과 인쇄회로기판의 회로 패턴 및 본딩패드와 칩의 솔더에 의한 언더필 용액이 확산속도 차이로 인하여, 도2a 내지 도2c와 같이, 에어갭 또는 공극(V)이 불가피하게 발생된다. 이러한 공극(V)은 원하는 언더필 기능을 현저히 저하시키며, 장기적으로는 수분이 침투하여 패키지의 신뢰성에 큰 악영향을 끼칠 수 있다.However, even if the liquid underfill resin 29 is provided while moving the needle, the difficulty of securing the needle movement space, the circuit pattern of the printed circuit board, and the underfill solution due to the soldering of the bonding pad and the chip are different due to the diffusion rate. As shown in Fig. 2C, an air gap or void V is inevitably generated. These voids (V) significantly deteriorate the desired underfill function, and in the long run, moisture can penetrate and greatly affect the reliability of the package.

또한, 종래의 언더필 충진공정은 니들과 같은 언더필 용액 제공수단이 필수적으로 요청되므로, 니들을 배치하기 위한 여유공간이 패키지기판 상에 적어도 2㎜간격을 갖도록 확보되어야 한다. 하지만, 이는 공간적 소모이며, 플립칩을 사용하는 제품들을 소형화하는데 큰 장애요인이 된다.In addition, in the conventional underfill filling process, since an underfill solution providing means such as a needle is essentially required, a free space for disposing the needle should be ensured to have a gap of at least 2 mm on the package substrate. However, this is a space-consuming and big obstacle to miniaturizing products using flip chips.

본 발명은 상술된 종래 기술의 문제를 해결하기 위한 것으로서, 언더필 물질을 미리 가공한 비유동성 언더필 필름을 이용함으로써 공극발생과 그로 인한 패키 지의 신뢰성 저하를 방지하면서 소형화에 유리한 패키지 기판의 제조방법을 제공하는데 있다.The present invention is to solve the above-mentioned problems of the prior art, by using a non-flowable underfill film pre-processed underfill material to provide a method for producing a package substrate, which is advantageous for miniaturization while preventing the occurrence of voids and the resulting degradation of the package reliability It is.

상기한 기술적 해결과제를 실현하기 위해서, 본 발명은, 하면에 솔더범프가 형성된 복수의 단자를 갖는 칩을 포함한 플립칩 패키지 제조공정에 있어서, 상기 칩의 솔더범프 위치에 대응하는 영역에 복수의 본딩패드가 형성된 회로패턴을 갖는 패키지 기판과, 상기 칩의 솔더범프 위치에 대응하는 영역에 복수의 홀이 형성된 비유동성 언더필 필름을 마련하는 단계와, 상기 비유동성 언더필 필름의 홀이 상기 본딩패드에 각각 위치하도록, 상기 패키지 기판 상에 상기 비유동성 언더필 필름을 배치하는 단계와, 상기 칩의 솔더범프가 상기 비유동성 언더필 필름의 홀에 각각 삽입되도록 상기 패키지 기판 상에 탑재하는 단계와, 상기 칩의 솔더범프를 용융시켜 상기 칩의 단자와 상기 패키지 기판의 본딩패드를 전기적 기계적으로 접속시키는 단계 및 상기 언더필 필름을 상기 칩과 상기 패키지 기판 사이에 밀착되도록 상기 언더필 필름을 경화시키는 단계를 포함하는 것을 특징으로 한다.In order to realize the above technical problem, in the flip chip package manufacturing process including a chip having a plurality of terminals having solder bumps formed on a lower surface thereof, the present invention provides a plurality of bonding in regions corresponding to solder bump positions of the chips. Providing a package substrate having a circuit pattern with pads formed thereon, a non-flowable underfill film having a plurality of holes formed in a region corresponding to a solder bump position of the chip, and the holes of the non-flowable underfill film respectively formed on the bonding pads Placing the non-flowable underfill film on the package substrate so as to be positioned, mounting on the package substrate such that solder bumps of the chip are respectively inserted into holes in the non-flowable underfill film, and soldering the chip Melting the bumps to electrically and mechanically connect the terminals of the chip and the bonding pads of the package substrate; And curing the underfill film such that an underfill film is brought into close contact between the chip and the package substrate.

본 발명의 실시형태에서, 전체 공정시간을 단축하고 비용을 절감하기 위하여, 상기 솔더범프 용융과 언더필 필름의 용융은 동일 공정에 의하여 연속적으로 수행될 수 있다. 상기 공정은 리플로우 공정 또는 열압착 공정이 될 수 있다.In an embodiment of the present invention, in order to shorten the overall processing time and reduce the cost, the melting of the solder bumps and the underfill film may be continuously performed by the same process. The process may be a reflow process or a thermocompression process.

한편, 상기 언더필 필름의 두께는 상기 언더필 필름의 재질에 따라 상기 패 키지 기판과 상기 칩 사이의 간격의 80 내지 100%인 것일 수 있다.Meanwhile, the thickness of the underfill film may be 80 to 100% of the distance between the package substrate and the chip, depending on the material of the underfill film.

또한, 상기 언더필 필름의 홀의 직경은 상기 솔더범프의 용융에 따른 크기의 증가를 고려하여 상기 솔더범프의 직경보다 5% 내지 20% 큰 것일 수 있다.In addition, the diameter of the hole of the underfill film may be 5% to 20% larger than the diameter of the solder bump in consideration of the increase in size due to the melting of the solder bump.

나아가, 상기 언더필 필름은, 솔더범프와 언더필 필름을 용융시키는 단계에 있어서, 솔더범프가 용융되기 전에 언더필 필름이 용융되어 상기 칩 단자와 패키지 기판의 본딩패드의 접속 불량을 발생시키는 것을 감소시키기 위해, 솔더범프의 용융점보다 높은 용융점을 갖는 물질로 이루어진 것일 수 있다.Further, in the underfill film, in the step of melting the solder bumps and the underfill film, in order to reduce that the underfill film is melted before the solder bump is melted, resulting in poor connection between the chip terminal and the bonding pad of the package substrate, It may be made of a material having a melting point higher than the melting point of the solder bumps.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도3a 내지 도3e는 종래의 플립칩 패키지 제조방법을 설명하기 위한 각 공정별 단면도이다.3A to 3E are cross-sectional views of respective processes for explaining a conventional flip chip package manufacturing method.

도3a와 같이, 본 발명에 의한 플립칩 패키지 제조공정은, 패키지 기판(31)을 마련한다. As shown in FIG. 3A, the flip chip package manufacturing process according to the present invention provides a package substrate 31.

상기 패키지 기판(31)은 종래 기술에 의한 패키지 기판(11)과 동일하며 상기 패키지 기판(31)은 반도체 칩(35)의 단자 위치에 대응하는 회로패턴(미도시)영역에 형성된 본딩패드(32)가 형성되는 인쇄회로기판이다. 상기 패키지 기판(31)에 대하여 본 발명에 의한 추가적인 공정은 없다.The package substrate 31 is the same as the package substrate 11 according to the related art, and the package substrate 31 is a bonding pad 32 formed in a circuit pattern (not shown) area corresponding to the terminal position of the semiconductor chip 35. ) Is a printed circuit board. There is no additional process according to the invention with respect to the package substrate 31.

이어, 도3b와 같이 언더필 필름(34)을 홀(H)이 상기 패키지 기판(31)의 본딩패드(32)에 위치되도록 상기 패키지 기판(31)에 배치하고, 도3c와 같이 솔더범프(37)가 형성된 칩 단자(36)가 본딩패드(32) 상에 배열되도록, 패키지 기판(31) 상에 반도체 칩(35)을 탑재한다.Subsequently, an underfill film 34 is disposed on the package substrate 31 such that the hole H is positioned on the bonding pad 32 of the package substrate 31 as shown in FIG. 3B, and the solder bumps 37 are illustrated in FIG. 3C. The semiconductor chip 35 is mounted on the package substrate 31 so that the chip terminal 36 on which the () is formed is arranged on the bonding pad 32.

도4a 및 4b에서 도시된 것과 같이, 상기 비유동성 언더필 필름(34)은 복수의 홀(H)을 가지고 있으며, 상기 홀(H)은 상기 패키지 기판에 탑재되는 반도체 칩(35)의 단자(36)에 형성된 복수의 솔더범프(37)에 대응된다.상기 홀(H)은 대응되는 솔더범프(37)를 삽입하기 위한 것으로 상기 홀(H)의 직경(d)은 상기 솔더범프의 용융에 따른 크기의 증가를 고려하여 상기 솔더범프(37)의 직경(l)보다 5% 내지 20% 더 클 수 있다.As shown in FIGS. 4A and 4B, the non-flowable underfill film 34 has a plurality of holes H, which are terminals 36 of the semiconductor chip 35 mounted on the package substrate. The holes H are for inserting corresponding solder bumps 37. The diameter d of the holes H corresponds to the melting of the solder bumps. In consideration of the increase in size, the solder bumps 37 may be 5% to 20% larger than the diameter l.

또한, 상기 언더필 필름(34)의 두께(t)는 필름의 재질에 따라 달라질 수 있으며, 상기 패키지 기판(31)과 상기 반도체 칩(35)의 두께의 80% 내지 100%가 될 수 있다.In addition, the thickness t of the underfill film 34 may vary depending on the material of the film, and may be 80% to 100% of the thickness of the package substrate 31 and the semiconductor chip 35.

다음으로, 도3d와 같이 솔더범프(37)을 용융시켜 상기 반도체 칩(35)과 상기 패키지 기판(31)을 전기적 기계적으로 접속시킨다.Next, as shown in FIG. 3D, the solder bumps 37 are melted to electrically connect the semiconductor chip 35 and the package substrate 31 to each other.

본 발명의 실시예에서, 상기 솔더범프를 용융시켜 패키지 기판에 접속시키는 공정은 리플로우(reflow) 공정 또는 열압착 공정이 될 수 있다. 열압착 공정의 경우에는 리플로우 공정보다 낮은 온도에서 수행될 수 있다.In an embodiment of the present invention, the process of melting the solder bumps and connecting them to the package substrate may be a reflow process or a thermocompression process. In the case of a thermocompression process, it may be performed at a lower temperature than the reflow process.

마지막으로, 상기 반도체 칩(35)과 상기 패키지 기판(31)을 밀착시키기 위하여 상기 언더필 필름(34)을 용융시켜고 언더필구조물(34')로 경화시킴으로써 도3e와 같은 플립칩 패키지(30)를 완성할 수 있다. Finally, in order to bring the semiconductor chip 35 and the package substrate 31 into close contact with each other, the underfill film 34 is melted and cured into an underfill structure 34 ′ to thereby form the flip chip package 30 as shown in FIG. 3E. I can complete it.

본 발명의 일실시형태에서, 바람직하게는 상기 솔더범프(37)을 용융시켜 패키지 기판(31)에 접속시키는 단계와 상기 언더필 필름(34)을 용융시키는 단계는 동일 공정에 의해 수행될 수 있다. 상기 공정에 있어서, 언더필 필름(34)이 솔더범프(37)보다 용융점이 낮은 경우에는 언더필 필름(34)이 솔더범프(37)보다 먼저 용융되어 솔더범프(37)와 본딩패드(32) 사이에 불량이 일어날 수 있으므로, 바람직하게는 상기 언더필 필름(34)의 용융점은 솔더범프(37)의 용융점보다 더 높은 것일 수 있다.In one embodiment of the present invention, preferably, melting the solder bumps 37 and connecting them to the package substrate 31 and melting the underfill film 34 may be performed by the same process. In the above process, when the underfill film 34 has a lower melting point than the solder bumps 37, the underfill film 34 is melted before the solder bumps 37 and is formed between the solder bumps 37 and the bonding pads 32. Since a defect may occur, the melting point of the underfill film 34 may be higher than the melting point of the solder bumps 37.

상기 공정은 상기 리플로우 공정은 열압착 공정이 될 수 있다. 열압착 공정에서 상기 패키지(30)에 가해지는 온도는 리플로우 공정에서의 온도보다 낮으므로, 열압착 공정에 사용되는 언더필 필름의 용융점은 리플로우 공정에 사용되는 언더필 필름의 용융점보다 낮은 것일 수 있다.In the process, the reflow process may be a thermocompression process. Since the temperature applied to the package 30 in the thermocompression process is lower than the temperature in the reflow process, the melting point of the underfill film used in the thermocompression process may be lower than the melting point of the underfill film used in the reflow process. .

특히, 이 경우에, 본딩패드와 단자를 접속시키는 리플로우공정은, 상기 언더필 필름에 유동성을 부여하는 과정은 상기 솔더범프가 용융되어 접속되는 과정에 후속하여 연속적으로 실시될 수 있는 적절한 온도조건에서 실행될 수 있다.In particular, in this case, the reflow process of connecting the bonding pad and the terminal may be performed at a suitable temperature condition in which the process of imparting fluidity to the underfill film may be continuously performed following the process of melting and connecting the solder bumps. Can be executed.

이와 같이, 본 발명에 의하여 완성된 상기 플립칩 패키지(30)은 비유동성 언 더필 필름을 용융시켜 반도체 칩과 패키지 기판을 밀착시킴으로써 에어갭과 공극의 발생을 차단하여, 반도체 패키지의 신뢰성을 높인다.As described above, the flip chip package 30 completed by the present invention melts the non-flowable underfill film to bring the semiconductor chip into close contact with the package substrate to block the generation of air gaps and voids, thereby increasing the reliability of the semiconductor package.

또한, 언더필 용액 충전에 필요한 니들의 배치공간이 요구되지 않으므로, 반도체 패키지와 상기 반도체 패키지가 장착되는 전자 제품의 소형화에 기여할 수 있다.In addition, since an arrangement space of a needle necessary for filling the underfill solution is not required, it may contribute to miniaturization of a semiconductor package and an electronic product on which the semiconductor package is mounted.

앞서 설명된 실시형태에서는, 단일 플립칩을 포함한 통상의 패키지구조를 동시하여 설명하였으나, 이에 한정되지는 않는다. 즉, 본 발명은 플립칩 외에도 추가적으로 다른 칩부품이 실장된 형태를 갖는 특정기능을 갖는 패키지형태의 모듈에도 유사하게 적용될 수 있다. 따라서, 본 명세서에서 사용되는 플립칩 패키지라는 용어는 단일 플립칩을 갖는 패키지뿐만이 아니라, 다른 칩 부품을 추가적으로 포함한 모듈형태의 패키지도 포함되는 의미로 이해되어야 할 것이다.In the above-described embodiment, the conventional package structure including a single flip chip has been described at the same time, but is not limited thereto. That is, the present invention may be similarly applied to a module in a package form having a specific function in which other chip components are mounted in addition to the flip chip. Accordingly, the term flip chip package as used herein is to be understood as including not only a package having a single flip chip, but also a modular package additionally including other chip components.

이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다. As such, the invention is not limited by the embodiments described above and the accompanying drawings, but rather by the appended claims. Therefore, it will be apparent to those skilled in the art that various forms of substitution, modification, and alteration are possible without departing from the technical spirit of the present invention described in the claims.

상술한 바와 같이, 본 발명에 의한 패키지 기판의 제조방법에 따르면, 종래의 언더필 수지 대신에 비유동성 언더필 필름을 사용함으로써 종래의 방법에 의한 공극발생과 그에 따른 패키지의 신뢰성 저하를 방지하고, 언더필 공정에 있어서 필요한 공간을 없애 소형화에 유리한 패키지 기판의 제조할 수 있다.As described above, according to the manufacturing method of the package substrate according to the present invention, by using a non-flowable underfill film instead of the conventional underfill resin, it is possible to prevent the occurrence of voids by the conventional method and the resulting lowering of the reliability of the package, the underfill process It is possible to manufacture a package substrate which is advantageous in miniaturization by eliminating the space required for the process.

Claims (6)

하면에 솔더범프가 형성된 복수의 단자를 갖는 칩을 포함한 플립칩 패키지 제조공정에 있어서,In the flip chip package manufacturing process including a chip having a plurality of terminals formed with a solder bump on the lower surface, 상기 칩의 솔더범프 위치에 대응하는 영역에 복수의 본딩패드가 형성된 회로패턴을 갖는 패키지 기판과, 상기 칩의 솔더범프 위치에 대응하는 영역에 복수의 홀이 형성된 비유동성 언더필 필름을 마련하는 단계; Providing a package substrate having a circuit pattern having a plurality of bonding pads formed in an area corresponding to a solder bump position of the chip, and a non-flowable underfill film having a plurality of holes formed in an area corresponding to the solder bump position of the chip; 상기 비유동성 언더필 필름의 홀이 상기 본딩패드에 각각 위치하도록, 상기 패키지 기판 상에 상기 비유동성 언더필 필름을 배치하는 단계; Disposing the non-flowable underfill film on the package substrate such that holes of the non-flowable underfill film are respectively positioned on the bonding pads; 상기 칩의 솔더범프가 상기 비유동성 언더필 필름의 홀에 각각 삽입되도록 상기 패키지 기판 상에 탑재하는 단계;Mounting solder bumps of the chip on the package substrate such that the solder bumps are respectively inserted into holes of the non-flowable underfill film; 상기 칩의 솔더범프를 용융시켜 상기 칩의 단자와 상기 패키지 기판의 본딩패드를 전기적 기계적으로 접속시키는 단계;Melting solder bumps of the chip to electrically connect the terminals of the chip and the bonding pads of the package substrate; 상기 언더필 필름이 상기 칩과 상기 패키지 기판 사이에 밀착되도록 상기 언더필 필름에 유동성을 부여한 후 상기 언더필 필름을 경화시키는 단계를 포함하는 플립칩 패키지 제조방법.And imparting fluidity to the underfill film such that the underfill film is in close contact between the chip and the package substrate, and hardening the underfill film. 제1항에 있어서,The method of claim 1, 상기 칩 단자와 상기 패키지 기판의 본딩패드를 접속시키는 단계는, 리플로우 공정 또는 열압착공정인 것을 특징으로 하는 플립칩 패키지 제조방법.The step of connecting the chip terminal and the bonding pad of the package substrate, the flip chip package manufacturing method, characterized in that the reflow process or thermocompression process. 제1항에 있어서,The method of claim 1, 상기 언더필 필름의 두께는 상기 패키지 기판과 상기 칩 사이의 간격의 80 내지 100%인 것을 특징으로 하는 플립칩 패키지 제조방법.The thickness of the underfill film is a flip chip package manufacturing method, characterized in that 80 to 100% of the gap between the package substrate and the chip. 제1항에 있어서,The method of claim 1, 상기 언더필 필름의 홀은 상기 솔더범프의 직경보다 5% 내지 20% 큰 직경을 갖는 것을 특징으로 하는 플립칩 패키지 제조방법.The hole of the underfill film is a flip chip package manufacturing method, characterized in that having a diameter of 5% to 20% larger than the diameter of the solder bump. 제1항에 있어서,The method of claim 1, 상기 언더필 필름은, 상기 칩 단자와 상기 패키지 기판의 본딩패드를 접속시키는 단계에서 사용되는 온도보다 높은 용융점을 갖는 물질로 이루어진 것을 특징으로 하는 플립칩 패키지 제조방법.The underfill film is a flip chip package manufacturing method, characterized in that made of a material having a melting point higher than the temperature used in the step of connecting the bonding terminal of the chip terminal and the package substrate. 제5항에 있어서,The method of claim 5, 상기 접속시키는 공정은 리플로우공정이며, 상기 리플로우공정은 상기 언더필 필름에 유동성을 부여하는 과정은 상기 솔더범프가 용융되어 접속되는 과정에 후속하여 연속적으로 실시될 수 있는 온도조건에서 실행되는 것을 특징으로 하는 플립칩 패키지 제조방법.The connecting step is a reflow step, and the reflow step is a process of imparting fluidity to the underfill film is performed at a temperature condition that can be continuously performed following the process of melting and connecting the solder bumps. Flip chip package manufacturing method.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101391346B1 (en) * 2011-03-25 2014-05-07 가부시키가이샤 히타치세이사쿠쇼 Apparatus and method for manufacturing printed plate board
KR102177853B1 (en) * 2019-05-30 2020-11-11 서울대학교 산학협력단 Method for Soldering on Flexible Substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980081884A (en) * 1997-04-28 1998-11-25 가네코히사시 Semiconductor device having protruding electrodes
JPH11330158A (en) 1998-05-13 1999-11-30 Hitachi Ltd Semiconductor device and manufacture thereof
JP2003324126A (en) 2002-05-02 2003-11-14 Seiko Epson Corp Structure for mounting electronic part, electronic part module, and method for mounting electronic part
KR20040004761A (en) * 2000-04-25 2004-01-14 아트멜 코포레이숀 Method of forming an integrated circuit package at a wafer level

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980081884A (en) * 1997-04-28 1998-11-25 가네코히사시 Semiconductor device having protruding electrodes
JPH11330158A (en) 1998-05-13 1999-11-30 Hitachi Ltd Semiconductor device and manufacture thereof
KR20040004761A (en) * 2000-04-25 2004-01-14 아트멜 코포레이숀 Method of forming an integrated circuit package at a wafer level
JP2003324126A (en) 2002-05-02 2003-11-14 Seiko Epson Corp Structure for mounting electronic part, electronic part module, and method for mounting electronic part

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101391346B1 (en) * 2011-03-25 2014-05-07 가부시키가이샤 히타치세이사쿠쇼 Apparatus and method for manufacturing printed plate board
KR102177853B1 (en) * 2019-05-30 2020-11-11 서울대학교 산학협력단 Method for Soldering on Flexible Substrate

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