KR100661672B1 - Circuit for recovery in a flash memory device - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 리커버리 회로에 관한 것으로, 플래쉬 메모리 셀 어레이의 비트라인 누설 전류가 기준치 이상으로 흐르는지를 검출하기 위한 센스 증폭기와, 상기 센스 증폭기의 출력 신호에 따라 비트라인에 인가되는 전압을 조절하여 리커버리를 실시하기 위한 전압 조절 수단과, 상기 전압 조절 수단에 인가되는 센스 증폭기의 출력 신호를 조절하여 리커버리 시간을 조절하기 위한 타이머를 포함하여 이루어져 셀의 과소거를 방지하여 셀 분포를 개선할 수 있는 플래쉬 메모리 소자의 리커버리 회로가 제시된다.The present invention relates to a recovery circuit of a flash memory device, comprising: a sense amplifier for detecting whether a bit line leakage current of a flash memory cell flows above a reference value, and a voltage applied to a bit line according to an output signal of the sense amplifier. And a timer for adjusting the recovery time by adjusting the output signal of the sense amplifier applied to the voltage adjusting means, and adjusting the recovery time to improve the cell distribution. A recovery circuit of a flash memory device is presented.

리커버리 회로, 센스 증폭기, 전압 조절 수단, 타이머Recovery Circuit, Sense Amplifier, Voltage Regulator, Timer

Description

플래쉬 메모리 소자의 리커버리 회로{Circuit for recovery in a flash memory device} Circuit for recovery in a flash memory device             

도 1은 정상 소거 셀 및 과소거 셀의 분포도.1 is a distribution diagram of normal erased and erased cells.

도 2는 플래쉬 메모리 셀 어레이의 개략도.2 is a schematic diagram of a flash memory cell array.

도 3은 본 발명에 따른 플래쉬 메모리 소자의 리커버리 회로가 접속된 플래쉬 메모리 셀 어레이.3 is a flash memory cell array to which a recovery circuit of a flash memory device according to the present invention is connected.

도 4는 본 발명에 따른 플래쉬 메모리 소자의 리커버리 회로도.4 is a recovery circuit diagram of a flash memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 및 10 : 센스 증폭기 2 및 20 : 전압 조절 수단1 and 10: sense amplifiers 2 and 20: voltage regulation means

3 및 30 : 타이머 P11 : PMOS 트랜지스터3 and 30: timer P11: PMOS transistor

N11 : NMOS 트랜지스터 R : 저항N11: NMOS transistor R: resistor

본 발명은 플래쉬 메모리 소자의 리커버리 회로에 관한 것으로, 특히 플래쉬 메모리 셀 어레이의 비트라인에 흐르는 전류의 량을 측정하여 일정량 이상으로 전류가 흐를 경우 드레인에 전원 전압을 인가하여 자동으로 리커버리가 수행되도록함으로써 셀의 과소거를 방지하여 셀 분포를 개선할 수 있는 플래쉬 메모리 소자의 리커버리 회로에 관한 것이다.The present invention relates to a recovery circuit of a flash memory device, and in particular, by measuring the amount of current flowing through the bit line of the flash memory cell array and applying a power supply voltage to the drain when the current flows over a predetermined amount so that the recovery is automatically performed. The present invention relates to a recovery circuit of a flash memory device capable of preventing over-erasing of cells to improve cell distribution.

플래쉬 메모리 셀의 프로그램 동작은 콘트롤 게이트에 고전압을 인가하고 드레인에 전원 전압을 인가하며 소오스와 기판에 접지 전압을 인가하여 핫 캐리어 인젝션에 의해 플로팅 게이트에 (-) 전하가 차지되도록 하여 실시한다. 반대로 소거 동작은 콘트롤 게이트에 음의 고전압을 인가하고 기판에는 양의 고전압을 인가하며 소오스와 드레인은 플로팅 상태를 유지하여 플로팅 게이트에 차지되어 있던 (-) 전하가 F-N 터널링에 의해 기판쪽으로 빠져 나가게 하여 실시한다. 이 경우 각각의 단위 셀의 특성에 따라 플로팅 게이트의 전하가 소거되는 정도의 차이가 나게 되고 이러한 셀의 소거 특성은 도 1과 같이 셀의 분포를 왜곡시키는 원인이 된다.The program operation of the flash memory cell is performed by applying a high voltage to a control gate, a power supply voltage to a drain, and a ground voltage to a source and a substrate so that negative charge is charged to the floating gate by hot carrier injection. On the contrary, the erasing operation applies a negative high voltage to the control gate, a positive high voltage to the substrate, and the source and drain remain in a floating state so that the negative charges occupied by the floating gate escape to the substrate by FN tunneling. Conduct. In this case, there is a difference in the degree of erasing the charge of the floating gate according to the characteristics of each unit cell, and the erasing characteristics of such cells cause distortion of the cell distribution as shown in FIG. 1.

도 1은 정상 셀과 과소거 셀의 분포도로서, 정상 셀의 분포보다 소거 문턱 전압이 낮은, 즉 과소거된 셀들은 상대적으로 높은 오프 전류(off current)를 가진다. 이러한 셀들의 오프 전류는 다른 셀의 데이터를 독출할 때 비트라인 누설 전류로 존재하게 되어 독출 센싱 마진을 감소시키는 결과를 초래한다. 또한 이러한 셀들이 다수 존재할 경우 다른 셀을 프로그램할 때 비트라인(드레인 접합부)의 전위 를 감소시키므로 프로그램 효율을 떨어뜨리게 된다. 따라서 과소거된 셀들을 일정한 문턱 전압까지 올리기 위하여 리커버리 검증 및 리커버리가 수행되어야 한다. 그러나, 리커버리 검증 및 리커버리는 매우 긴시간을 필요로 할 뿐만 아니라 온도 또는 다른 요소에 의하여 과소거된 셀을 찾는 검증 조건도 달라지게 되므로 매우 까다로운 작업이다.FIG. 1 is a distribution diagram of a normal cell and an over erased cell, wherein the erase threshold voltage is lower than that of the normal cell, that is, the over erased cells have a relatively high off current. The off currents of these cells are present as bit line leakage currents when reading data from other cells, resulting in a reduced read sensing margin. In addition, when there are a large number of such cells, the potential of the bit line (drain junction) is reduced when programming another cell, thereby decreasing program efficiency. Therefore, recovery verification and recovery must be performed to raise the over-erased cells to a certain threshold voltage. However, recovery verification and recovery are very demanding because they require a very long time, as well as the verification conditions for finding cells that are underestimated by temperature or other factors.

도 2는 플래쉬 메모리 셀 어레이의 예를 도시한 개략도이다. 도시된 바와 같이 제 1 셀(Cell1)이 과소거되었고 제 2 셀(Cell2)이 프로그램되었다면 제 2 셀(Cell2)의 데이터를 독출하기 위하여 제 1 및 제 2 워드라인(W/L1 및 W/L2)에는 0V가 인가되고, 제 3 워드라인(W/L3)에는 전원 전압이 인가되며 제 1 비트라인(Bit1)에는 약 1V 정도가 인가된다. 이 경우 제 2 셀(Cell2)이 프로그램되어 있으므로 제 1 비트라인(Bit1)에는 전류가 거의 흐르지 않아야 한다. 그러나 제 1 셀(Cell1)이 과소거되어 있을 경우 제 2 워드라인(W/L2)이 접지 전위를 유지하고 있음에도 불구하고 일정 전류가 흐르게 된다. 따라서 제 2 셀(Cell2)의 데이터를 "0"이 아닌 "1"로 잘못 인식하게 된다. 이렇게 제 1 셀(Cell1)과 같이 과소거된 셀을 정상적인 셀과 비슷한 레벨로 문턱 전압을 올려주기 위해서 수행하는 것이 리커버리이다. 위에서 설명한 바와 같이 과소거된 셀이 존재한다면 비트라인(위의 경우 제 1 비트라인)에 일정한 바이어스(리커버리 검증 전압)를 인가하게 되면 비트라인 누설 전류가 발생하게 된다.2 is a schematic diagram illustrating an example of a flash memory cell array. As shown, if the first cell Cell1 is over-erased and the second cell Cell2 is programmed, the first and second word lines W / L1 and W / L2 are used to read data of the second cell Cell2. ) Is applied to 0 V, a power supply voltage is applied to the third word line W / L3, and about 1 V is applied to the first bit line Bit1. In this case, since the second cell Cell2 is programmed, almost no current flows in the first bit line Bit1. However, when the first cell Cell1 is over erased, a constant current flows even though the second word line W / L2 maintains a ground potential. Therefore, the data of the second cell Cell2 is incorrectly recognized as "1" rather than "0". The recovery is performed to raise the threshold voltage to a level similar to that of a normal cell, such as the first cell Cell1. As described above, if there is an over erased cell, applying a constant bias (recovery verification voltage) to the bit line (the first bit line in this case) causes a bit line leakage current.

따라서, 본 발명은 비트라인에 흐르는 전류의 량을 측정하여 일정량 이상으로 전류가 흐를 경우 드레인에 전원 전압을 인가하여 자동으로 리커버리가 수행되도록함으로써 셀의 과소거를 방지하여 셀 분포를 개선할 수 있는 플래쉬 메모리 소자의 리커버리 회로를 제공하는데 그 목적이 있다. Therefore, the present invention can measure the amount of current flowing through the bit line to apply the power supply voltage to the drain when the current flows more than a certain amount to automatically perform the recovery by preventing the cell from being erased to improve the cell distribution It is an object of the present invention to provide a recovery circuit of a flash memory device.

상술한 목적을 달성하기 위한 본 발명은 플래쉬 메모리 셀 어레이의 비트라인에 연결되어, 상기 비트라인의 누설 전류가 기준치 이상으로 흐르는지를 검출하기 위한 센스 증폭기와, 상기 비트라인에 연결되어, 상기 센스 증폭기의 출력 신호에 따라 상기 비트라인에 인가되는 전압을 조절하여 리커버리를 실시하기 위한 전압 조절 수단과, 상기 센스 증폭기와 상기 전압 조절 수단 사이에 연결되어, 상기 전압 조절 수단에 인가되는 상기 센스 증폭기의 출력 신호를 조절하여 리커버리 시간을 조절하기 위한 타이머를 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is connected to the bit line of the flash memory cell array, a sense amplifier for detecting whether the leakage current of the bit line flows above the reference value, and connected to the bit line, the sense amplifier A voltage adjusting means for performing recovery by adjusting a voltage applied to the bit line according to an output signal of the output signal, and an output of the sense amplifier connected between the sense amplifier and the voltage adjusting means and applied to the voltage adjusting means. It characterized in that it comprises a timer for adjusting the recovery time by adjusting the signal.

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 플래쉬 메모리 소자의 리커버리 회로가 플래쉬 메모리 셀 어레이에 접속된 상태의 블록도이다. 도시된 바와 같이 플래쉬 메모리 셀 어레이의 각 비트라인에 비트라인의 누설 전류가 기준치 이상으로 흐르는지를 검출하기 위한 센스 증폭기(1)와, 센스 증폭기(1)의 출력 신호에 따라 비트라인에 인가되는 전압을 조절하기 위한 전압 조절 수단(2) 및 전압 조절 수단(2)에 인가되는 센스 증폭기(1)의 출력 신호를 조절하기 위한 타이머(3)로 이루어진다. 전압 조절 수단(2)에서는 센스 증폭기(1)의 출력 신호에 따라 비트라인의 누설 전류가 기준치 이상으로 클 경우 전원 전압을 인가하고, 타이머(3)는 센스 증폭기(1)과 전압 조절 수단(2)의 신호 경로에 설치되며, 설정된 리커버리 시간이 지나면 원래의 상태(리커버리 검증)로 돌아올 수 있게 한다. 리커버리 검증 상태에서 비트라인 누설이 클 경우 다시 일정 시간동안 리커버리가 수행되게 된다.3 is a block diagram of a recovery circuit of a flash memory device according to the present invention connected to a flash memory cell array. As shown, a sense amplifier 1 for detecting whether a leakage current of a bit line flows over a reference value in each bit line of a flash memory cell array, and a voltage applied to the bit line according to an output signal of the sense amplifier 1. And a timer 3 for regulating the output signal of the sense amplifier 1 applied to the voltage regulating means 2. The voltage regulating means 2 applies a power supply voltage when the leakage current of the bit line is greater than or equal to the reference value according to the output signal of the sense amplifier 1, and the timer 3 performs the sense amplifier 1 and the voltage regulating means 2. It is installed in the signal path of), and it can return to the original state (recovery verification) after the set recovery time. If the bit line leaks in the recovery verification state, the recovery is performed again for a predetermined time.

도 4는 본 발명에 따른 플래쉬 메모리 소자의 리커버리 회로도이다.4 is a recovery circuit diagram of a flash memory device according to the present invention.

비트라인과 기준 전류원이 입력되는 센스 증폭기(10)에는 비트라인 누설 전류와 기준 전류를 비교하여 출력 신호를 결정한다. 즉, 비트라인 누설 전류가 기준 전류보다 클 경우 로우 상태의 신호를 출력하고, 비트라인 누설 전류가 기준 전류보다 작을 경우 하이 상태의 신호를 출력한다. 이 출력 신호는 타이머(30)을 거쳐 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)로 구성된 인버터 형태의 전압 조절 수단(20)으로 입력된다. 전압 조절 수단(20)은 전원 단자(Vcc)와 비트라인 사이에 PMOS 트랜지스터(P11)가 접속되고, 비트라인과 접지 단자(Vss) 사이에 NMOS 트랜지스터(N11) 및 저항(R)이 접속된다. 즉, 비트라인 누설 전류가 기준 전류보다 커 센스 증폭기(10)로부터 로우 상태의 신호가 입력되면 PMOS 트랜지스터(P11)이 턴온되어 전원 전압이 비트라인으로 공급되고, 비트라인 누설 전류가 기준 전류보다 작어 센스 증폭기(10)로부터 하이 상태의 신호가 입력되면 NMOS 트랜지스터(N11)가 턴온되어 비트라인에 소정의 전압(약 1V)이 인가된다. 이때, 저항(R)은 NMOS 트랜지스터 (N11)가 턴온되어 비트라인에 접지 전압이 인가되지 않고 소정 전압이 인가되도록 하는 역할을 한다. 한편, 타이머(30)는 과도한 전압이 비트라인에 인가되는 것을 방지하기 위해 소정의 시간 후에는 전압 조절 수단(20)으로 인가되는 전압을 조절하기 위해 설치한 것이다.In the sense amplifier 10 to which the bit line and the reference current source are input, the output signal is determined by comparing the bit line leakage current and the reference current. That is, a signal in a low state is output when the bit line leakage current is greater than the reference current, and a signal in a high state is output when the bit line leakage current is smaller than the reference current. This output signal is input to the voltage regulating means 20 of the inverter type comprised of the PMOS transistor P11 and the NMOS transistor N11 via the timer 30. In the voltage adjusting means 20, the PMOS transistor P11 is connected between the power supply terminal Vcc and the bit line, and the NMOS transistor N11 and the resistor R are connected between the bit line and the ground terminal Vss. That is, when the bit line leakage current is greater than the reference current and the low state signal is input from the sense amplifier 10, the PMOS transistor P11 is turned on to supply the power voltage to the bit line, and the bit line leakage current is smaller than the reference current. When a high state signal is input from the sense amplifier 10, the NMOS transistor N11 is turned on to apply a predetermined voltage (about 1 V) to the bit line. In this case, the resistor R serves to allow the NMOS transistor N11 to be turned on so that a predetermined voltage is applied to the bit line without applying a ground voltage. On the other hand, the timer 30 is provided to adjust the voltage applied to the voltage adjusting means 20 after a predetermined time to prevent the excessive voltage is applied to the bit line.

본원 발명에서는 1개의 비트라인에 1개의 리커버리 회로를 설치하였지만, 여러개의 비트라인에 1개의 리커버리 회로를 설치할 수 있다. 1개의 비트라인 누설을 비교할 경우 셀의 과소거가 심하지 않으면 그 전류량이 크지 않으므로 이 경우를 사용하면 좀더 효과적인 검증이 이루어질 수 있다. 하지만 과소거가 되지 않은 다른 비트라인이 리커버리가 될 수 있으므로 효율면에서 그 효과가 떨어질 수 있다.In the present invention, one recovery circuit is provided in one bit line, but one recovery circuit can be provided in several bit lines. When comparing one bit line leakage, if the cell is not over-erased, its current amount is not large, and this case can be used to verify more effectively. However, other bit lines that are not over-erased can be recoveries, which can reduce their effectiveness.

상술한 바와 같이 본 발명에 의하면 다음과 같은 효과가 있다.As described above, the present invention has the following effects.

첫째, 비트라인 누설 전류가 일정량보다 증가할 때마다 리커버리가 수행됨으로 온도에 대한 영향을 줄일 수 있다. 기존의 경우 저온에서 소거를 수행한 후 고온에서 프로그램을 실시함으로써 비트라인 누설 전류가 증가하여 프로그램 효율이 현저하게 떨어지지만 이 경우 비트라인 누설 전류의 증가로 리커버리가 자동적으로 수행됨으로 프로그램 효율을 크게 증가한다.First, since the recovery is performed whenever the bit line leakage current increases by a certain amount, the influence on the temperature can be reduced. In the conventional case, the program efficiency is significantly decreased because the bit line leakage current increases by performing the program at high temperature after erasing at low temperature, but in this case, the recovery efficiency is automatically performed by increasing the bit line leakage current, thereby greatly increasing the program efficiency. do.

둘때, 비트라인 누설 전류에 따라 리커버리가 자동으로 수행됨으로 별도의 리커버리 검증 및 라커버리를 실시할 필요가 없음으로 인해 테스트 시간 및 테스트 비용을 줄일 수 있다.In both cases, the recovery is automatically performed according to the bit line leakage current, thereby eliminating the need for separate recovery verification and recovery, thereby reducing test time and test cost.

세째, 기존의 리커버리의 경우 비트라인별로 리커버리 검증 및 리커버리가 수행되지만 이 경우 비트라인 누설 전류가 과도하게 흐르는 비트라인만 리커버리가 수행되므로 리커버리 효율을 크게 개선할 수 있다.Third, in the conventional recovery, recovery verification and recovery are performed for each bit line, but in this case, recovery efficiency can be greatly improved since only the bit line through which the bit line leakage current flows is performed.

Claims (2)

플래쉬 메모리 셀 어레이의 비트라인에 연결되어, 상기 비트라인의 누설 전류가 기준치 이상으로 흐르는지를 검출하기 위한 센스 증폭기와,A sense amplifier connected to a bit line of a flash memory cell array to detect whether a leakage current of the bit line flows above a reference value; 상기 비트라인에 연결되어, 상기 센스 증폭기의 출력 신호에 따라 상기 비트라인에 인가되는 전압을 조절하여 리커버리를 실시하기 위한 전압 조절 수단과,A voltage adjusting means connected to the bit line to adjust the voltage applied to the bit line according to an output signal of the sense amplifier; 상기 센스 증폭기와 상기 전압 조절 수단 사이에 연결되어, 상기 전압 조절 수단에 인가되는 상기 센스 증폭기의 출력 신호를 조절하여 리커버리 시간을 조절하기 위한 타이머를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 리커버리 회로.A recovery circuit connected between the sense amplifier and the voltage adjusting means, a timer for adjusting a recovery time by adjusting an output signal of the sense amplifier applied to the voltage adjusting means. . 제 1 항에 있어서, 상기 전압 조절 수단은 전원 단자와 비트라인 사이에 접속된 PMOS 트랜지스터와,2. The apparatus of claim 1, wherein the voltage adjusting means comprises: a PMOS transistor connected between a power supply terminal and a bit line; 상기 비트라인과 접지 단자 사이에 접속된 NMOS 트랜지스터가 인버터 형태로 구성된 것을 특징으로 하는 플래쉬 메모리 소자의 리커버리 회로.And an NMOS transistor connected between the bit line and the ground terminal in the form of an inverter.
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