KR100649144B1 - 다중 스탠다드 비디오 데이터 포착을 위한 방법 및 장치 - Google Patents

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Abstract

다중 스탠다드 비디오 데이터의 포착(acquisition)을 위하여, 8비트 데이터의 3배를 저장하기 위한 24개의 셀을 구비하는 레지스터(201)를 갖는 디코더가 사용된다. 세 바이트 각각은 주어진 시작 코드를 이 셀의 내용과 비교하기 위하여 논리 장치에 연결된다. 레지스터(202)의 시작은 바이트3 이고, 바이트2와 바이트1이 따라온다. 더욱이, 8비트 제 2 레지스터(202)가 레지스터(201)에 병렬로 연결된다. 또한 바이트3의 내용은 해밍(Hamming)(8/4) 디코더(203)에 공급되고 바이트2의 내용은 해밍(8/4) 디코더(204)에 공급된다. 4비트의 각 디코더 출력은 레지스터(202)의 할당된 4비트에 각각 공급된다.

Description

다중 스탠다드 비디오 데이터 포착을 위한 방법 및 장치{METHOD AND APPARATUS FOR MULTISTANDARD VIDEO DATA ACQUISITION}
도 1은 디지털 포착 IC의 블록도.
도 2는 디코더의 블록도.
도 3은 서비스 선택 블록 디코더.
도 4는 검색 윈도우 발생기.
도 5는 검색 윈도우를 위한 신호 타이밍.
도 6은 출력 제어 블록.
도 7은 해밍(8/4) 디코더.
<도면 주요 부분에 대한 부호의 설명>
101 : I2C 버스 인터페이스 102 : 메모리 인터페이스
201, 202 : 레지스터 203, 204 : 해밍(8/4) 디코더
205 : 출력 제어 206, 207, 208 : 시작 코드
본 발명은 다중 스탠다드 비디오 데이터의 포착(acquisition)을 위한 방법 및 장치에 관한 것이다.
기존의 비디오 데이터 슬라이서(slicer)는 여러 가지 비디오 시스템과 데이터 서비스의 입력 신호를 디지털화시킬 수 있다. 이 슬라이서는 직렬 디지털 데이터와 동기 데이터 전송을 위한 클록 신호를 제공한다. 이 데이터는 특정한 서비스나 몇몇 병렬 서비스의 유효한 시작 코드를 위하여 검색되어야만 한다.
종래의 비디오 데이터 포착 회로는 단일 서비스에 관련된 특정한 시작 코드의 산출을 위하여 직렬 데이터 스트림(stream)을 검색만 한다. 하나 이상의 서비스에 대한 이 "집적 비디오 입력 프로세서"(필립스사 SAA5281)는 특정한 비디오 시스템(625 라인)으로 제한되어 병렬로 연결된 여러 가지 단일 스탠다드 포착 회로를 사용한다.
본 발명의 목적은 다중 스탠다드 비디오 데이터의 포착을 위한 방법을 개시하는 것이다. 본 목적은 청구항 1에서 개시된 방법으로 달성된다.
본 발명의 다른 목적은 본 독창적인 방법을 사용하는 장치를 개시하는데에 있다. 본 목적은 청구항 9항에서 개시된 장치에서 달성된다.
본 발명의 방법 및 장치의 유리한 부가적인 실시예가 각각의 종속항에 개시된다.
다중 스탠다드 비디오 데이터의 포착을 위한 본 발명에 따라, 입력 데이터 스트림이 제 1 메모리 내로 로딩(load)되고 여러 가지 서비스를 위하여 여러 가지 프레이밍 코드를 포함하는 동일한 데이터에 대한 여러 가지 시작 코드를 위한 병렬 검색이 실제 비디오 라인의 서비스가 명시되지 않을 때 수행되고 또한 검색되는 이들 시작 코드가 구성에 의하여 변화 가능하다.
이 디코더는 마이크로프로세서로 제어된다. 유리하게도 이 디코더는 인에이블 신호(enable signal)를 통하여 이 마이크로프로세서로 인에이블 되거나 디스에이블 될 수 있다.
이 디코더의 클록 주파수는 여러 가지 시작 코드의 주파수에 적응된다.
더욱이, 서비스 선택 블록은 주어진 입력 신호의 라인 번호, 그 입력 신호의 사용중인 스탠다드와 그 입력 신호의 특정한 라인에서 어떤 코드의 이용 가능성에 기초하여 어떤 종류의 프레이밍 코드가 검색되고 있는지를 결정한다.
유리하게, 수평 동기 신호(synchron signal)로부터 검색 윈도우 발생기에서 생성되는, 서비스의 특정한 타이밍 신호의 활성 간격 내에서, 적절한 프레이밍 코드를 위하여 최고 3 바이트까지 스캐닝된다.
원리적으로 3 바이트는 5MHz 에 기초한 24개의 요소를 포함하는 제 1 와이드 스크린 신호(WSS, Wide Screen Signal) 신호를 포함하는 라인의 프레이밍 코드에 전용(dedicated)된다. 제 2 비디오 프로그래밍 시스템(VPS, Video Programming System) 신호를 포함하는 라인의 경우에는, 단지 2 바이트만이 5MHz에 기초한 두 바이트로 구성되는 시작 코드에 비교된다. 클로즈드 캡션(CC, Closed Caption)과 같은 제 3 신호를 포함하는 라인의 경우에는, 다만 1 바이트만이 1007kHz 에 기초한 두 개의 시작 코드에 동시에 비교된다. 제4 세계 시스템 텔레텍스트(WST, World System Teletext) 신호를 포함하는 라인인 경우에는, 다시 1 바이트만이 6.9375MHz 에 기초한 프레이밍 코드에 비교되어야만 하고, 또한 시작 코드가 실제 검색 윈도우 동안에 검출되는 때에, 활성화된 신호는 출력 제어 블록으로 운영되는 버퍼로 데이터의 전송을 시작한다.
활성화된 신호 외에 제 2 VPS 신호를 포함하는 라인인 경우에는 또다른 신호가 어떤 라인 상의 그 데이터의 수신을 지시하는 마이크로프로세서 레지스터로 출력(exported)된다.
제 4 WST 신호를 포함하는 라인의 경우에는, 제 4 WST 신호의 프레이밍 코드를 따라가는 두 바이트가 검색 동안 디코드되고 그 결과가 제 2 메모리에 병렬로 로딩되며 상기 제 4 WST 신호의 프레이밍 코드가 검출되는 때, 이 데이터는 이 메모리를 통하여 버퍼에 전송된다.
원리적으로, 다중 스탠다드 비디오 데이터의 포착을 위한 본 독창적인 장치는, 시작 코드를 제공하는 수단과, 입력 데이터 스트림을 저장하는 수단과, 상기 입력 데이터 스트림에 상기 시작 코드를 비교하는 수단을 포함한다.
더욱이 본 장치는 상기 입력 데이터 스트림을 디코딩하고 저장하기 위한 수단을 부가적으로 포함할 수 있다.
본 명세서에서 실시되는 디지털 포착의 응용은, 물론 비디오 신호의 데이터 서비스의 포착으로만 제한되지는 않는다. 또한 그 응용은, 여러 가지 데이터 서비스가 공유 전송 채널 상에서 시간 간격을 차지하고 결정론적으로나 비결정론적으로 일어날 수 있는, 디지털 신호 전송이나 처리의 임의의 다른 제조에 사용될 수 있다.
본 발명의 실시예는 첨부되는 도면을 참조로 하여 기술된다.
도 1은 디지털 포착 IC의 블록도를 도시한다. 이 IC는, 수직과 수평 동기 펄스{VSYNC(Vertical Synchronous Pulses), HSYNC(Horizontal Sychronous Pulses)}가 공급되고 신호{CLAMP, LINE_NO(주어진 입력신호의 라인 번호를 가리키는 신호)}가 발생되는, 타이밍 회로를 포함한다. 이 IC는 I2C-버스 인터페이스(101), 메모리 인터페이스(102), VBI 주소 발생기(Vertical Blanking Interval Address Generator, VBI_AG), 슬라이서, 디코더 및 VBI 버퍼(Vertical Blanking Interval Buffer)를 더 포함한다.
디지털 포착은 마이크로프로세서에 비디오 신호의 VBI에서 전송되는 데이터를 제공한다. 만약 내부 디지털 슬라이서가 사용된다면, 이 슬라이서는 비디오 스트림으로 다중화된 데이터를 위하여 입력 CVBS(Composite Video Baseband Signal) 또는 Y(Luminance) 신호를 스캐닝한다. 이 슬라이서는 외부 텔레텍스트 슬라이서에 의하여 사용되는 바와 같은 유사한 포맷으로 추출된 데이터를 전달한다. 그러므로, 마이크로프로세서는 데이터가 취해지는 데이터 소스로부터 쉽게 선택될 수 있다. 그러나, 이미 디지털 포맷으로 있는 이 데이터는 또한 슬라이스된 비디오 데이터를 포함할 수도 있다. 그러므로 디코더 블록은, 예를 들어 WST 또는 VPS 와 같은 실제 기대되는 데이터 서비스에 대한 유효 데이터를 검출하는데 사용된다. 그후 이 데이터는 마이크로프로세서 메모리 내에 매핑되는 VBI 버퍼에 저장된다. 이 메모리 크기는 하나의 완전한 VBI의 데이터를 충분히 포함할만큼 크게 설정된다. 그리하여, 마이크로프로세서는 이 버퍼가 재충전되기 전에 VBI 데이터(Vertical Blanking Interval data)를 처리하는데 대략적으로 19㎳의 시간을 갖는다. VBI 에서의 각각의 비디오 라인은 전용 VBI 버퍼 라인을 갖는다. 더욱이, 각 라인은 라인의 수신 품질을 표시하는 두 개의 레지스터 비트를 갖는다. VBI 주소 발생기는 버퍼 라인과 레지스터의 올바른 주소 지정을 제어한다.
도 2는 디코더의 블록도를 도시한다. 디코더의 주요 부분은 8비트 데이터의 3 배를 저장하기 위한 24개의 셀을 구비하는 레지스터(201)이다. 세 바이트 각각은 주어진 시작 코드를 셀의 내용과 비교하기 위하여, 도면에서 도시된 바와 같이, 논리 장치에 연결된다. 레지스터(202)의 시작은 바이트3 이고, 바이트2 와 바이트1 이 따라온다. 더욱이, 8 비트의 제 2 레지스터(202)는 레지스터(201)에 병렬로 연결된다. 바이트3 의 내용은 또한 해밍(8/4) 디코더(203)에 공급되고 바이트2 의 내용은 해밍(8/4) 디코더(204)에 공급된다. 4 비트의 디코더 출력 각각은 레지스터(202)의 할당된 4 비트에 각각 공급된다.
디코더 블록은 내부 데이터나 외부 데이터 중 어느 하나와 클록 신호를 수신한다. 이 디코더는 신호(DA_ENABLE)를 통하여 마이크로프로세서에서 인에이블 되거나 디스에이블 될 수도 있다. 이 블록의 임무는 프레이밍 코드의 발생을 위한 스트림을 스캐닝함으로써 입력 TTD_ACT 스트림의 유효 데이터를 검출하는 것이다. TTD_ACT 신호는 데이터 클록 신호(TTC_NORM, data clock)로 처리되나, 이 회로들은 18MHz 의 시스템 클록(CLK)으로 동작한다. 클록 주파수는 서비스에 대하여 특정하게 있는데, 세계 시스템 텔레텍스트(WST : World System Teletext)에 대하여 6.9375MHz의 값을 갖고, 비디오 프로그래밍 시스템(VPS : Video Programming System)과 와이드 스크린 신호(WSS : Wide Screen Signal)에 대하여 5.0MHz의 값을 갖고, 클로즈드 캡션(CC : Closed-Caption)과 젬스타(Gemstar)에 대하여 1.007MHz의 값을 갖는다. TTC_NORM(data clock)은 직접 TTC_ACT로부터 유도되는데, 이는 대체 시스템의 해법(a fallback solution)의 외부적으로 연결되는 슬라이서에 대하여 반전될 수 있다. 신호{LINE_NO, NORM625(마이크로프로세서에서 발생되는 입력신호의 사용되는 표준) 및 L16VPS(입력신호의 특정라인에서 어떤 코드를 지시하는 신호)}에 따라, 서비스 선택 블록은 어떤 종류의 프레이밍 코드가 검색되는지를 결정한다. HSYNC 신호로부터 검색 윈도우 발생기에서 생성되는, 서비스의 특정 타이밍 신호(SW)의 활성 간격(active interval) 내에서, 적절한 프레이밍 코드를 위하여 최고 3 바이트까지 스캐닝된다.
이 3 바이트는, 이 경우에 데이터 클록(TTC_NORM)의 주파수인 5MHz에 기초한 24 개의 요소를 포함하는 WSS 라인의 시작 코드에 전용된다. 시작 코드가 활성 검색 윈도우 동안 검출되는 때, 활성화된 신호(VSD : Valid Service Detected)는 출력 제어 블록으로 운영되는 VBI 버퍼에 데이터 전송을 시작한다.
VPS 라인의 경우에, 2 바이트만이 5MHz 에 기초한 두 바이트(VPSSC1 및 VPSSC2)로 구성되는 시작 코드에 비교된다. 이 바이트들은 순차 데이터 바이트를 VBI 버퍼에 전송할 수 있게 하기 위하여 바이트2 와 바이트3 이어야 한다. VSD 신호 외에, 다른 신호(VPSD : VPS Detected)가 VBI 라인 16 번의 VPS 데이터의 수신을 지시하기 위하여 마이크로프로세서 레지스터에 출력(exported)된다.
클로즈드 캡션이나 젬스타 라인의 경우에는, 다만 1 바이트만이 1007kHz 에 기초한 두 개의 시작 코드에 동시에 비교된다. 이러한 바이트는 순차적인 데이터 바이트를 VBI 버퍼에 전송할 수 있게 하기 위하여 바이트3 이어야 한다.
WST 라인의 경우에는, 다시 하나의 바이트만이 6.9375MHz 에 기초한 프레이밍 코드에 비교되어야만 한다. 프레이밍 코드를 따라가는 각각의 WST 라인의 처음 두 바이트는 해밍(8/4) 인코딩된다. 이러한 사실로 인하여, 프레이밍 코드 비교가 바이트1 에서 수행된다. 그때 바이트2 와 바이트3 는 인코딩된 바이트이다. 성능을 위하여, 그후 이러한 바이트는 하드웨어에서 디코딩될 수 있고 그 결과 8비트 FIFO 에 병렬로 로딩된다. 프레이밍 코드가 검출되는 때, WST 데이터는 이 FIFO를 통하여 VBI 버퍼에 전송된다.
상수 이름 값
FCWST 27h, I2C 버스를 통하여 구성 가능
SCVPS1 51h, I2C 버스를 통하여 구성 가능
SCVPS2 99h, I2C 버스를 통하여 구성 가능
SCWSS1 78h, I2C 버스를 통하여 구성 가능
SCWSS2 3CH, I2C 버스를 통하여 구성 가능
SCWSS3 F8h, I2C 버스를 통하여 구성 가능
SCCC 43h, I2C 버스를 통하여 구성 가능
SCGEM EDh, I2C 버스를 통하여 구성 가능
디코더 블록은 VPS 및 WSS 데이터에 대하여 복위상 체크(bi-phase check)를 수행하지 않는 것이 바람직하다. 데이터 비트의 모든 요소는 VBI 버퍼에 전송된다. 에러 정정 가능성의 확대로 인하여, 복위상 체크가 소프트웨어에서 시행될 것이다.
도 3은 서비스 선택 블록 디코더를 도시한다. 서비스 선택 블록은 사용되는 스탠다드에 따라 신호(DA_ENABLE, NORM625), 라인 번호(LINE_NO) 및 신호(L16VPS)를 수신한다. 출력 신호에 따라 서비스 선택 블록은 WST, VPS, WSS 및 CC 중 많아야 하나의 신호에 준비 상태를 유지한다.
서비스 선택 블록을 통하여, 마이크로프로세서는 특정한 비디오 라인에 대한 슬라이싱의 유형을 제어할 수 있다. 정상적인 동작 동안에, 마이크로프로세서에서 생성되는 신호(DA_ENABLE, NORM625)는 불변인 채 남아 있다. L16VPS 만이 라인 16 에서의 에러 슬라이싱으로 인하여 변경될 수 있다. 제어 신호(LINE_NO)는 IC 내부의 분리 되는 경우(a separate instance)에 의해 생성된다. VBI 동안에, WST, VPS, WSS 및 CC 중 많아야 하나의 신호가, IC가 처리중인 특정한 라인과 비디오 규정에 따라, 활성적이다.
도 4는 검색 윈도우 발생기를 도시한다. 검색 윈도우 발생기의 입력은 서비스 선택 블록의 출력에 연결된다. 검색 윈도우 발생기는 HSYNC 신호에 의해 트리거되고 실제 선택되는 서비스(WST, VPS, WSS 또는 CC)를 위한 검색 윈도우에 제공한다.
도 5는 발생되는 검색 윈도우의 타이밍을 도시한다. 만약 WST도 VPS 도 아닌, WSS 또는 CC가 선택되는 경우에는, 신호(SW)가 비활성으로 남아있다.
유효 프레이밍 또는 시작 코드는 검색 윈도우의 활성 간격 동안에만 검출될 수 있다. 검색 윈도우의 시작은 내부적으로나 외부적으로 연결되는 슬라이서의 신호 지연에 각각 달려 있다. 그리하여, 신호 소스 선택의 상태로 기인하는 차이가 있게 된다. 검색 윈도우의 길이는 실제 등화 조건으로 인하여 특정한 데이터 시작 시간의 변동과 신호 지연의 변동의 합으로 나타난다. 최적의 검색 윈도우 위치는 하나의 테스팅 문제이고, 모든 서비스의 윈도우 위치(td)와 지속 시간(tsw)은 I2C 버스 레지스터(SWS'xx' 및 SWD'xx')를 통하여 구성 가능한데, 여기서 'xx'는 여러 가지 서비스를 대표한다. 만약 유효 프레이밍이나 시작 코드가 활성 검색 윈도우 동 안 검출된다면, 이 윈도우는 데이터 클록(TTC_NORM)의 다음번 전이를 갖도록 재 설정된다.
도 6은 VBI 버퍼로 가는 출력 신호를 제어하는 출력 제어 블록을 도시한다. 이 블록의 거동은 다음 표 2의 진리표로 명시된다.
입 력 출 력 비 고
SW VSD WST VPS WSS CC TTC_OUT OC
0 0 * 0 1 검색 윈도우 대기
1 0 * 0 1 검색 윈도우 시작
- 0 * 328x 1 데이터 없이 검색 윈도우 종료, VBI 버퍼 라인 재설정
1 1 1 0 0 0 328x 0 WST 데이터 전송
1 1 0 1 0 0 208x 120x 0 1 VPS 데이터 전송
1 1 0 0 1 0 84x 244x 0 1 WSS 데이터 전송
1 1 0 0 0 1 32x 296x 0 1 CC 또는 젬스타 데이터 전송
TTC_OUT(OC의 상태에 따라서 출력되는 신호)열에서의 데이터는 그 신호가 논리적으로 "낮은" 레벨에 머무르고 있거나, 만약 OC(Output Control Block의 출력을 제어하는 기능을 하는 단자)가 활성적인 경우에 TTC_NORM의 똑딱소리(tick)의 특정한 수가 TTC_OUT 으로 통과하게 허용하는 것을 의미한다. 만약 OC가 비활성적이라면, 시스템 클록(18MHz)의 특정한 수가 TTC_OUT 으로 통과되는 것이 허용된다. 각 전송 사이클에서, 완전한 VBI 버퍼 라인은 유효 데이터나 "0"를 각각 전송하기 위하여 (328비트로) 기록된다. 이 전송이 일어나는 동안, 출력 제어가 임의의 입력 신호 변화에 대하여 반응하지 않는다.
정밀한 캡션과 젬스타를 위한 주파수 연관성으로 인하여, 클로즈드 캡션 라인의 각각의 데이터 비트는 VBI 버퍼에서 2 비트의 연속으로 표현된다(예를 들어 "0"은 "00"를 야기한다). 젬스타 라인의 각각의 비트는 하나의 비트로 대표된다. WST 라인에서의 데이터의 양으로 인하여, VBI 버퍼 라인의 길이는 여기에 대하여 증가해서는 안된다. 이러한 "비트의 확장"은 소프트웨어에서 수행되는 에러 체크를 위하여 사용될 수 있다.
도 7은 단지 조합 논리만을 포함하는 해밍(8/4) 디코더 블록을 도시한다.
이 블록의 거동은 다음 진리표 3 및 진리표 4로 명시된다.
중간 신호 방정식
A = b7 Å b5 Å b1 Å b0
B = b7 Å b3 Å b2Å b1
C = b5 Å b4 Å b3 Å b1
D = b7 Å b6 Å b5 Å b4 Å b3 Å b2 Å b1 Å b0
중간 신호 출 력 비 고
A B C D DO3 DO2 DO1 DO0 ACC QUAL 처리 해설
0 0 0 0 b7 b5 b3 !b1 1 0 정정됨 b1 에러
0 0 1 0 !b7 b5 b3 b1 1 0 정정됨 b7 에러
0 1 0 0 b7 !b5 b3 b1 1 0 정정됨 b5 에러
0 1 1 0 b7 b5 b3 b1 1 0 수용됨 b0 에러
1 0 0 0 b7 b5 !b3 b1 1 0 정정됨 b3 에러
1 0 1 0 b7 b5 b3 b1 1 0 수용됨 b2에러
1 1 0 0 b7 b5 b3 b1 1 0 수용됨 b4 에러
1 1 1 0 b7 b5 b3 b1 1 0 수용됨 b6 에러
1 1 1 1 b7 b5 b3 b1 1 1 수용됨 에러 무
기타 경우 1 0 0 거절됨 에러 하나 이상
4개의 데이터 출력 비트 이외에, 해밍(8/4) 디코더 블록은 수용 신호(ACC)와 전송 품질을 위한 지시기인 신호(QUAL)를 제공한다.
VBI 주소 발생기는, 비디오 라인의 슬라이스된 데이터가 어디에 저장되어야 하는지를 결정한다. 6번부터 23번까지 및 318번부터 335번까지의 각 비디오 라인은 VBI 버퍼에서 전용 41 바이트 영역을 구비한다. 더욱이 실제로 수신되는 라인의 상태 -WST 라인을 위한 수신 및 품질의 상태- 는 각각의 VBI 버퍼 라인을 위하여 저장된다. LINE_NO의 입력에 따라, 신호(LINE_SELECT)가 0과 17사이의 값을 취한다. 입력 변화에 대하여 출력의 전이는 비디오 라인의 끝에서 완전히 수행될 수 없는 데이터 처리로 인하여 지연된다. 출력은 실제로 다음 활성화되는 검색 윈도우로 변화된다. 더욱이, 이 발생기는 인터럽트 처리를 수행한다.

Claims (10)

  1. 다중 스탠다드 비디오 데이터를 포착하기 위한 방법에 있어서,
    입력 데이터 스트림(TTD_ACT)은 제 1 메모리(201)에 로딩(load)되고, 여러 가지 서비스를 위해 여러 가지 프레이밍 코드를 포함하는 동일한 데이터 상의 여러 가지 시작 코드(SCVPS1, SCVPS2, SCWSS1, SCWSS2, SCWSS3, SCCC, SCGEM)를 위한 병렬 검색이 실제 비디오 라인의 서비스가 명시되지 않을 때 수행되고, 또한 검색되는 시작 코드는 구성에 의하여 변화 가능한 것을 특징으로 하는 다중 스탠다드(multistandard) 비디오 데이터 포착 방법.
  2. 제 1항에 있어서, 디코더가 인에이블 신호(DA_ENABLE)를 통하여 마이크로프로세서에 의해 인에이블(enable) 되거나 디스에이블(disable) 될 수 있는 것을 특징으로 하는 다중 스탠다드 비디오 데이터 포착 방법.
  3. 제 1항에 있어서, 디코더의 클록 주파수는 여러 가지 상기 시작 코드의 주파수에 적응되는 것을 특징으로 하는 다중 스탠다드 비디오 데이터 포착 방법.
  4. 제 1항에 있어서, 서비스 선택 블록은 주어진 입력 신호의 상기 라인 번호(LINE_NO), 마이크로프로세서에 의해 발생되는 상기 입력 신호의 사용되는 표준(NORM625) 및 상기 입력 신호의 특정 라인에서의 특정 코드(L16VPS 신호에 의해 지시됨)이용 가능성을 기초로 하여 어떤 종류의 프레이밍 코드가 검색되고 있는지를 결정하는 것을 특징으로 하는 다중 스탠다드 비디오 데이터 포착 방법.
  5. 제 1항에 있어서, 수평 동기 신호(HSYNC, Horizontal Synchronous Pulses)로부터 검색 윈도우 발생기에서 발생되는, 서비스의 특정 타이밍 신호(SW)의 활성화(active) 간격 내에서, 상기 적절한 프레이밍 코드를 위하여 3바이트가 스캐닝되는 것을 특징으로 하는 다중 스탠다드 비디오 데이터 포착 방법.
  6. 제 5항에 있어서, 3 바이트는 5MHz 에 기초를 둔 24개의 요소를 포함하는 제 1 와이드 스크린 신호(WSS, Wide Screen Signal)를 포함하는 라인의 상기 프레이밍 코드에 전용되고, 제 2 비디오 프로그래밍 시스템 (VPS, Video Programming System) 신호를 포함하는 라인의 경우에는 2바이트만이 5MHz 에 기초를 둔 상기 두 바이트(VPSSC1, VPSSC2)로 구성되는 상기 시작 코드에 비교되고, 제 3 신호{CC(Closed Caption), GEM(Gemstar)}를 포함하는 라인의 경우에는 1바이트만이 1007kHz 에 기초를 둔 두 개의 시작 코드(SCCC, SCGEM)에 동시에 비교되고, 제 4 신호(WST, World System Teletext)를 포함하는 라인의 경우에는 다시 하나의 바이트만이 6.9375MHz 에 기초를 둔 상기 프레이밍 코드에 비교되어야만 하고, 또한 상기 시작 코드가 상기 활성화된 검색 윈도우(SW) 동안에 검출되는 때, 상기 활성화된 신호(VSD)는 출력 제어 블록에 의해 운영되는 버퍼(VBI, Vertical Blanking Interval)에 데이터 전송을 시작하는 것을 특징으로 하는 다중 스탠다드 비디오 데이터 포착 방법.
  7. 제 6항에 있어서, 상기 활성화된 신호(VSD) 이외에 상기 제 2 비디오 프로그래밍 시스템(VPS) 신호를 포함하는 라인의 경우에는, 다른 신호(VPSD)가 어떤 라인에 있는 상기 데이터의 수신을 지시해 주기 위하여 마이크로프로세서 레지스터에 출력(export)되는 것을 특징으로 하는 다중 스탠다드 비디오 데이터 포착 방법.
  8. 제 6항에 있어서, 상기 제 4 신호(WST)를 포함하는 라인의 경우에는, 상기 제 4 신호(WST)의 상기 프레이밍 코드에 이어지는 상기 두 바이트가 상기 검색 동안에 디코딩되고, 그 결과는 제 2 메모리(202)에 병렬로 로딩되고 또한 상기 제 4 신호(WST)의 상기 프레밍 코드가 검출되는 때에, 상기 데이터는 상기 메모리(202)를 통하여 상기 버퍼(VBI)로 전송되는 것을 특징으로 하는 다중 스탠다드 비디오 데이터 포착 방법.
  9. 다중 스탠다드 비디오 데이터를 포착하는 장치에 있어서,
    시작 코드(206, 207, 208)를 제공하는 수단과,
    입력 데이터 스트림을 저장하는 수단(201)과,
    상기 시작 코드와 상기 입력 데이터 스트림을 비교하는 수단을 포함하는 다중 스탠다드 비디오 데이터 포착 장치.
  10. 제 9항에 있어서, 상기 입력 데이터 스트림을 디코딩하는 수단(203, 204)과 저장하는 추가수단(202)을 포함하는 다중 스탠다드 비디오 데이터 포착 장치.
KR1019990019394A 1998-06-26 1999-05-28 다중 스탠다드 비디오 데이터 포착을 위한 방법 및 장치 KR100649144B1 (ko)

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