KR100642191B1 - Hetero-junction field effect transistor and process of production of same - Google Patents

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Abstract

단일 포지티브 전력 공급원으로 동작할 수 있고, 효율을 증가시킬 수 있고, 게이트 접촉 저항을 줄여서 고주파 특성이 향상되는 반도체 장치와 그 제조 방법에 있어서, 캐리어가 주행하기 위해 기판상에 형성된 캐리어 주행 층과, 캐리어 주행 층상에 형성되며, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캐리어 공급층과, 캐리어 공급층상에 형성되며, 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과, 서로 소정의 간격을 두고 배리어층상에 형성되는 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 떨어져서, 소스 전극과 드레인 전극 사이의 배리어층상에 형성되는 게이트 전극과, 적어도 게이트 전극 아래의 상기 배리어층내에 형성되며, 제1 도전형과 도전형이 반대인 제2 도전형의 불순물을 함유하는 제1 저 저항성 영역을 포함하는 반도체 장치와 그 제조 방법. A semiconductor device and method of manufacturing the same, which can operate as a single positive power supply, increase efficiency, and reduce high frequency characteristics by reducing gate contact resistance, comprising: a carrier traveling layer formed on a substrate for the carrier to travel; A carrier supply layer formed on the carrier running layer and having a larger bandgap than the carrier running layer, and containing a first conductivity type impurity, and a barrier layer formed on the carrier supply layer and having a smaller bandgap than the carrier supply layer. A source electrode and a drain electrode formed on the barrier layer at predetermined intervals from each other, a gate electrode formed on the barrier layer between the source electrode and the drain electrode apart from the source electrode and the drain electrode, and at least under the gate electrode; It is formed in the barrier layer and contains impurities of the second conductivity type opposite to the first conductivity type. 1, the semiconductor device including the low-resistance region and its manufacturing method.

게이트 접촉, 옴접촉, 밴드갭, 캐리어 주행 층, 캐리어 공급층, 배리어층, 저 저항성 영역, 고 저항성 층 Gate contact, ohmic contact, bandgap, carrier traveling layer, carrier supply layer, barrier layer, low resistive region, high resistive layer

Description

헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법{HETERO-JUNCTION FIELD EFFECT TRANSISTOR AND PROCESS OF PRODUCTION OF SAME}Heterojunction field effect transistor and its manufacturing method {HETERO-JUNCTION FIELD EFFECT TRANSISTOR AND PROCESS OF PRODUCTION OF SAME}

도 1은 본 발명의 실시예에 따른 헤테로 접합 전계 효과 트랜지스터(HFET)의 단면도.1 is a cross-sectional view of a heterojunction field effect transistor (HFET) in accordance with an embodiment of the present invention.

도 2a ~ 도 2c는 본 발명의 반도체 장치의 제조 방법 단계의 단면도.2A-2C are cross-sectional views of steps in a method of manufacturing a semiconductor device of the present invention.

도 3은 종래의 HFET의 단면도.3 is a cross-sectional view of a conventional HFET.

도 4는 종래의 다른 HFET의 단면도.4 is a cross-sectional view of another conventional HFET.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 기판1: substrate

2 : 버퍼층2: buffer layer

3 : 제1 배리어층3: first barrier layer

3a : 캐리어 공급 영역3a: carrier supply area

3b : 고 저항성 층3b: high resistive layer

4 : 채널층4: channel layer

5 : 제2 배리어층5: second barrier layer

6 : 제3 배리어층6: third barrier layer

7 : 캡층 7: cap layer                 

8 : 절연층8: insulation layer

9 : 소스 전극9: source electrode

10 : 드레인 전극10: drain electrode

11 : 게이트 전극11: gate electrode

12 : 저 저항성 영역12: low resistance region

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 마이크로파 통신 장치에 적용할 수 있는 헤테로-접합 FET(Hetero-junction Field Effect Transistor; HFET) 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a hetero-junction field effect transistor (HFET) and a method for manufacturing the same, which can be applied to a microwave communication device.

최근 몇 년 사이에, 셀룰러폰 및 다른 이동 통신 시스템에 있어서, 단말기의 소형화 및 전력 소모의 감소가 강하게 추구되어져왔다. 그래서, 단말기에 사용되는 트랜지스터 및 기타 장치들이 소형화되고, 전력 소모가 감소되어져왔다. 예를 들어, 디지털 셀룰러폰-요즘 상기 디지털 셀룰러폰은 이동 통신에서 주류가 되고 있음-에 사용되는 전력 증폭기용의 IC들은 단일 포지티브 전력 공급원으로 동작하고, 저 전압으로 구동되며, 고 효율로 동작하도록 요구되어지고 있다.In recent years, in cellular phones and other mobile communication systems, miniaturization of terminals and reduction of power consumption have been strongly pursued. Thus, transistors and other devices used in terminals have been miniaturized and power consumption has been reduced. For example, ICs for power amplifiers used in digital cellular phones, which are becoming mainstream in mobile communications these days, operate with a single positive power source, are driven at low voltage, and operate with high efficiency. Is required.

전력 증폭기에 사용되는 장치들 중의 하나가 HFET이다. 현재 대량 생산되는 HFET는 전자를 캐리어로서 사용하므로, 종종 "고전자 이동도 트랜지스터(High Electron Mobility Transistors)"(HEMTs)로도 불린다. HEMT에 있어서, 전자가 주 행하는 층(채널층)과 전자를 공급하는 층(도핑층) 사이에 형성된 헤테로-접합을 전류 조정(modulation)을 위해 사용한다.One of the devices used in the power amplifier is the HFET. HFETs that are currently mass-produced use electrons as carriers and are therefore often referred to as "High Electron Mobility Transistors" (HEMTs). In HEMT, a hetero-junction formed between a layer in which electrons run (channel layer) and a layer in which electrons are supplied (dope layer) is used for current modulation.

HFET는 채널 구조에서 종래의 접합형(junction) FET나 쇼트키 접합형(Schottky junction) FET(MESFETs; 금속 반도체 FETs)와 다르다. HFET에서, 게이트 전극에 포지티브 전압을 인가함으로써, 채널층에 캐리어가 저장된다. 그래서, HFET는 JFET, MESFET, 및 다른 장치들과 비교해볼 때, 게이트 전압 Vg에 대한 게이트-소스 캐패시턴스 Cgs와 상호 컨덕턴스 Gm의 선형성이 우수하다는 특징이 있다. HFET의 이러한 특성은 전력 증폭기의 효율을 향상시키데 유리하다.HFETs differ from conventional junction FETs or Schottky junction FETs (MESFETs) in channel structures. In an HFET, carriers are stored in the channel layer by applying a positive voltage to the gate electrode. Thus, HFETs are characterized by excellent linearity of gate-source capacitance C gs and mutual conductance G m with respect to gate voltage V g compared to JFETs, MESFETs, and other devices. This characteristic of the HFET is advantageous for improving the efficiency of the power amplifier.

도 3은 HFET 구조의 일례에 대한 단면도이다. 도 3에 나타난 HFET에 있어서, 제1 배리어층(barrier layer)(33), 채널층(34), 및 제2 배리어층(35)이 반-절연성 GaAs 단결정으로 구성된 버퍼층(32)을 개재시켜, 반-절연성 GaAs 기판(31)상에 순서대로 적층되어있다.3 is a cross-sectional view of an example of an HFET structure. In the HFET shown in FIG. 3, the first barrier layer 33, the channel layer 34, and the second barrier layer 35 are interposed through a buffer layer 32 composed of semi-insulating GaAs single crystal, Stacked on the semi-insulating GaAs substrate 31 in order.

제1 배리어층(33)은 예를 들어 AlGaAs나 다른 Ⅲ-Ⅴ족 화합물 반도체로 만들어지며, n-형 불순물을 포함하는 캐리어 공급 영역(33a)-고 저항성층(33b 및 33b') 사이에 위치함-으로서 구성된다. 채널층(34)의 물질로서는, 제1 배리어층(33) 및 제2 배리어층(35)보다 더 작은 밴드갭을 갖는 InGaAs와 같은 반도체가 사용된다. 제2 배리어층(35)은 예를 들어 AlGaAs나 또는 다른 화합물 반도체로 만들어지며, n-형 불순물을 포함하는 캐리어 공급 영역(35a)-고 저항성층(35b 및 35b') 사이에 위치함-으로서 구성된다.The first barrier layer 33 is made of AlGaAs or other III-V compound semiconductor, for example, and is located between the carrier supply region 33a-high resistive layers 33b and 33b 'containing n-type impurities. It is configured as. As the material of the channel layer 34, a semiconductor such as InGaAs having a smaller bandgap than the first barrier layer 33 and the second barrier layer 35 is used. The second barrier layer 35 is made of AlGaAs or other compound semiconductor, for example, and is located between the carrier supply region 35a containing the n-type impurities, between the high resistive layers 35b and 35b '. It is composed.

제2 배리어층(35)상에 캡층(cap layer)(36)이 형성되며, 캡층(36)은 예를 들어 실리콘 질화막으로 구성된 절연층(37)으로 도포되었다. 소스 전극(38) 및 드레인 전극(39)이 절연층(37)에 형성된 컨택트 홀(contact hole)에 형성된다. 또한, 게이트 전극(40)이 제2 배리어층(35)상에 형성된다. 게이트 전극(40)에 전압을 인가하면, 소스 전극(38)과 드레인 전극(39) 사이의 전류가 조정된다.A cap layer 36 is formed on the second barrier layer 35, and the cap layer 36 is coated with an insulating layer 37 made of, for example, a silicon nitride film. The source electrode 38 and the drain electrode 39 are formed in a contact hole formed in the insulating layer 37. In addition, a gate electrode 40 is formed on the second barrier layer 35. When a voltage is applied to the gate electrode 40, the current between the source electrode 38 and the drain electrode 39 is adjusted.

일반적으로 HFET에서는, 도 3에 나타난 바와 같이, 제2 배리어층(35)의 두께가 게이트 전극(40) 근처에서 더 얇아지게 만들어지는 오목 구조를 자주 사용한다. 오목 구조를 사용하면, 게이트 전극(40) 아래의 채널층(34)에서의 캐리어가 공핍하기가 더 쉬워진다.In general, in the HFET, as shown in FIG. 3, a concave structure is often used in which the thickness of the second barrier layer 35 is made thinner near the gate electrode 40. Using the concave structure makes it easier for the carriers in the channel layer 34 under the gate electrode 40 to deplete.

게다가, 도 4에 나타난 구조의 HFET 또한 최근들어 제안되어져왔다. 도 4에 나타난 HFET에서, 게이트 전극(40) 아래에는 도 3에 나타난 바와 같은 오목부는 없지만, p-형 불순물을 포함하는 p-형의 저 저항성 영역(41)이 형성된다. p-형의 저 저항성 영역(41)은 게이트 전극(40)과 접촉하며, 제2 배리어층(35)에 매립되어 형성된다. 나머지 부분은 도 3에 나타난 HFET의 구조와 동일하다.In addition, an HFET of the structure shown in FIG. 4 has also been recently proposed. In the HFET shown in FIG. 4, under the gate electrode 40, there is no recess as shown in FIG. 3, but a p-type low resistance region 41 including p-type impurities is formed. The p-type low resistance region 41 is in contact with the gate electrode 40 and is buried in the second barrier layer 35. The remaining part is the same as the structure of the HFET shown in FIG.

p-형 불순물 예를 들어, Zn을 제2 배리어층(35)의 일부분, 상술하자면, 고 저항성층(35b')에 고 농도(예를 들어 1 ×1019 atoms/cm3)로 확산(diffuse)시킴으로써 p-형의 저 저항성 영역(41)이 형성된다.P-type impurities, for example, diffuse Zn into a portion of the second barrier layer 35, to be described above, at a high concentration (for example 1 × 10 19 atoms / cm 3 ) in the high resistive layer 35b '. P-type low resistance region 41 is formed.

도 4에 나타난 구조의 경우에 있어서, 게이트 전극(40) 아래에 pn 접합이 형성된다. 그래서, 도 3에 나타난 바와 같은 쇼트키 접촉(Schottky contact)이 게이 트 전극 부분에 형성되는 경우에 비해, 내부(built-in) 전압을 더 크게 만들어서, 게이트 전극에 더 높은 포지티브 전압을 인가하는 것이 가능해진다. 이러한 이유로, 단일 포지티브 전력 공급원으로 동작할 수 있어서, 네거티브(negative) 전력 공급 회로가 불필요해진다. 또한, 도 4에 나타난 구조의 경우에서는, HFET의 특성인 게이트 전압 Vg에 대한 상호 컨덕턴스 Gm과 게이트-소스 캐패시턴스 Cgs의 양호한 선형성이 유지된다.In the case of the structure shown in FIG. 4, a pn junction is formed under the gate electrode 40. Thus, compared to the case where a Schottky contact as shown in FIG. 3 is formed in the gate electrode portion, making the built-in voltage larger, and applying a higher positive voltage to the gate electrode It becomes possible. For this reason, it can operate with a single positive power supply, which eliminates the need for a negative power supply circuit. In addition, in the case of the structure shown in Fig. 4, good linearity of the mutual conductance G m and the gate-source capacitance C gs with respect to the gate voltage V g , which is the characteristic of the HFET, is maintained.

본 발명에 의해 해결될 문제를 요약해보면, 도 3에 나타난 종래의 HFET의 경우에서는, 게이트 전극(40) 아래의 제2 배리어층(35)이 에칭되고, 에칭에 의해 형성된 오목부의 깊이에 의해 트랜지스터의 임계 전압이 조정된다. 그러나, 일반적으로 오목부를 형성하기 위해 에칭할 때, 그 에칭양을 정확히 제어하는 것이 어려우며, 에칭양은 쉽사리 불균일해진다. 그 결과로서, 임계 전압도 쉽사리 불균일해진다. Summarizing the problem to be solved by the present invention, in the case of the conventional HFET shown in Fig. 3, the second barrier layer 35 under the gate electrode 40 is etched, and the transistor is formed by the depth of the recess formed by the etching. The threshold voltage of is adjusted. However, in general, when etching to form a recess, it is difficult to precisely control the etching amount, and the etching amount easily becomes nonuniform. As a result, the threshold voltage also easily becomes nonuniform.

또한, 도 4에 나타난 종래의 HFET에서는, 게이트 전극은 제2 배리어층(35)에 매립되어서 형성된 p-형의 저 저항성 영역(41)과 연결된다. 일반적으로, 게이트 전극용의 물질로서는, 접합 계면부터 순서대로 적층된 Ti/Pt/Au로 구성된 다층 구조 금속이 종종 사용된다. 게이트 전극과 결합된 화합물 반도체가 예를 들어 p-형 GaAs이면, 비교적 우수한 옴접촉(ohmic contact)을 얻을 수 있다.In addition, in the conventional HFET shown in FIG. 4, the gate electrode is connected to the p-type low resistive region 41 formed by being embedded in the second barrier layer 35. Generally, as a material for a gate electrode, the multilayer structure metal which consists of Ti / Pt / Au laminated | stacked in order from the junction interface is often used. If the compound semiconductor combined with the gate electrode is, for example, p-type GaAs, relatively good ohmic contact can be obtained.

그러나, 일반적으로 GaAs보다 더 큰 밴드갭을 갖는 예를 들어 AlGaAs 및 다른 반도체의 경우에서는, 고농도의 p-형 불순물을 함유하는 것이 어려워서, 상기 일반 게이트 전극 물질과의 양호한 옴접촉을 얻기가 어려워진다. 그 결과로서, 게이트 전극과 게이트 전극 아래의 반도체 사이의 접촉 저항이 증가하여서, 고주파 특성이 감쇠하게 된다. In general, however, in the case of AlGaAs and other semiconductors having a larger bandgap than GaAs, it is difficult to contain high concentrations of p-type impurities, making it difficult to obtain good ohmic contact with the general gate electrode material. . As a result, the contact resistance between the gate electrode and the semiconductor under the gate electrode increases, resulting in attenuation of high frequency characteristics.

본 발명의 목적은 단일 포지티브 전력 공급원으로 동작할 수 있고, 효율을 향상시켜서 전력 소모를 줄일 수 있고, 게이트 접촉 저항을 줄여서 고주파 특성을 향상시키는 반도체 장치 및 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can operate with a single positive power supply, improve efficiency, reduce power consumption, and improve high frequency characteristics by reducing gate contact resistance.

본 발명의 제1 양상에 따르면, 캐리어를 주행시키기 위해 기판상에 형성된 캐리어 주행 층과, 캐리어 주행 층상에 형성되며 캐리어 주행 층보다 큰 밴드갭을 가지며 제1 도전형 불순물을 함유하는 캐리어 공급층과, 캐리어 공급층상에 형성되며 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과, 서로 소정의 거리를 두고 배리어층상에 형성된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 떨어져서 소스 전극과 드레인 전극 사이의 배리어층상에 형성된 게이트 전극과, 적어도 게이트 전극 아래의 배리어층내에 형성되며 제1 도전형과 도전형이 반대인 제2 도전형 불순물을 함유하는 제1 저 저항성 영역을 포함하는 반도체 장치가 제공된다.According to a first aspect of the present invention, there is provided a carrier traveling layer formed on a substrate to travel a carrier, a carrier supply layer formed on the carrier running layer and having a larger bandgap than the carrier running layer and containing a first conductivity type impurity; A barrier layer formed on the carrier supply layer and having a smaller bandgap than the carrier supply layer, the source electrode and the drain electrode formed on the barrier layer at a predetermined distance from each other, and the source electrode and the drain electrode apart from the source electrode and the drain electrode. There is provided a semiconductor device comprising a gate electrode formed on a barrier layer between and a first low resistance region formed in at least a barrier layer below the gate electrode and containing a second conductivity type impurity opposite to the first conductivity type and the conductivity type. do.

바람직하게는, 캐리어 주행 층을 포함하는 반도체보다 더 큰 밴드갭을 가지며, 도핑되지 않은 반도체로 구성된 제1 고 저항성층이 캐리어 공급층과 배리어층 사이에 형성된다.Preferably, a first high resistive layer, consisting of an undoped semiconductor, having a larger bandgap than a semiconductor comprising a carrier running layer, is formed between the carrier supply layer and the barrier layer.

더 바람직하게는, 본 발명의 반도체 장치는 제1 저 저항성 영역 아래의 제1 고 저항성 층내에 형성되며, 제2 도전형 불순물을 함유하고, 제1 저 저항성 영역보다 더 큰 저항성을 갖는 제2 저 저항성 층을 더 포함한다.More preferably, the semiconductor device of the present invention is formed in a first high resistive layer below the first low resistive region, contains a second conductivity type impurity, and has a second low resistivity greater than the first low resistive region. It further includes a resistive layer.

바람직하게는, 캐리어 주행 층을 포함하는 반도체보다 더 큰 밴드갭을 가지며, 도핑되지 않은 반도체로 구성된 제2 고 저항성층이 캐리어 주행 층과 캐리어 공급층 사이에 형성된다.Preferably, a second high resistive layer is formed between the carrier running layer and the carrier supply layer, having a larger bandgap than the semiconductor comprising the carrier running layer, and consisting of an undoped semiconductor.

바람직하게는, 도핑되지 않은 반도체로 구성된 버퍼층이 기판과 캐리어 주행 층 사이에 형성된다.Preferably, a buffer layer consisting of an undoped semiconductor is formed between the substrate and the carrier run layer.

바람직하게는, 캐리어 공급층을 포함하는 반도체보다 더 작은 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캡층이 소스 전극과 배리어층 사이와, 드레인 전극과 배리어층 사이에 형성된다.Preferably, a cap layer having a smaller bandgap than a semiconductor including a carrier supply layer and containing a first conductivity type impurity is formed between the source electrode and the barrier layer and between the drain electrode and the barrier layer.

본 발명의 제2 양상에 따르면, 기판상에 형성되며 제1 도전형 불순물을 함유하는 제1 캐리어 공급층과, 제1 캐리어 공급층상에 형성되며 제1 캐리어 공급층보다 더 작은 밴드갭을 가지며 불순물을 함유하지 않는 캐리어 주행 층과, 캐리어 주행 층상에 형성되며 캐리어 주행 층보다 더 큰 밴드갭을 가지며 제1 도전형 불순물을 함유하는 제2 캐리어 공급층과, 제2 캐리어 공급층상에 형성되며 제2 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과, 서로 소정의 간격을 두고 배리어층상에 형성되는 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 떨어져서 소스 전극과 드레인 전극 사이의 배리어층상에 형성되는 게이트 전극과, 적어도 게이트 전극 아래의 배리어층내에 형성되며 제1 도전형과 도전형이 반대인 제2 도전형 불순물을 함유하는 제1 저 저항성 영역을 포함하는 반도체 장치가 제공된다. According to a second aspect of the present invention, there is provided a first carrier supply layer formed on a substrate and containing a first conductivity type impurity, and an impurity formed on the first carrier supply layer and having a smaller bandgap than the first carrier supply layer. A carrier traveling layer that does not contain a second carrier layer, a second carrier supply layer formed on the carrier traveling layer and having a larger bandgap than the carrier running layer and containing a first conductivity type impurity, and a second carrier supply layer formed on the second carrier supply layer. A barrier layer having a smaller bandgap than the carrier supply layer, a source electrode and a drain electrode formed on the barrier layer at predetermined intervals from each other, and a barrier layer between the source electrode and the drain electrode apart from the source electrode and the drain electrode. And a second conductive type impurity formed in at least a barrier layer under the gate electrode and opposite to the first conductive type. The semiconductor device is provided comprising a first low resistance region.                         

바람직하게는, 캐리어 주행 층을 포함하는 반도체보다 더 큰 밴드갭을 가지며 불순물을 함유하지 않는 제1 고 저항성층이 제2 캐리어 공급층과 배리어층 사이에 형성된다.Preferably, a first high resistive layer is formed between the second carrier supply layer and the barrier layer, which has a larger bandgap and contains no impurities than the semiconductor comprising the carrier running layer.

더 바람직하게는, 본 발명의 반도체 장치는 제1 저 저항성 영역 아래의 제1 고 저항성층내에 형성되며, 제2 도전형 불순물을 함유하며, 제1 저 저항성 영역보다 더 큰 저항성을 갖는 제2 저 저항성 층을 더 포함한다.More preferably, the semiconductor device of the present invention is formed in a first high resistive layer below the first low resistive region, contains a second conductivity type impurity, and has a second low resistivity greater than the first low resistive region. It further includes a resistive layer.

바람직하게는, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제2 고 저항성 층이 제1 캐리어 공급층과 캐리어 주행 층 사이에 형성된다.Preferably, a second high resistance layer having a larger bandgap than the carrier running layer and containing no impurities is formed between the first carrier supply layer and the carrier running layer.

바람직하게는, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제3 고 저항성 층이 캐리어 주행 층과 제2 캐리어 공급층 사이에 형성된다.Preferably, a third high resistance layer having a larger bandgap than the carrier running layer and containing no impurities is formed between the carrier running layer and the second carrier supply layer.

바람직하게는, 불순물을 함유하지 않는 버퍼층이 기판과 제1 캐리어 공급층 사이에 형성된다.Preferably, a buffer layer containing no impurities is formed between the substrate and the first carrier supply layer.

더 바람직하게는, 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제4의 고 저항성 층이 버퍼층과 제1 캐리어 공급층 사이에 형성된다.More preferably, a fourth high resistive layer having a larger bandgap than the carrier running layer and containing no impurities is formed between the buffer layer and the first carrier supply layer.

바람직하게는, 캐리어는 전자이다. 또한, 바람직하게는 기판은 GaAs 기판이다.Preferably, the carrier is an electron. Also preferably, the substrate is a GaAs substrate.

더 바람직하게는, 제1 캐리어 공급층, 캐리어 주행 층, 제2 캐리어 공급층, 및 배리어층이 Ⅲ-Ⅴ족 화합물 반도체로 구성된다. More preferably, the first carrier supply layer, the carrier travel layer, the second carrier supply layer, and the barrier layer are composed of a III-V compound semiconductor.                         

바람직하게는, 캐리어 주행 층과 캐리어 공급층 사이의 격자 상수(lattice constant) 차이가 캐리어 공급층과 배리어층 사이의 격자 상수 차이보다 더 크다.Preferably, the lattice constant difference between the carrier running layer and the carrier supply layer is greater than the lattice constant difference between the carrier supply layer and the barrier layer.

바람직하게는, 제2 캐리어 공급층을 포함하는 반도체보다 더 작은 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캡층이 소스 전극과 배리어층 사이와, 드레인 전극과 배리어층 사이에 형성된다.Preferably, a cap layer having a smaller bandgap than a semiconductor including the second carrier supply layer and containing a first conductivity type impurity is formed between the source electrode and the barrier layer and between the drain electrode and the barrier layer.

바람직하게는, 캐리어 주행 층과 캐리어 공급층 사이의 격자 상수 차이가 캐리어 공급층과 배리어층 사이의 격자 상수 차이보다 더 크다.Preferably, the lattice constant difference between the carrier running layer and the carrier supply layer is greater than the lattice constant difference between the carrier supply layer and the barrier layer.

본 발명의 상기 반도체 장치에 따르면, 저 저항성 영역이 게이트 전극 아래에 형성되었기 때문에, 금속이 배리어층과 직접 결합된 쇼트키 배리어를 사용하는 경우에 비해 내부 전압이 더 커지게 되어서, 게이트 전극에 더 높은 포지티브 전합을 인가하는 것이 가능해진다.According to the semiconductor device of the present invention, since the low resistive region is formed under the gate electrode, the internal voltage becomes larger than that in the case of using a Schottky barrier in which the metal is directly bonded to the barrier layer, thereby further increasing the gate electrode. It is possible to apply a high positive sum.

그래서, 단일 포지티브 전력 공급원으로 동작시키는 것이 가능하여서, 네거티브 전력 회로가 불필요해진다. 이러한 이유로, 반도체 장치의 효율은 높이고, 반도체 장치의 전력 소모는 더 줄이는 것이 가능해진다. 또한, 네거티브 전력 회로를 생략하여서 칩의 장착 영역을 줄임으로써, 반도체 장치를 소형화하는 것이 가능해진다.Thus, it is possible to operate with a single positive power supply, which eliminates the need for a negative power circuit. For this reason, it is possible to increase the efficiency of the semiconductor device and further reduce the power consumption of the semiconductor device. In addition, the semiconductor device can be miniaturized by omitting the negative power circuit and reducing the chip mounting area.

본 발명의 반도체 장치에 따르면, 바람직하게는 저항성이 다른 2개의 저 저항성 영역이 게이트 전극 아래에 형성된다. 상층의 저 저항성 영역의 물질로서는, 상층에서의 저 저항성 영역의 저항을 줄이기 위해, 게이트 전극으로 구성되는 금속 물질과의 옴접촉을 쉽게 형성하는 반도체 물질이 선택된다. 이러한 이유로, 게이 트 접촉 저항을 줄여서, 반도체 장치의 고주파 특성을 향상시키는 것이 가능해진다.According to the semiconductor device of the present invention, two low resistivity regions, which are preferably resistive, are formed under the gate electrode. As the material of the low resistive region of the upper layer, a semiconductor material which easily forms an ohmic contact with the metal material composed of the gate electrode is selected to reduce the resistance of the low resistive region of the upper layer. For this reason, it is possible to improve the high frequency characteristics of the semiconductor device by reducing the gate contact resistance.

본 발명의 반도체 장치에 따르면, 바람직하게는 채널층을 포함하는 반도체보다 더 큰 밴드갭을 갖는 고 저항성 층이 채널층과 게이트 전극 사이에 형성된다. 이러한 이유로, 게이트 전압 Vg에 대한 상호 컨덕턴스 Gm과 게이트-소스 캐패시턴스 Cgs의 선형성이 향상될 수 있어서, 전력 공급(powering) 효율이 증가된다. 또한, 채널층에서의 와류(parasite) 저항 성분은 게이트 전극에 포지티브 전압이 가해질 때 감소될 수 있기 때문에, 채널층에서의 on-저항 Ron이 감소될 수 있어서, 고 효율의 전력을 얻을 수 있다.According to the semiconductor device of the present invention, a highly resistive layer, preferably having a larger bandgap than the semiconductor including the channel layer, is formed between the channel layer and the gate electrode. For this reason, the linearity of the cross-conductance G m and the gate-source capacitance C gs with respect to the gate voltage V g can be improved, thereby increasing the powering efficiency. In addition, since the parasite resistance component in the channel layer can be reduced when a positive voltage is applied to the gate electrode, the on-resistance R on in the channel layer can be reduced, so that high efficiency power can be obtained. .

본 발명의 제3 양상에 따라서, 기판상에 캐리어가 주행하기 위해 캐리어 주행 층을 형성하는 단계와, 캐리어 주행 층상에 캐리어 주행 층보다 더 큰 밴드갭을 가지며 제1 도전형 불순물을 갖는 캐리어 공급층을 형성하는 단계와, 캐리어 공급층상에 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층을 형성하는 단계와, 배리어층의 부분에 제1 도전형과 도전형이 반대인 제2 도전형 불순물을 주입하여 제1 저 저항성 영역을 형성하는 단계와, 배리어층상에 소스 전극과 드레인 전극을 제1 저 저항성 영역과 대향하도록(face) 형성하는 단계와, 소스 전극과 드레인 전극과 떨어져서 제1 저 저항성 영역상에 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.According to a third aspect of the invention, there is provided a method for forming a carrier running layer for a carrier to travel on a substrate, the carrier supply layer having a larger bandgap than the carrier running layer and having a first conductivity type impurity on the carrier running layer. Forming a barrier layer, and forming a barrier layer having a smaller bandgap on the carrier supply layer than the carrier supply layer, and implanting a second conductivity type impurity having a conductivity type opposite to that of the first conductivity type in a portion of the barrier layer. Forming a first low resistance region, forming a source electrode and a drain electrode on the barrier layer so as to face the first low resistance region, and separating the source electrode and the drain electrode on the first low resistance region. There is provided a method of manufacturing a semiconductor device, the method comprising forming a gate electrode on the substrate.

본 발명의 반도체 장치의 상기 제조 방법에 따르면, 에피택셜 층을 형성한 후에 제2 도전형 불순물의 확산에 의해 저 저항성 영역이 형성되고, 그 후 저 저항성 영역과의 옴접촉을 형성하는 게이트 전극이 형성된다. 바람직하게는, 채널층상에 제1 고 저항성층을 형성하고, 그 위에 배리어층을 적층시킨 후 제2 도전형 불순물을 확산시킴으로써, 제1 고 저항성층과 배리어층내에 동일 제조 단계로 각각 저 저항성 영역을 형성하는 것이 가능하다. 그래서, 간략한 방법에 의해 게이트 접촉시 양호한 옴접촉을 갖는 반도체 장치를 형성하는 것이 가능하다. According to the above-mentioned manufacturing method of the semiconductor device of the present invention, after forming the epitaxial layer, a low resistive region is formed by diffusion of the second conductivity type impurity, and then a gate electrode forming ohmic contact with the low resistive region is formed. Is formed. Preferably, by forming a first high resistive layer on the channel layer, stacking a barrier layer thereon, and then diffusing a second conductivity type impurity, the low resistive region in the same manufacturing step in the first high resistive layer and the barrier layer, respectively. It is possible to form Thus, it is possible to form a semiconductor device having a good ohmic contact during gate contact by a simple method.

본 발명의 상기 및 기타 목적 및 특징은 첨부하는 도면을 참조하여, 주어진 바람직한 실시예의 다음 설명으로부터 보다 더 명백해질 것이다.The above and other objects and features of the present invention will become more apparent from the following description of the preferred embodiments given, with reference to the accompanying drawings.

본 발명의 반도체 장치 및 그 제조 방법의 바람직한 실시예는 도면을 참조하여 다음에 설명될 것이다.Preferred embodiments of the semiconductor device and its manufacturing method of the present invention will be described next with reference to the drawings.

도 1은 본 발명의 실시예에서의 반도체 장치의 단면도이다. 도 1의 반도체 장치는 예를 들면, GaAs로 만들어진 기판(1)과, 이 기판상에 불순물을 함유하지 않는(도핑하지 않음) GaAs로 구성된 버퍼층(2)을 개재시켜, 제1 배리어층(3), 채널층(4), 제2 배리어층(5), 및 제3 배리어층(6)이 연속으로 적층되어 구성된다. 소스 전극(9) 및 드레인 전극(10)이 제3 배리어층(6)상에 두 개의 캡층(7)을 사이에 두고 형성된다.1 is a cross-sectional view of a semiconductor device in an embodiment of the present invention. The semiconductor device of FIG. 1 includes, for example, a first barrier layer 3 interposed between a substrate 1 made of GaAs and a buffer layer 2 made of GaAs containing no impurities (not dope) on the substrate. ), The channel layer 4, the second barrier layer 5, and the third barrier layer 6 are stacked in succession. The source electrode 9 and the drain electrode 10 are formed on the third barrier layer 6 with two cap layers 7 therebetween.

게이트 전극(11)이 소스 전극(9)과 드레인 전극(10) 사이에 형성되고, 제1 p-형의 저 저항성 영역(12)이 게이트 전극(11) 아래의 제2 배리어층(5)내에 형성된다. 또한, 제1 p-형의 저 저항성 영역(12)보다 고 농도로 불순물을 함유하여서, 저항성이 감소된 제2 p-형의 저 저항성 영역(13)이 게이트 전극(11) 아래의 제3 배리어층(6)내에 형성된다.A gate electrode 11 is formed between the source electrode 9 and the drain electrode 10, and a first p-type low resistive region 12 is formed in the second barrier layer 5 under the gate electrode 11. Is formed. In addition, the second p-type low-resistance region 13, which contains impurities at a higher concentration than the first p-type low-resistance region 12, has reduced resistance, so that the third barrier under the gate electrode 11 is reduced. It is formed in layer 6.

상기 반도체 장치에 있어서, 채널층(4)은 소스 전극(9)과 드레인 전극(10) 사이의 전류 경로를 형성한다.In the semiconductor device, the channel layer 4 forms a current path between the source electrode 9 and the drain electrode 10.

다음으로, 본 실시예에서의 반도체 장치의 각 층에 대한 자세한 설명이 주어질 것이다.Next, detailed description will be given to each layer of the semiconductor device in this embodiment.

GaAs 기판(1)은 거의 불순물을 함유하지 않으며, 대략 106 ~ 108 Ω.㎝ 의 저항성을 갖는 반-절연성 GaAs 단결정으로 구성된다. GaAs 기판(1)은 적어도 GaAs의 융점 이상에서 성장되며(grown), 포인트 결함(point defect)과 전위(dislocation)와 같은 격자 결함을 상대적으로 많이 함유하는 벌크(bulk) 결정이다. 그래서, 에피택셜층(epitaxial layer)이 기판(1)상에서 직접 성장되면, 초기에 성장된 기판 가까이의 에피택셜층은 항상 좋은 품질의 결정이 될 수 없게 된다.The GaAs substrate 1 contains almost no impurities and is composed of a semi-insulating GaAs single crystal having a resistance of approximately 10 6 to 10 8 Pa.cm. The GaAs substrate 1 is a bulk crystal that grows at least above the melting point of GaAs and contains relatively large lattice defects such as point defects and dislocations. Thus, if an epitaxial layer is grown directly on the substrate 1, the epitaxial layer near the initially grown substrate cannot always be a good quality crystal.

버퍼층(2)이 형성되지 않는면, 소스/드레인 전압에 대한 드레인 전류의 곡선(I-V 특성 곡선)에서 이력 현상(hysteresis)이 관찰되거나 또는, 상호 컨덕턴스 Gm이 저 전류 영역에서 감소하는 문제가 종종 발생한다. 이것을 방지하기 위해, 기판(1)과 에피택셜 층 사이에 버퍼층(2)을 형성하는 것이 바람직하다.If the buffer layer 2 is not formed, hysteresis is often observed in the curve of the drain current with respect to the source / drain voltage (IV characteristic curve), or the problem that the mutual conductance G m decreases in the low current region is often Occurs. In order to prevent this, it is preferable to form the buffer layer 2 between the substrate 1 and the epitaxial layer.

버퍼층(2)은 예를 들어, 대략 3 ~ 5 ㎛의 두께로 에피택셜 성장에 의해 형성된다.The buffer layer 2 is formed by epitaxial growth, for example, to a thickness of approximately 3 to 5 mu m.

제1 배리어층(3)은 예를 들어 AlxGa1-xAs의 혼정(mixed crystal)이거나 또는 다른 Ⅲ-Ⅴ족 화합물 반도체로 구성되며, 고 저항성 층(3b 및 3b') 사이에 위치되며 n-형의 불순물을 고 농도로 함유한 캐리어 공급 영역(3a)으로써 구성된다. 만일 AlxGa1-xAs의 혼정이 제1 배리어층(3)으로서 사용된다면, Al의 조성비 x는 보통 0.2 ~ 0.3이다.The first barrier layer 3 is, for example, a mixed crystal of Al x Ga 1-x As or consists of another III-V compound semiconductor and is located between the high resistive layers 3b and 3b '. It consists of the carrier supply region 3a which contains the n-type impurity at high concentration. If a mixed crystal of Al x Ga 1-x As is used as the first barrier layer 3, the composition ratio x of Al is usually 0.2 to 0.3.

고 저항성 층(3b)은 대략 200 ㎚의 두께를 갖는 도핑되지 않은 층이며, 버퍼층(2)과 동일한 목적으로 형성된다. 즉, 고 저항성 층(3b)을 형성함으로써 헤테로-접합 계면에서 우수한 결정 조건을 얻을 수 있다.The high resistive layer 3b is an undoped layer having a thickness of approximately 200 nm and is formed for the same purpose as the buffer layer 2. That is, by forming the highly resistant layer 3b, excellent crystal conditions can be obtained at the hetero-junction interface.

캐리어 공급 영역(3a)은 예를 들어, 대략 1.0 ×1012 ~ 2.0 ×1012 atoms/㎝2의 n-형 불순물로서의 실리콘으로 도핑된 층이고, 대략 4 ㎚의 두께를 가진다. 캐리어 공급 영역(3a)으로부터 생성된 전자들은 채널층(4)과의 접합 계면으로 이동하여 전류의 경로를 제공하는 채널을 형성한다. The carrier supply region 3a is, for example, a layer doped with silicon as an n-type impurity of approximately 1.0 × 10 12 to 2.0 × 10 12 atoms / cm 2 and has a thickness of approximately 4 nm. Electrons generated from the carrier supply region 3a move to the junction interface with the channel layer 4 to form a channel providing a path of current.

채널층(4)과 인접한 고 저항성 층(3b')은 대략 2 ㎚의 두께를 가지며 도핑되지 않은 층이다. 고 저항성 층(3b')은 캐리어 공급 영역(3a)은 채널층(4) 사이의 공간적 분리를 확보하기 위해 형성되었다. 캐리어 공급 영역(3a)이 불순물을 고 농도로 함유하기 때문에, 불순물에서의 포텐셜(potential)의 부분이 인접 층에 영향을 준다. 불순물에 의해 발생하는 스캐터링(scattering)으로 인한 전자 이동도(mobility)의 감소를 방지하기 위해, 캐리어 공급 영역(3a)와 채널층(4) 사이에 매우 얇은 고 저항성 층(3b')을 형성하는 것이 바림직하다.The high resistive layer 3b 'adjacent to the channel layer 4 is approximately 2 nm thick and is an undoped layer. The high resistive layer 3b 'is formed with a carrier supply region 3a to ensure spatial separation between the channel layers 4. Since the carrier supply region 3a contains impurities at a high concentration, a portion of the potential in the impurities affects the adjacent layers. In order to prevent a decrease in electron mobility due to scattering caused by impurities, a very thin high resistive layer 3b 'is formed between the carrier supply region 3a and the channel layer 4. I would like to.

채널층(4)의 재료로서는, 제1 배리어층(3)과 제2 배리어층(5)을 형성하는 반 도체보다 더 작은 밴드갭을 가지며, 도핑되지 않은 InxGa1-xAs 혼정과 같은 반도체가 사용될 수 있다. 통상, InGaAs 혼정은 AlGaAs 혼정보다 더 큰 전자 이동도를 갖는다. 그래서, 채널층(4)으로서 InGaAs를 사용함으로써 고속 전자 이동이 가능해진다. InxGa1-xAs가 채널층(4)으로써 사용된다면, In의 조성비 x는 통상 0.1 ~ 0.2이다.As the material of the channel layer 4, it has a smaller bandgap than the semiconductor forming the first barrier layer 3 and the second barrier layer 5, such as an undoped In x Ga 1-x As mixed crystal. Semiconductors can be used. Typically, InGaAs mixing crystals have a higher electron mobility than AlGaAs mixing information. Therefore, high-speed electron transfer is enabled by using InGaAs as the channel layer 4. If In x Ga 1-x As is used as the channel layer 4, the composition ratio x of In is usually 0.1 to 0.2.

채널층(4)에는 제1 배리어층(3)의 캐리어 공급 영역(3a)로부터의 캐리어와, 제2 배리어층(5)의 캐리어 공급 영역(5a)로부터의 캐리어가 공급되며, 공급된 캐리어가 저장된다. 채널층은 대략 10 ~ 15 ㎚의 매우 얇은 두께, 즉 20 ~ 30개의 원자층으로 형성된다. 그래서, 접합 계면에 수직한 방향으로의 자유로운 전자의 어떠한 이동도 존재하지 않아 2차원의 전자 가스(2DEG) 특성이 나타난다.The carrier from the carrier supply region 3a of the first barrier layer 3 and the carrier from the carrier supply region 5a of the second barrier layer 5 are supplied to the channel layer 4. Stored. The channel layer is formed of a very thin thickness of approximately 10 to 15 nm, ie 20 to 30 atomic layers. Thus, there is no movement of free electrons in the direction perpendicular to the junction interface, resulting in two-dimensional electron gas (2DEG) characteristics.

HFET에 있어서, 에피택셜 층이 상술된 바와 같이 매우 얇게 형성되기 때문에, 캐리어 공급 영역과 채널층 사이의 헤테로-접합 계면에서의 결정도가 양호한지에 대해서는 중요하지가 않다.In the HFET, since the epitaxial layer is formed very thin as described above, it does not matter whether the crystallinity at the hetero-junction interface between the carrier supply region and the channel layer is good.

제2 배리어층(5)은 예를 들어, AlxGa1-xAs 혼정이거나 또는 Ⅲ-Ⅴ족의 화합물 반도체로 만들어지며, 고 저항성 층(5b 및 5b') 사이에 위치된 n-형 불순물을 고 농도로 함유한 캐리어 공급 영역(5a)으로서 구성된다. 만일 AlxGa1-xAs 혼정이 제2 배리어층(5)으로서 사용된다면, Al의 조성비 x는 통상 0.2 ~ 0.3이다.The second barrier layer 5 is, for example, an Al x Ga 1-x As mixed crystal or is made of a III-V compound semiconductor, and is an n-type impurity located between the high resistive layers 5b and 5b '. It is comprised as the carrier supply area | region 5a which contained a high concentration. If Al x Ga 1-x As mixed crystal is used as the second barrier layer 5, the composition ratio x of Al is usually 0.2 to 0.3.

채널층(4)에 인접한 고 저항성 층(5b)은 대략 2 ㎚의 두께를 갖는 도핑이 않된 층이다. 고 저항성층(5b)은 제1 배리어층(3)의 고 저항성 층(3b')과 동일한 방 법으로, 캐리어 공급 영역에 함유된 고농도의 불순물의 포텐셜이 채널층(4)에 침투(soak)하여서 전자 스캐터링을 일으키게 하지 못하게 하는 목적으로 형성되었다.The high resistive layer 5b adjacent to the channel layer 4 is an undoped layer with a thickness of approximately 2 nm. The high resistive layer 5b is the same method as the high resistive layer 3b 'of the first barrier layer 3, and the potential of the high concentration of impurities contained in the carrier supply region soaks into the channel layer 4. It is formed for the purpose of not causing electron scattering.

캐리어 공급 영역(5a)은 대략 1.0 ×1012 ~ 2.0 ×1012 atoms/㎠의 n-형 실리콘등의 불순물을 함유하고, 대략 4 ㎚의 두께를 갖는다.The carrier supply region 5a contains impurities such as n-type silicon of approximately 1.0 × 10 12 to 2.0 × 10 12 atoms / cm 2, and has a thickness of approximately 4 nm.

고 저항성층(5b')은 대략 75 ㎚의 두께를 갖는 도핑되지 않은 층이다. 고 저항성 층(5b')은 불순물을 고 농도로 함유한 캐리어 공급 영역(5a)과 영역(5a)상에 형성된 제3 배리어층(6) 사이에 공간적 분리를 확보할 목적으로 형성돼 있다.The high resistive layer 5b 'is an undoped layer with a thickness of approximately 75 nm. The high resistive layer 5b 'is formed to ensure spatial separation between the carrier supply region 5a containing a high concentration of impurities and the third barrier layer 6 formed on the region 5a.

채널층(4)을 형성하는 반도체보다 더 큰 밴드갭을 갖는 제2 배리어층(5)이 채널층(4)과 게이트 전극(11) 사이에 형성되었기 때문에, 게이트 전압 Vg에 대한 상호 컨덕턴스 Gm과 게이트-소스 캐패시턴스 Cgs의 선형성이 향상되며, 전력 공급 효율이 증가된다.Since the second barrier layer 5 having a larger band gap than the semiconductor forming the channel layer 4 is formed between the channel layer 4 and the gate electrode 11, the mutual conductance G with respect to the gate voltage V g Linearity of m and gate-source capacitance C gs is improved, and power supply efficiency is increased.

제3 배리어층(6)의 재료로서는, 제2 배리어층(5)을 형성하는 반도체보다 더 작은 밴드갭을 가지며, p-형 불순물을 도핑함으로써 저항성을 감소시킬 수 있는 반도체를 사용할 수 있다. 구체적으로, 제3 배리어층(6)으로서는 예를 들어, GaAs로 구성된 층을 대략 10 ~ 20 ㎚의 두께로 형성한다.As the material of the third barrier layer 6, a semiconductor having a smaller band gap than the semiconductor forming the second barrier layer 5 and capable of reducing the resistance by doping the p-type impurities can be used. Specifically, as the third barrier layer 6, for example, a layer made of GaAs is formed to a thickness of approximately 10 to 20 nm.

게이트 접촉을 옴접촉으로 만들기 위해 게이트 전극 아래의 반도체에 p-형 불순물을 주입하면, AlGaAs나 또는 밴드갭이 큰 다른 반도체로는 통상의 게이트 전극 물질과의 양호한 옴접촉을 얻을 수 없다. If p-type impurities are implanted into a semiconductor under the gate electrode to make the gate contact into an ohmic contact, good ohmic contact with a conventional gate electrode material cannot be obtained with AlGaAs or another semiconductor having a large band gap.

본 실시예의 반도체 장치에 따르면, 게이트 전극과의 접촉 부분에 제3 배리어층(6)으로서 예를 들어 GaAs 층을 제공함으로써 게이트 전극과의 우수한 옴접촉이 형성되기 때문에 게이트 저항을 줄일 수 있다. 이 때문에, 반도체 장치에서의 고주파 특성이 향상될 수 있다.According to the semiconductor device of the present embodiment, the gate resistance can be reduced because an excellent ohmic contact with the gate electrode is formed by providing, for example, a GaAs layer as the third barrier layer 6 at the contact portion with the gate electrode. For this reason, the high frequency characteristic in a semiconductor device can be improved.

제3 배리어층(6)상에 두 개의 캡층(7)이 이들 사이에 적당한 공간을 두고 형성되었다. 캡층(7)은 대략 4 ×1018 atoms/㎠의 실리콘등의 n-형 불순물을 함유하는 GaAs를 포함하고, 대략 50 ~ 100 ㎚ 두께를 갖는다. 제3 배리어층(6)의 삽입(interposition)으로 인해 전류의 경로에 접촉 저항이 발생하지만, 캡층(7)을 형성함으로써 접촉 저항을 감소시킬 수 있다.Two cap layers 7 were formed on the third barrier layer 6 with a suitable space therebetween. The cap layer 7 contains GaAs containing n-type impurities such as silicon of approximately 4 x 10 18 atoms / cm 2 and has a thickness of approximately 50 to 100 nm. Although contact resistance occurs in the path of current due to the interposition of the third barrier layer 6, the contact resistance can be reduced by forming the cap layer 7.

예를 들어, 실리콘 질화물을 함유하는 절연층(8)이 캡층(7)을 도포하면서 형성된다. 절연층(8)의 두께는 예를 들어 대략 300 ㎚이다. 절연층(8)에 형성된 컨택트 홀(8a 및 8b)에, 소스 전극(9)과 드레인 전극(10)이 각각 형성된다. 소스 전극(9)과 드레인 전극(10)은 캡층(7)상에 순서대로 적층된 Au-Ge 합금, Ni, 및 Au로 구성된다. 전극들은 캡층(7)과의 옴접촉을 형성한다.For example, an insulating layer 8 containing silicon nitride is formed while applying the cap layer 7. The thickness of the insulating layer 8 is, for example, approximately 300 nm. In the contact holes 8a and 8b formed in the insulating layer 8, the source electrode 9 and the drain electrode 10 are formed, respectively. The source electrode 9 and the drain electrode 10 are composed of Au-Ge alloys, Ni, and Au stacked in order on the cap layer 7. The electrodes form ohmic contact with the cap layer 7.

또한, 컨택트 홀(8c)은 두 개의 캡층(7)사이의 절연층(8)내에 형성되며, 게이트 전극(11)은 컨택 홀(8c)내에 형성된다. 게이트 전극(11)은 기판측으로부터 순서대로 적층된 Ti, Pt, 및 Au로 구성된다.In addition, the contact hole 8c is formed in the insulating layer 8 between the two cap layers 7, and the gate electrode 11 is formed in the contact hole 8c. The gate electrode 11 consists of Ti, Pt, and Au laminated | stacked in order from the board | substrate side.

제1 p-형의 저 저항성 영역(12)은 게이트 전극(11) 아래의 고 저항성층(5b')내에 매립되어 형성된다. 제1 p-형의 저 저항성 영역(12)은 p-형의 불순물로서 예 를 들어 Zn을 약 1.0 ×1019 atoms/㎠ 함유한다.The first p-type low resistive region 12 is formed by filling in the high resistive layer 5b 'under the gate electrode 11. The low resistance region 12 of the first p-type contains, for example, about 1.0 x 10 19 atoms / cm 2 of Zn as a p-type impurity.

게이트 전극(11)과 제1 p-형의 저 저항성 영역(12) 사이의 제3 배리어층(6)내에, 제1 p-형의 저 저항성 영역(12)보다 고 농도로 불순물을 함유하는 제2 p-형의 저 저항성 영역(13)이 형성된다. 제2 p-형의 저 저항성 영역(13)은 p-형 불순물로서 예를 들어 Zn을 약 2.0 ×1019 atoms/㎠ 함유한다.The third barrier layer 6 between the gate electrode 11 and the first p-type low resistance region 12 contains an impurity at a higher concentration than the first p-type low resistance region 12. A low resistive region 13 of 2 p-type is formed. The second p-type low resistance region 13 contains, for example, about 2.0 x 10 19 atoms / cm 2 of Zn as a p-type impurity.

본 실시예의 반도체 장치에 따르면, 제1 p-형의 저 저항성 영역(12)은 제2 배리어층(5)내에 형성되었기 때문에, 내부 전위는 쇼트키 배리어를 사용한 경우에 비해 더 커진다. 그래서, 게이트 전극(11)에 더 큰 포지티브 전합을 인가하는 것이 가능해진다. 이 때문에, 단일 포지티브 전력 회로로 동작할 수 있으므로, 네거티브 전력 회로가 불필요해진다. 그래서, 칩의 장착 영역을 줄이는 것이 가능하다.According to the semiconductor device of this embodiment, since the first p-type low resistive region 12 is formed in the second barrier layer 5, the internal potential is larger than when using the Schottky barrier. Thus, it becomes possible to apply a larger positive electrode to the gate electrode 11. For this reason, since it can operate with a single positive power circuit, a negative power circuit is unnecessary. Thus, it is possible to reduce the mounting area of the chip.

또한, 제1 p-형의 저 저항성 영역(12)보다 더 낮은 저항성을 갖는 제2 p-형의 저 저항성 영역(13)이 형성되기 때문에, 제1 p-형의 저 저항성 영역(12)이 게이트 전극(11)에 직접 결합되는 경우에 비해, 양호한 옴접촉을 얻을 수 있다. 이 때문에, 게이트 저항을 많이 줄일 수 있어서, 반도체 장치의 고주파 특성을 향상시키는 것이 가능해진다.In addition, since the second p-type low resistive region 13 having a lower resistivity than the first p-type low resistive region 12 is formed, the first p-type low resistive region 12 is formed. As compared with the case where it is directly coupled to the gate electrode 11, a good ohmic contact can be obtained. For this reason, a gate resistance can be reduced a lot and it becomes possible to improve the high frequency characteristic of a semiconductor device.

또한, 게이트 전극(11)에 포지티브 전합을 인가하면 채널층(4)에서의 와류(parasitic) 저항 성분이 감소하기 때문에, 채널층(4)내의 on-저항 Ron이 감소하여서 고 효율의 전력 공급을 얻을 수 있다. In addition, since the positive resistance is applied to the gate electrode 11, the parasitic resistance component in the channel layer 4 is reduced, so that the on-resistance R on in the channel layer 4 is reduced, thereby providing high efficiency power supply. Can be obtained.

다음으로, 본 실시예의 상기 반도체 장치의 제조 방법에 대해 설명될 것이다.Next, a manufacturing method of the semiconductor device of this embodiment will be described.

첫번째로, 도 2a에 나타난 바와 같이, 예를 들어 반-절연성 GaAs로 구성된 기판(1)상의 버퍼층(2)으로서 예를 들어 도핑을 하지 않은 GaAs 층이 에피택셜 성장된다. GaAs 층은 예를 들어 증기상 에피택셜 성장(vapor phase epitaxial growth)에 의해 형성된다. 증기상에 의해 GaAs를 에피택셜 성장시키는 방법으로서는, As 소스로서 AsCl3를 사용한 염화물 방법과 AsH3를 사용한 수화물 방법이 있지만, 보통 수소화물 방법이 사용된다.First, as shown in FIG. 2A, an undoped GaAs layer is epitaxially grown, for example, as a buffer layer 2 on a substrate 1 composed of semi-insulating GaAs. The GaAs layer is formed by, for example, vapor phase epitaxial growth. As a method of epitaxially growing GaAs by the vapor phase, there are a chloride method using AsCl 3 as a As source and a hydrate method using AsH 3 , but a hydride method is usually used.

버퍼층(2)을 형성함으로써, 버퍼층상에 형성되는 에피택셜 층의 결정성을 향상시키는 것이 가능하다. 버퍼층(2)의 두께는 예를 들어 대략 3 ~ 5 ㎛로 만들어진다.By forming the buffer layer 2, it is possible to improve the crystallinity of the epitaxial layer formed on the buffer layer. The thickness of the buffer layer 2 is made, for example, approximately 3 to 5 탆.

제1 배리어층(3)으로서, 예를 들어 도핑되지 않은 AlGaAs 층을 포함하는 고 저항성 층(3b), n-형 불순물을 함유하는 AlGaAs 층을 포함하는 캐리어 공급 영역(3a), 및 도핑되지 않은 AlGaAs 층을 포함하는 고 저항성 층(3b')이 버퍼층(2)상에 순서대로 에피택셜 성장된다.As the first barrier layer 3, for example, a highly resistive layer 3b comprising an undoped AlGaAs layer, a carrier supply region 3a comprising an AlGaAs layer containing n-type impurities, and an undoped A high resistive layer 3b 'comprising an AlGaAs layer is epitaxially grown on the buffer layer 2 in order.

제1 배리어층(3)으로서 하나의 층내에 형성된 AlxGa1-xAs 혼정에 있어서, Al의 조성비 x는 0.2 ~ 0.3이다. 적층된 층의 각 두께는 예를 들어, 고 저항성 층(3b)에서 200 ㎚, 캐리어 공급 영역(3a)에서 4 ㎚, 고 저항성 층(3b')에서 2 ㎚이다. In the Al x Ga 1-x As mixed crystal formed in one layer as the first barrier layer 3, the composition ratio x of Al is 0.2 to 0.3. Each thickness of the laminated layer is, for example, 200 nm in the high resistive layer 3b, 4 nm in the carrier supply region 3a and 2 nm in the high resistive layer 3b '.

또한, 캐리어 공급 영역(3a)에서는, 예를 들어 대략 1.0 ×1012 ~ 2.0 ×1012 atoms/㎠의 Si를 n-형 불순물로서 도핑한다. 에피택셜 성장 단계에 Si를 주입시키는 것이 바람직하다. 이것은 만일 Si이 AlGaAs 층이 형성된 후에 확산되면, 결정 성장 온도(500 ~ 600 ℃)보다 더 높은 온도의 열 처리가 필요하게 되어서, 얇은 에피택셜 층의 결정 구조가 손상될 수 있기 때문이다.Further, in the carrier supply region 3a, for example, Si of approximately 1.0 x 10 12 to 2.0 x 10 12 atoms / cm 2 is doped as n-type impurities. It is preferable to inject Si into the epitaxial growth step. This is because if Si is diffused after the AlGaAs layer is formed, heat treatment at a temperature higher than the crystal growth temperature (500 to 600 ° C.) may be required, which may damage the crystal structure of the thin epitaxial layer.

AlGaAs 층의 n-형 불순물로써, Si가 종종 사용되지만, Si이외에도 S, Se, Sn등을 사용하는 것 또한 가능하다.As the n-type impurity of the AlGaAs layer, Si is often used, but it is also possible to use S, Se, Sn, etc. in addition to Si.

제1 배리어층(3)을 구성하는 층은 또한 버퍼층(2)에서와 같은 증기상 에피택셜 성장에 추가하여, 분자 빔(molecular beam) 에피택셜 성장에 의해 형성될 수 있다. 분자 빔 에피택셜 성장은 다른 에피택셜 성장에 비해서, 더 낮은 속도로 반도체 층을 형성한다. 예를 들어, GaAs 기판상에 GaAs를 성장시키는 속도는 0.1 ~ 2 ㎛/h이다. 그래서, 분자 빔 에피택셜 성장이 두터운 반도체 층을 형성하는 데 있어 불리한 반면, 원자-크기 레벨의 결정성을 제어하면서 HFET에서 에피택셜 층과 같은 층을 형성하는 데는 유리하다.The layers constituting the first barrier layer 3 may also be formed by molecular beam epitaxial growth, in addition to vapor phase epitaxial growth as in the buffer layer 2. Molecular beam epitaxial growth forms a semiconductor layer at a lower rate than other epitaxial growths. For example, the rate of growing GaAs on a GaAs substrate is 0.1-2 탆 / h. Thus, while molecular beam epitaxial growth is disadvantageous in forming thick semiconductor layers, it is advantageous in forming layers such as epitaxial layers in HFETs while controlling atomic-size levels of crystallinity.

제1 배리어층(3)상에서, 예를 들어 도핑되지 않은 InGaAs 층의 에피택셜 성장에 의해 채널층(4)이 형성된다. 그 위에, 도핑되지 않은 AlGaAs 층으로 구성된 고 저항성 층(5b), n-형 불순물 Si를 함유하는 AlGaAs 층으로 구성된 캐리어 공급 영역(5a), 및 도핑되지 않은 AlGaAs 층으로 구성된 고 저항성 층(5b')이 제2 배리어층(5)으로서 에피택셜 성장에 의해 순서대로 적층된다.On the first barrier layer 3, the channel layer 4 is formed, for example, by epitaxial growth of an undoped InGaAs layer. On it, a high resistive layer 5b composed of an undoped AlGaAs layer, a carrier supply region 5a composed of an AlGaAs layer containing n-type impurity Si, and a high resistive layer 5b 'composed of an undoped AlGaAs layer. ) Is laminated in order as the second barrier layer 5 by epitaxial growth.

이들 층은 상술된 제1 배리어층(3)과 같은 방법으로 형성될 수 있다. 채널층(4)의 InxGa1-xAs 혼정에 있어서, In의 조성비 x는 0.1 ~ 0.2이다. 제2 배리어층(5)으로서 형성된 AlxGa1-xAs 혼정에 있어서, Al의 조성비 x는 0.2 ~ 0.3이다. 적층된 층의 두께는 예를 들어, 채널층(4)에서 10 ㎚, 고 저항성 층(5b)에서 2 ㎚, 캐리어 공급 영역(5a)에서 4 ㎚, 및 고 저항성 층(5b')에서 75 ㎚이다.These layers may be formed in the same manner as the first barrier layer 3 described above. In the In x Ga 1-x As mixed crystal of the channel layer 4, the composition ratio x of In is 0.1 to 0.2. In the Al x Ga 1-x As mixed crystal formed as the second barrier layer 5, the composition ratio x of Al is 0.2 to 0.3. The thickness of the laminated layer is, for example, 10 nm in the channel layer 4, 2 nm in the high resistive layer 5b, 4 nm in the carrier supply region 5a, and 75 nm in the high resistive layer 5b '. to be.

또한, 에피택셜 성장에 의한 피착의 경우에 있어서, 예를 들어 캐리어 공급 영역(5a)에 대략 1.0 ×1012 ~ 2.0 ×1012 atoms/㎠의 n-형 불순물로서 Si를 도핑한다.In addition, in the case of deposition by epitaxial growth, for example, Si is doped into the carrier supply region 5a as an n-type impurity of approximately 1.0 × 10 12 to 2.0 × 10 12 atoms / cm 2.

제2 배리어층(5)상에, 예를 들어 도핑되지 않은 GaAs 층이 대략 10 ~ 20 ㎚의 두께로 에피택셜 성장되어 제3 배리어층(6)을 형성한다. On the second barrier layer 5, for example, an undoped GaAs layer is epitaxially grown to a thickness of approximately 10-20 nm to form the third barrier layer 6.

제3 배리어층(6)상에, 캡층(7)을 형성하기 위한 n-형 GaAs 층(7')이 대략 50 ~ 100 ㎚의 두께로 에피택셜로 성장된다. n-형 GaAs 층에 있어서, 예를 들어 Si가 n-형 불순물로써 함유되어 있다.On the third barrier layer 6, an n-type GaAs layer 7 'for forming the cap layer 7 is grown epitaxially to a thickness of approximately 50 to 100 nm. In the n-type GaAs layer, for example, Si is contained as an n-type impurity.

이 후, 트랜지스터 형성 영역을 제외한 에피택셜 층이 소자 분리 영역(나타나지 않음)을 형성하기 위해 메사(mesa) 에칭으로 제거된다. 이 메사 에칭은 최소한 버퍼층(2)의 일부분이 제거되는 깊이까지 행해진다. 또한, 소자 분리용 트렌치(trench)가 기판(1)에 도달하는 깊이를 갖는 것이 가능하다. 혹은, 메사 에칭을 행하는 대신, 소자 분리 영역을 만들기 위해 O+ 또는 B+의 이온- 주입에 의해 고 저항성 층을 형성하는 것 또한 가능하다. Thereafter, the epitaxial layer except for the transistor formation region is removed by mesa etching to form the device isolation region (not shown). This mesa etching is performed at least to a depth from which a part of the buffer layer 2 is removed. It is also possible for the isolation trench to have a depth that reaches the substrate 1. Alternatively, instead of performing mesa etching, it is also possible to form a highly resistive layer by ion-implantation of O + or B + to make the device isolation region.

다음으로, 도 2b에 나타난 바와 같이 n-형 GaAs 층(7')은 레지스트(resist)를 마스크로서 사용하는 에칭에 의해 선택적으로 제거시켜, 소스 전극(9)과 드레인 전극(10)의 형성 영역내에 캡층(7)이형성된다. 이러한 에칭 때문에, 게이트 전극(11) 형성 영역의 제3 배리어층(6)이 노출된다.Next, as shown in FIG. 2B, the n-type GaAs layer 7 ′ is selectively removed by etching using a resist as a mask, thereby forming regions of the source electrode 9 and the drain electrode 10. The cap layer 7 is formed in the inside. Because of this etching, the third barrier layer 6 in the region where the gate electrode 11 is formed is exposed.

다음으로, 도 2c에 나타는 바와 같이 예를 들어, 화학적 증기 피착(CVD)에 의해 캡층(7)과 제3 배리어층(6)을 도포하는 실리콘 질화물 층을 피착하여 절연층(8)을 형성한다. Next, as shown in FIG. 2C, for example, an insulating layer 8 is formed by depositing a silicon nitride layer applying the cap layer 7 and the third barrier layer 6 by chemical vapor deposition (CVD). do.

그 후, 게이트 전극 형성 영역의 절연층(8)이 에칭에 의해 선택적으로 제거되어 컨택트 홀(8c)을 형성한다. p-형 불순물 예를 들어, Zn을 대략 600 ℃의 증기상에 의해 컨택트 홀(8c)을 통해 제3 배리어층(6)과 제2 배리어층(5)에 확산시킨다.Thereafter, the insulating layer 8 in the gate electrode forming region is selectively removed by etching to form the contact hole 8c. P-type impurities, for example, Zn, are diffused into the third barrier layer 6 and the second barrier layer 5 through the contact holes 8c by the vapor phase at approximately 600 ° C.

증기상으로 아연(Zn)을 확산시키기 위해, 예를 들어 액체 유기 금속, 디에틸아연(DEZ; Zn(C2H5)2) 또는 디메틸아연(DMZ; Zn(CH3)2), 및 아신[arsine(AsH3)]을 포함하는 가스를 사용하는 것이 가능하다. 디에틸아연 또는 디메틸아연은 상온에서 액체 유기 금속이며, 화합물 반도체로의 증기 확산을 위한 아연의 일반적인 공급원(source)이다. 이러한 아연 화합물은 캐리어 가스로서의 고순도의 수소와 버블될 때 가스가 되며, 노(furnace) 튜브에 주입된다.To diffuse zinc (Zn) into the vapor phase, for example liquid organic metals, diethylzinc (DEZ; Zn (C 2 H 5 ) 2 ) or dimethylzinc (DMZ; Zn (CH 3 ) 2 ), and acin It is possible to use a gas containing [arsine (AsH 3 )]. Diethylzinc or dimethylzinc are liquid organometallics at room temperature and are a common source of zinc for vapor diffusion into compound semiconductors. This zinc compound becomes a gas when bubbled with high purity hydrogen as a carrier gas and is injected into a furnace tube.

아신은 제3 배리어층(6)의 표면으로부터 높은 증기 압력을 갖는 아신의 증발로 인한 GaAs 합성물의 변화를 방지하기 위한 목적으로 제공된다. Acine is provided for the purpose of preventing changes in the GaAs composite due to the evaporation of acene with high vapor pressure from the surface of the third barrier layer 6.                     

상기 증기상 확산 때문에, 제1 p-형의 저 저항성 영역(12)은 제2 배리어층(5)의 고 저항성 층(5b')내에 형성된다. 또한, 제1 p-형의 저 저항성 영역(12)보다 고 농도로 p-형 불순물을 함유하여서 더 낮은 저항성을 갖는 제2 p-형의 저 저항성 영역(13)이 제3 배리어층(5)내에 형성된다.Because of the vapor phase diffusion, the first p-type low resistive region 12 is formed in the high resistive layer 5b 'of the second barrier layer 5. In addition, a second p-type low resistive region 13 having a lower resistance by containing p-type impurities at a higher concentration than the first p-type low resistive region 12 is the third barrier layer 5. It is formed within.

Zn의 확산은 에피택셜 층의 결정 성장 온도와 거의 같은 온도(500 ~ 600 ℃)에서 수행된다.The diffusion of Zn is performed at a temperature (500-600 ° C.) which is about the same as the crystal growth temperature of the epitaxial layer.

다음으로, 게이트 전극(11)을 형성하기 위한 금속층이 컨택트 홀(8c)내의 제2 p-형의 저 저항성 영역(13)과 접촉하며 형성된다. 예를 들어, Ti, Pt, 및 Au가 전자 빔 피착 등에 의해 30 ㎚/50 ㎚/120 ㎚의 두께로 각각 적층된다. 적층된 금속층상에, 게이트 전극 패턴을 갖는 레지스트가 형성된다. 레지스트를 마스크로서 사용하여, 적층된 금속 층을 예를 들어 Ar 가스를 사용한 이온 밀링(milling)에 의해 처리함으로써 게이트 전극(11)을 형성한다. Next, a metal layer for forming the gate electrode 11 is formed in contact with the second p-type low resistance region 13 in the contact hole 8c. For example, Ti, Pt, and Au are laminated to a thickness of 30 nm / 50 nm / 120 nm, respectively, by electron beam deposition or the like. On the laminated metal layer, a resist having a gate electrode pattern is formed. Using the resist as a mask, the laminated metal layer is processed by ion milling using, for example, Ar gas, thereby forming the gate electrode 11.

다음으로, 도 1에 나타난 바와 같이, 소스 전극(9) 형성 영역과 드레인 전극(10) 형성 영역에서의 절연층(8)을 선택적으로 에칭하여 컨택트 홀(8a 및 8b)들을 각각 형성한다. 컨택트 홀(8a 및 8b)에서, 예를 들어 Au-Ge 및 Ni를 순서대로 피착시키고, 피착된 금속층을 패터닝한다. 다음으로, 합금을 위한 열처리를 예를 들어 약 400 ℃에서 행함으로써, 소스 전극(9) 및 드레인 전극(10)이 형성된다.Next, as shown in FIG. 1, the contact layers 8a and 8b are formed by selectively etching the insulating layer 8 in the source electrode 9 forming region and the drain electrode 10 forming region, respectively. In the contact holes 8a and 8b, for example, Au-Ge and Ni are deposited in order, and the deposited metal layer is patterned. Next, the heat treatment for the alloy is performed at, for example, about 400 ° C., so that the source electrode 9 and the drain electrode 10 are formed.

상기 공정에 의해, 도 1에서 나타난 반도체 장치를 얻을 수 있다.By the above process, the semiconductor device shown in FIG. 1 can be obtained.

본 실시예의 반도체 장치의 제조 방법에 따르면, 동일 증기 확산 공정에 의해 게이트 전극(11) 아래의 배리어층(5)내에 제1 p-형의 저 저항성 영역(12)을 형성하고, 배리어층(6)내에 제1 p-형의 저 저항성 영역(12)보다 고 농도로 불순물을 함유하는 제2 p-형의 저 저항성 영역(13)을 형성하는 것이 가능하다. 제1 및 제2 p-형의 저 저항성 영역(12 및 13)을 형성함으로써, 게이트 접촉이 옴접촉이 되어서, 게이트 저항을 줄일 수 있다. 그래서, 본 실시예의 제조 방법에 따르면, 간략한 공정으로 고주파 특성이 향상된 반도체 장치를 제조하는 것이 가능하게 된다.According to the manufacturing method of the semiconductor device of this embodiment, the first p-type low resistance region 12 is formed in the barrier layer 5 under the gate electrode 11 by the same vapor diffusion process, and the barrier layer 6 It is possible to form a second p-type low resistive region 13 containing impurities at a higher concentration than the first p-type low resistive region 12. By forming the first and second p-type low resistive regions 12 and 13, the gate contact becomes an ohmic contact, so that the gate resistance can be reduced. Therefore, according to the manufacturing method of the present embodiment, it becomes possible to manufacture a semiconductor device with improved high frequency characteristics in a simple process.

본 발명의 반도체 장치와 그 제조 방법은 상기 설명된 실시예에 한정되지 않는다. 예를 들어, HFET에 형성되는 헤테로-접합을 상기 GaAs/AlGaAs 또는 InGaAs/AlGaAs 대신에 InGaAs/AlInAs로 만들 수 있다. 또한, 에피택셜 층내의 각 층의 두께는 반도체 장치의 설계에 따라 바뀔 수 있다.The semiconductor device and its manufacturing method of the present invention are not limited to the above-described embodiment. For example, the hetero-junction formed on the HFET may be made of InGaAs / AlInAs instead of GaAs / AlGaAs or InGaAs / AlGaAs. In addition, the thickness of each layer in the epitaxial layer may vary depending on the design of the semiconductor device.

게다가, 본 발명의 요점을 벗어나지 않는 범위내에서 다양한 변형이 만들어 질 수 있다.In addition, various modifications may be made without departing from the spirit of the invention.

본 발명의 효과를 요약해보면, 본 발명에 따르면 단일 포지티브 전력 공급원으로 동작할 수 있고, 효율이 향상되고, 게이트 접촉 저항이 감소되고, 고주파 특성이 향상되는 반도체 장치를 제공하는 것이 가능하다.Summarizing the effects of the present invention, it is possible according to the present invention to provide a semiconductor device capable of operating as a single positive power supply, improving efficiency, reducing gate contact resistance, and improving high frequency characteristics.

본 발명에 따르면, 간략한 공정에 의해 게이트 접촉부에 옴접촉을 형성하며, 반도체 장치의 성능을 향상시키는 반도체 장치의 제조 방법을 더 제공하는 것이 가능하다. According to the present invention, it is possible to further provide a manufacturing method of a semiconductor device which forms an ohmic contact at the gate contact portion by a simple process and improves the performance of the semiconductor device.

Claims (20)

반도체 장치로서,As a semiconductor device, 기판과,Substrate, 캐리어가 주행하기 위해 상기 기판상에 형성된 캐리어 주행 층(4)과,A carrier traveling layer 4 formed on the substrate for the carrier to travel, 상기 캐리어 주행 층상에 형성되며, 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캐리어 공급층(5a)과,A carrier supply layer 5a formed on the carrier running layer and having a larger bandgap than the carrier running layer and containing a first conductivity type impurity; 상기 캐리어 공급층상에 형성되며, 상기 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과,A barrier layer formed on the carrier supply layer, the barrier layer having a smaller bandgap than the carrier supply layer; 상기 배리어층상에 서로 소정의 간격을 두고 형성되는 소스 전극 및 드레인 전극과,A source electrode and a drain electrode formed on the barrier layer at predetermined intervals from each other; 상기 소스 전극 및 드레인 전극과 떨어져서 상기 소스 전극과 드레인 전극 사이의 상기 배리어층상에 형성된 게이트 전극과,A gate electrode formed on the barrier layer between the source electrode and the drain electrode away from the source electrode and the drain electrode; 적어도 상기 게이트 전극 아래의 상기 배리어층내에 형성되며, 제1 도전형과 도전형이 반대인 제2 도전형의 불순물을 함유하는 제1 저 저항성 영역(12)A first low resistance region 12 formed at least in the barrier layer below the gate electrode and containing impurities of a second conductivity type opposite to the first conductivity type 을 포함하는 반도체 장치.A semiconductor device comprising a. 제1항에 있어서, 상기 캐리어 공급층과 상기 배리어층 사이에 상기 캐리어 주행 층을 포함하는 반도체보다 더 큰 밴드갭을 가지며, 도핑되지 않은 반도체로 구성된 제1 고 저항성층이 형성되는 반도체 장치.The semiconductor device according to claim 1, wherein a first high resistive layer is formed between the carrier supply layer and the barrier layer, the first high resistive layer having a larger bandgap than a semiconductor including the carrier travel layer and composed of an undoped semiconductor. 제2항에 있어서, 상기 제1 저 저항성 영역 아래의 상기 제1 고 저항성층내에 형성되고 상기 제2 도전형 불순물을 함유하며, 상기 제1 저 저항성 영역보다 더 큰 저항성을 갖는 제2 저 저항성 영역을 더 포함하는 반도체 장치.The second low resistance region of claim 2, wherein the second low resistance region is formed in the first high resistance layer below the first low resistance region and contains the second conductivity type impurity and has a greater resistance than the first low resistance region. The semiconductor device further comprising. 제1항에 있어서, 상기 캐리어 주행 층과 상기 캐리어 공급층 사이에 상기 캐리어 주행 층을 포함하는 상기 반도체보다 더 큰 밴드갭을 가지며, 도핑되지 않은 반도체로 구성된 제2 고 저항성 층이 형성되는 반도체 장치.The semiconductor device according to claim 1, wherein a second high resistive layer is formed between the carrier running layer and the carrier supply layer, the second high resistive layer having a larger bandgap than the semiconductor including the carrier running layer and composed of an undoped semiconductor. . 제1항에 있어서, 상기 기판과 상기 캐리어 주행 층 사이에 도핑되지 않은 반도체를 포함하는 버퍼층이 형성되는 반도체 장치.The semiconductor device of claim 1, wherein a buffer layer including an undoped semiconductor is formed between the substrate and the carrier running layer. 제1항에 있어서, 상기 소스 전극과 상기 배리어층 사이와, 상기 드레인 전극과 상기 배리어층 사이에 상기 캐리어 공급층을 포함하는 상기 반도체보다 더 작은 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캡층이 형성되는 반도체 장치.The semiconductor device of claim 1, further comprising a first band-type impurity having a smaller bandgap than the semiconductor including the carrier supply layer between the source electrode and the barrier layer and between the drain electrode and the barrier layer. A semiconductor device in which a cap layer is formed. 반도체 장치로서,As a semiconductor device, 기판과,Substrate, 상기 기판상에 형성되며 제1 도전형 불순물을 함유하는 제1 캐리어 공급층(3a)과,A first carrier supply layer 3a formed on the substrate and containing a first conductivity type impurity; 상기 제1 캐리어 공급층상에 형성되며, 상기 제1 캐리어 공급층보다 더 작은 밴드갭을 가지며, 불순물을 함유하지 않는 캐리어 주행 층(4)과,A carrier traveling layer 4 formed on the first carrier supply layer and having a smaller bandgap than the first carrier supply layer and containing no impurities; 상기 캐리어 주행 층상에 형성되고, 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 상기 제1 도전형 불순물을 함유하는 제2 캐리어 공급층(5a)과,A second carrier supply layer 5a formed on the carrier running layer and having a larger bandgap than the carrier running layer and containing the first conductivity type impurity; 상기 제2 캐리어 공급층상에 형성되며, 상기 제2 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층과,A barrier layer formed on the second carrier supply layer and having a smaller bandgap than the second carrier supply layer; 서로 소정의 간격을 두고 상기 배리어층상에 형성되는 소스 전극 및 드레인 전극과,A source electrode and a drain electrode formed on the barrier layer at predetermined intervals from each other; 상기 소스 전극 및 상기 드레인 전극과 떨어져서, 상기 소스 전극과 상기 드레인 전극 사이의 상기 배리어층상에 형성되는 게이트 전극과,A gate electrode formed on the barrier layer between the source electrode and the drain electrode, apart from the source electrode and the drain electrode; 적어도 상기 게이트 전극 아래의 상기 배리어층내에 형성되며, 상기 제1 도전형과 도전형이 반대인 제2 도전형의 불순물을 함유하는 제1 저 저항성 영역(12)A first low resistance region 12 formed at least in the barrier layer below the gate electrode and containing impurities of a second conductivity type opposite to the first conductivity type 을 포함하는 반도체 장치.A semiconductor device comprising a. 제7항에 있어서, 상기 제2 캐리어 공급층과 상기 배리어층 사이에 상기 캐리어 주행 층을 포함하는 상기 반도체보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제1 고 저항성층(3b)이 형성되는 반도체 장치.8. A first high resistive layer (3b) according to claim 7, wherein a first high resistive layer (3b) is formed between the second carrier supply layer and the barrier layer, the band gap having a larger bandgap than the semiconductor including the carrier traveling layer and containing no impurities Semiconductor device. 제8항에 있어서, 상기 제1 저 저항성 영역 아래의 상기 제1 고 저항성층내에 형성되고, 상기 제2 도전형 불순물을 포함하고, 상기 제1 저 저항성 영역보다 더 큰 저항성을 갖는 제2 저 저항성 층을 더 포함하는 반도체 장치.9. The second low resistance of claim 8, wherein the second low resistance region is formed in the first high resistance layer below the first low resistance region and includes the second conductivity type impurity and has a greater resistance than the first low resistance region. The semiconductor device further comprising a layer. 제7항에 있어서, 상기 제1 캐리어 공급층과 상기 캐리어 주행 층 사이에 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제2 고 저항성 층(3b')이 형성되는 반도체 장치.8. The semiconductor device according to claim 7, wherein a second high resistive layer (3b ') having a larger band gap than the carrier traveling layer and containing no impurities is formed between the first carrier supply layer and the carrier traveling layer. . 제7항에 있어서, 상기 캐리어 주행 층과 상기 제2 캐리어 공급층 사이에 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제3 고 저항성 층(5b)이 형성되는 반도체 장치.8. A semiconductor device according to claim 7, wherein a third high resistive layer (5b) is formed between the carrier running layer and the second carrier supply layer, the band gap having a larger bandgap than the carrier running layer and containing no impurities. 제7항에 있어서, 상기 기판과 상기 제1 캐리어 공급층 사이에 불순물을 함유하지 않은 버퍼층이 형성되는 반도체 장치.8. The semiconductor device according to claim 7, wherein a buffer layer containing no impurities is formed between the substrate and the first carrier supply layer. 제12항에 있어서, 상기 버퍼층과 상기 제1 캐리어 공급층 사이에 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 불순물을 함유하지 않는 제4 고 저항성 층이 형성되는 반도체 장치.13. The semiconductor device according to claim 12, wherein a fourth high resistance layer is formed between the buffer layer and the first carrier supply layer, the fourth high resistive layer having a larger bandgap than the carrier running layer and containing no impurities. 제7항에 있어서, 상기 캐리어는 전자인 반도체 장치.8. The semiconductor device of claim 7, wherein the carrier is an electron. 제7항에 있어서, 상기 기판은 GaAs 기판인 반도체 장치.The semiconductor device according to claim 7, wherein the substrate is a GaAs substrate. 제15항에 있어서, 상기 제1 캐리어 공급층, 상기 캐리어 주행 층, 상기 제2 캐리어 공급층, 및 상기 배리어층이 Ⅲ-Ⅴ족 화합물 반도체로 구성되는 반도체 장치.The semiconductor device according to claim 15, wherein the first carrier supply layer, the carrier travel layer, the second carrier supply layer, and the barrier layer are composed of a III-V compound semiconductor. 제7항에 있어서, 상기 캐리어 주행 층과 상기 캐리어 공급층 사이의 격자 상수 차이가 상기 캐리어 공급층과 상기 배리어층 사이의 격자 상수 차이보다 더 큰 반도체 장치.8. The semiconductor device of claim 7, wherein a lattice constant difference between the carrier travel layer and the carrier supply layer is greater than a lattice constant difference between the carrier supply layer and the barrier layer. 제7항에 있어서, 상기 소스 전극과 상기 배리어층 사이와, 상기 드레인 전극과 상기 배리어층 사이에 상기 제2 캐리어 공급층을 포함하는 상기 반도체보다 더 작은 밴드갭을 가지며, 제1 도전형 불순물을 함유하는 캡층이 형성되는 반도체 장치.The semiconductor device of claim 7, further comprising a smaller band gap between the source electrode and the barrier layer and between the drain electrode and the barrier layer than the semiconductor including the second carrier supply layer. The semiconductor device in which the cap layer to contain is formed. 제1항에 있어서, 상기 캐리어 주행 층과 상기 캐리어 공급층 사이의 격자 상수 차이가 상기 캐리어 공급층과 상기 배리어층 사이의 격자 상수 차이보다 더 큰 반도체 장치.The semiconductor device of claim 1, wherein a lattice constant difference between the carrier running layer and the carrier supply layer is greater than a lattice constant difference between the carrier supply layer and the barrier layer. 반도체 장치의 제조 방법으로서, As a manufacturing method of a semiconductor device, 기판 상에 캐리어가 주행하기 위한 캐리어 주행 층(4)을 형성하는 단계,Forming a carrier traveling layer 4 for the carrier to travel on the substrate, 상기 캐리어 주행 층상에 상기 캐리어 주행 층보다 더 큰 밴드갭을 가지며, 제1 도전형의 불순물을 함유하는 캐리어 공급층(5a)을 형성하는 단계,Forming a carrier supply layer 5a on the carrier travel layer, the carrier supply layer 5a having a larger bandgap than the carrier travel layer and containing impurities of a first conductivity type, 상기 캐리어 공급층상에 상기 캐리어 공급층보다 더 작은 밴드갭을 갖는 배리어층을 형성하는 단계,Forming a barrier layer on the carrier supply layer, the barrier layer having a smaller bandgap than the carrier supply layer, 상기 배리어층의 일부분에 제1 저 저항성 영역(12)을 형성하는 상기 제1 도전형과 도전형이 반대인 제2 도전형 불순물을 주입시키는 단계,Implanting a second conductivity type impurity opposite to the first conductivity type forming the first low resistance region 12 in a portion of the barrier layer, 상기 배리어층상에 상기 제1 저 저항성 영역을 사이에 두고 서로 마주보도록 소스 전극과 드레인 전극을 형성하는 단계, 및Forming a source electrode and a drain electrode on the barrier layer so as to face each other with the first low resistance region interposed therebetween, and 상기 소스 전극 및 상기 드레인 전극과 떨어져서, 상기 제1 저 저항성 영역상에 게이트 전극을 형성하는 단계Forming a gate electrode on the first low resistance region away from the source electrode and the drain electrode 를 포함하는 반도체 장치의 제조 방법.Method for manufacturing a semiconductor device comprising a.
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