KR100630680B1 - 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법 - Google Patents
비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법 Download PDFInfo
- Publication number
- KR100630680B1 KR100630680B1 KR1020040018748A KR20040018748A KR100630680B1 KR 100630680 B1 KR100630680 B1 KR 100630680B1 KR 1020040018748 A KR1020040018748 A KR 1020040018748A KR 20040018748 A KR20040018748 A KR 20040018748A KR 100630680 B1 KR100630680 B1 KR 100630680B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory device
- oxide layer
- impurity region
- layer
- charge storage
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000000903 blocking effect Effects 0.000 claims abstract description 33
- 238000003860 storage Methods 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 230000005641 tunneling Effects 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 150000002736 metal compounds Chemical class 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 90
- 230000005684 electric field Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 게이트 유전체층의 두께를 변화시킨 메모리 소자 및 그 제조방법에 관한 것이다. 제 1불순물 영역 및 제 2불순물 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 제 1불순물 영역 및 상기 제 2불순물 영역과 접촉하며, 상기 기판 상에 형성된 터널링 산화층; 상기 터널링 산화층 상에 형성된 전하 저장층; 상기 전하 저장층 상에 형성되며, 그 상면에 하나 이상의 단차를 포함하여 비대칭 구조로 형성된 블로킹 산화층; 및 상기 블로킹 산화층 상에 형성된 게이트 전극층;을 포함하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자를 제공하여 저전력으로 높은 효율을 지닌 전자 트랩이 가능한 반도체 메모리 소자를 구형할 수 있다. .
Description
도 1a 및 도 1b는 종래 기술에 의한 비휘발성 메모리 소자들을 나타낸 도면이다.
도 2는 본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자를 나타낸 도면이다.
도 3a 내지 도 3f는 본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자의 제조 공정을 나타낸 도면이다.
도 3g 및 도 3h는 상기 도 3f의 구조에 게이트 구조체 양쪽에 사이드 월을 더 형성한 것을 나타낸 도면이다.
도 4a 내지 도 4c는 종래 기술 및 본 발명에 의한 메모리 소자의 전기적인 구동 특성을 비교한 것을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21... 기판 12a, 22a... 제 1불순물 영역(소스)
12b, 22b... 제 2불순물 영역(드레인) 13, 23... 게이트 구조체
14, 24... 터널링 산화층 15, 25... 전하 저장층
16,, 26... 블로킹 산화층 17, 27... 게이트 전극층
28... 사이드 월
본 발명은 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 게이트 유전체층의 두께를 변화시켜 낮은 구동 전위의 높은 전하 저장 밀도를 지니도록 한 비휘발성 메모리 소자에 관한 것이다.
반도체 메모리 소자의 데이타 저장 용량은 단위 면적당 메모리 셀의 수, 즉 집적도에 비례한다. 이와 같은 반도체 메모리 소자는 회로적으로 연결된 많은 메모리 셀들을 포함한다. 비휘발성 메모리 소자는 종래의 플레쉬 메모리 소자보다 나은 특성을 나타낸다. 이는 낮은 전력 소모량 및 우수한 신뢰성에 기인한다. 공정 기술이 발달함에 따라 공정 상의 수율 저하를 방지하면서 집적도를 향상시키기 위한 많은 연구가 진행되고 있으며, 기존의 반도체 메모리 소자와 전혀 다른 구조를 지닌 반도체 메모리 소자들이 소개되고 있다.
소노스(SONOS) 메모리 소자도 새롭게 소개된 메모리 소자의 하나로서 종래의 소노스 비휘발성 메모리 소자의 구조를 도 1a 및 도 1b에 도시하였다. 도 1a는 일반적인 형태의 비휘발성 메모리 소자의 구조를 나타낸 것이다.
도 1a를 참조하면, 반도체 기판(11)의 양측에 반도체 기판(11)과 반대 극성을 지니도록 불순물이 도핑된 제 1불순물 영역(12a) 및 제 2 불순물 영역(12b)이 형성되어 있다. 여기서, 제 1불순물 영역(12a)을 소스라 칭하고, 제 2불순물 영역(12b)을 드레인이라 한다. 소스(12a) 및 드레인(12b) 사이에는 그 자체로는 절연된 상태이나 외부 전기장등이 가해지면 전하가 이동하는 채널 영역이 형성된다. 소스(12a) 및 드레인(12b) 사이의 채널 영역 상부에는 게이트 구조체(13)가 형성되어 있다. 일반적인 게이트 구조체(13)는 게이트 유전체층과 게이트 전극(17)을 포함하도록 형성된다.
소노스 메모리 소자의 경우에는 도1a에 나타낸 바와 같이, 게이트 구조체(13)는 제 1산화층인 터널링 산화층(14), 전하 저장층(15), 즉, 질화층, 제 2산화층인 블로킹 산화층(16) 및 게이트 전극(17)을 포함한다. 여기서, 터널링 산화층(14)은 소스(12a) 및 드레인(12b)과 접촉하고 있으며, 전하 저장층(15)은 소정 밀도의 트랩 사이트(trap site)들을 지니고 있다. 도 1b는 상기 도 1a와 같은 메모리 소자의 구조에서 전하 저장층(15)을 터널링 산화층(14) 일부에만 형성시킨 것이다. 즉, 소노스 메모리를 부분적으로 형성시킨 형태의 반도체 소자이다.
이와 같은 소노스 메모리 소자를 구동시켜 정보를 저장하는 원리를 살펴보면 다음과 같다. 소스(12a) 및 드레인 사이에(12b) 전압차를 발생시킨 상태에서 게이트 전극(17)에 문턱 전압 이상의 전압이 가해진 상태에서 전기장이 게이트 구조체(13)하부의 채널 영역에 미치게 된다. 이 경우, 채널 영역에 전자가 이동을 하게 되며, 이때 이동하는 전자가 터널링 산화층(14) 상부의 전하 저장층(15) 내에 형성된 트랩 사이트에 트랩된다. 이때, 블로킹 산화층(16)은 전자들이 전하 저장층(15)에 트랩되는 과정에서 게이트 전극(17)으로 이동하는 것을 방지하는 역 할을 한다.
이와 같은 종래 기술에 의한 비휘발성 메모리 소자의 구동 매커니즘은 높은 소비 전력에 비해 낮은 전하 저장 효율을 나타내는 문제점이 있다. 이를 상세히 설명하면 다음과 같다.
종래의 MOS(Metal Oxide Semiconductor) 소자의 채널 영역에 흐르는 전류는 게이트 전압의 증가에 따른 수직 전계의 크기에 반비례한다. 따라서, 채널에 흐르는 전자량을 증가시키기 위해서는 게이트 전압을 문턱 전압치(Vthreshold) 이상에서 되도록 낮게 유지하고, 불순물 영역에 걸어주는 전압을 높여야 한다.
그러나, 메모리 소자의 전하 저장층(floating gate)에 주입되는 전자량을 양을 늘이기 위해서는 불순물 영역에 걸어주는 전압을 낮추고, 게이트에 인가되는 전압을 높여야 한다. 이러한 모순점에 대한 명확한 해답은 제시되지 않고 있으며, 현실적으로는 게이트 및 불순물 영역에 모두 상대적으로 높은 전압을 인가하고 있다. 따라서, 메모리 소자를 구동하기 위해서 높은 소비 전압을 걸어주게 되어, 상대적으로 낮은 전자 주입 효율을 나타내는 문제점이 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로서 낮은 소비 전력으로 전하 저장층에 높은 전자 주입 효율을 나타내는 메모리 소자 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
제 1불순물 영역 및 제 2불순물 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서,
상기 제 1불순물 영역 및 상기 제 2불순물 영역과 접촉하며, 상기 기판 상에 형성된 터널링 산화층;
상기 터널링 산화층 상에 형성된 전하 저장층;
상기 전하 저장층 상에 형성되며, 그 상면에 하나 이상의 단차를 포함하여 비대칭 구조로 형성된 블로킹 산화층; 및
제 1불순물 영역 및 제 2불순물 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서,
상기 제 1불순물 영역 및 상기 제 2불순물 영역과 접촉하며, 상기 기판 상에 형성된 터널링 산화층;
상기 터널링 산화층 상에 형성된 전하 저장층;
상기 전하 저장층 상에 형성되며, 그 상면에 하나 이상의 단차를 포함하여 비대칭 구조로 형성된 블로킹 산화층; 및
상기 블로킹 산화층 상에 형성된 게이트 전극층;을 포함하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자를 제공한다.
본 발명에 있어서, 상기 터널링 산화층은 실리콘 산화막(SiO2)을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 터널링 산화층은 실리콘 산화막(SiO2)을 포함하는 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
본 발명에 있어서, 상기 전하 저장층은, 질화 실리콘(Si3N4), MO, MON 또는 MSiON(M은 금속) 중 어느 하나를 포함하여 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 블로킹 산화층은 Al2O3 또는 SiO2중 어느 하나를 포함하여 형성된 것을 특징으로 한다.
또한 본 발명에서는 반도체 메모리 소자의 제조 방법에 있어서,
(가) 반도체 기판 상에 터널링 산화층, 전하 저장층 및 블로킹 산화층을 순차적으로 형성시키고, 상기 블로킹 산화층의 비대칭적으로 형성시키기 위해 상기 블로킹 산화층 상면에 하나 이상의 단차를 형성시키는 단계;
(나) 상기 유전체층 상부에 게이트 전극을 형성시키고, 상기 유전체층 및 상기 게이트 전극의 양측부를 제거하여 상기 기판 양측부를 노출시키는 단계; 및
(다) 상기 노출된 기판 양측부에 불순물을 주입하여 제 1 불순물 영역 및 제 2 불순물 영역을 형성하는 단계;를 포함하는 게이트 유전체층의 두께를 변화시킨 메모리 소자의 제조 방법을 제공한다.
본 발명에 있여서, 상기 (다) 단계는,
삭제
삭제
상기 게이트 구조체의 양측부에 사이드 월을 형성시키는 단계; 및
상기 기판(21)의 양측부에 상기 (가) 단계의 불순물 보다 더 높은 밀도의 불순물을 주입하는 단계;를 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및 그 제조 방법에 대해 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자의 구조를 나타낸 단면도이다. 여기서 나타낸 각층의 두께는 설명을 위하여 과장되게 도시하였음을 이해하여야 한다.
도 2를 참조하면, 먼저 반도체 기판(21), 예를 들어 p형 반도체 기판이 마련된다. 이때 기판(21)은 일반적인 메모리 소자 제조에 사용되는 것이면 모두 이용할 수 있다. 기판(21)에는 제 1, 2 불순물 영역, 즉 소스(22a) 및 드레인(22b)가 형성되어 있다. 기판(21)이 p형 반도체 기판이면 소스(22a) 및 드레인(22b)은 n형 불순물 원소가 도핑된 것이다. 소스(22a) 및 드레인(22b)은 소정 간격 이격되어 있으며, 그 사이에는 채널이 형성된다.
소스(22a) 및 드레인(22b) 사이의 기판(21) 상에는 게이트 구조체(23)가 형성되어 있다. 게이트 구조체(23)는 채널 상에 형성되며, 그 양측 하부는 소스(22a) 및 드레인(22b)과 접촉되어 있다. 소노스 메모리 소자의 경우, 게이트 구조체(23)는 전하 저장층(25)을 포함하는 유전체층 및 게이트 전극(27)을 포함한다. 여기서, 유전체층은 터널링 산화층(24), 전하 저장층(25), 예를 들어 질화층(25) 및 블로킹 산화층(26)이 순차적을 적층된 구조를 지니고 있다.
본 발명에서는 블로킹 산화층(26)이 하나 이상의 단차를 지닌 구조를 지닌 것을 특징으로 한다. 여기서, 터널링 산화층(24)는 수 nm 이하로 형성된 것이 바람직하다. 이와 같은 터널링 산화층(24)은 실리콘 산화막 등을 포함하는 물질로 단층 또는 복층 구조로 형성될 수 있다.
그리고, 전하 저장층(25)은 약 10 nm 이하로 형성된 것이 바람직하다. 전하 저장층(25)은 일반적인 질화 실리콘(Si3N4)으로 형성될 수 있으며, MO, MON 또는 MSiON 등으로 형성 될 수 있다. 여기서, M은 금속으로 Hf, Zr, Ta, Ti, Al 또는 란 탄 계열 원소(Ln)이다. 블로킹 산화층(26)은 고유전율을 지닌 절연막으로 SiO2 또는 Al2O3 등으로 형성될 수 있다. 이때, 블로킹 산화층(26)은 하나 이상의 단차를 지니고 형성된다. 그리고, 블로킹 산화층(26) 상에 형성된 게이트 전극(27)은 통상적으로 사용하는 전극 물질을 사용한다. 예를 들어, 폴리 실리콘이나 금속 또는 금속 화합물 등으로 형성된다.
이와 같은 게이트 구조체(23)의 유전체층의 두께를 비대칭형으로 구성함에 따라, 두개 이상의 문턱 전압(Vthreshold)을 하나의 게이트 구조체(23)에서 얻을 수 있다. 이는 두개 이상의 서브 채널이 소스(22a) 및 드레인(22b) 사이에 형성된 결과가 되며, 게이트 전극(27)으로부터 두 개 이상의 수직 전기장을 얻을 수 있음을 의미한다.
도 2와 같이 하나의 단차를 형성시킨 구조를 참조하면, 보다 두꺼운 블로킹 산화층(26)을 지닌 영역에서는 채널 영역에 흐르는 전자의 밀도가 증가하게 된다. 그리고, 상대적으로 얇은 블로킹 산화층(26)을 지닌 영역에서는 큰 수직 전계의 영향으로 채널에 흐르는 전자들의 전하 저장층(25)의 트랩 사이트에 트랩되는 양이 증가하게 된다. 블로킹 산화층(26)에 형성된 단차는 2개 이상 형성시킬 수 있으며, 그 단차의 높이는 형성되는 단차의 갯수 만큼 용이하게 조절 가능하다.
이러한 구조의 메모리 소자의 동작을 설명하면 다음과 같다. 게이트 전극(27)을 통해 게이트 구조체(23)에 소정의 게이트 전압(Vg)을 인가하고, 드레인(22b)에 소정의 드레인 전압(Vd)을 인가한다. 이때, 게이트 전압이 문턱 전 압보다 높은 상태에서 소스(22a) 및 드레인(22b) 사이의 채널 영역에 전자가 이동하게 된다. 이와 같은 전자 밀도는 상대적으로 블로킹 산화층(26)이 두껍게 형성된 부분에서 증가한다.
그리고, 전하 저장층(25)에 트랩되는 전자는 상대적으로 블로킹 산화층(26)이 얇게 형성된 부분에서 증가하여 전체적으로 트랩되는 전자 밀도를 향상시키게 된다. 이와 같은 형태로 정보를 저장하게 되며, 저장된 정보는 게이트 전극(27)에 소정 게이트 전압(Vg'< Vg)를 인가하고, 드레인(22b)에 드레인 전압(Vd' < Vd)을 인가하여 채널에 흐르는 전류 값을 크기를 측정하여 읽어내게 된다.
본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자의 제조 방법을 도 3a 내지 도 3h를 참조하여 상세히 설명하고자 한다. 도 3a 내지 도 3h는 본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 3a를 참조하면, 먼저 반도체 기판(21), 예를 들어 p형 기판(21)을 마련한다. 여기서 반도체 기판(21)은 실리콘 등 통상적으로 메모리 소자에 사용되는 물질을 사용할 수 있다.
다음으로, 도 3b에 나타낸 바와 같이, 반도체 기판(21) 상에 터널링 산화층(24), 전하 저장층(25) 및 블로킹 산화층(26)을 순차적으로 적층한다. 이때의 형성 물질은 상기한 바와 같은 재료를 통상적인 공정, 예를 들어 CVD(Chemical Vapor Deposition), PECVD(Plazma Enhanced CVD), LPCVD(Low Pressure CVD) 또는 반응성 Sputtering 등을 사용하여 형성시킬 수 있다.
다음으로, 도 3c에 나타낸 바와 같이, 블로킹 산화층(26)의 소정 부위에 하나 이상의 단차를 패터닝(patterning) 등으로 형성시킨다. 이에 따라서, 블로킹 산화층(26)의 두께는 부위에 따라 달라지게 된다. 다음으로, 도 3d에 나타낸 바와 같이, 블로킹 산화층(26) 상에 게이트 전극(27)을 형성시키기 위하여 금속, 금속 화합물 또는 폴리 실리콘 등을 도포한다.
그리고, 도 3e에 나타낸 바와 같이, 게이트 구조체(23)를 형성시키기 위하여, 트널링 산화층(24) 내지 게이트 전극(27)의 양 측부를 패터닝 등에 의해 제거하고 기판(21) 양측부를 노출시킨다. 따라서, 단차를 지닌 블로킹 산화층(26)의 형태에 따른 비대칭 게이트 스택 구조(asymmetric gate stack structure)를 지닌 게이트 구조체(23)를 얻는다.
그리고 나서, 노출된 기판(21) 양 측부에 소정의 불순물을 도핑한다. 이는 반도체 기판(21)과 반대 극성을 지닌 불순물을 사용하여 소스(22a) 및 드레인(22b)을 형성시키기 위함이다. 이와 같은 공정에 의해 본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자를 제조 할 수 있다.
선택적으로, 도 3g 및 도 3h에 나타낸 바와 같이 게이트 구조체(23)의 양측부에 사이드 월(28)을 형성시키는 공정을 더 실시할 수 있다. 이는 집적도를 증가시키기 위하여 상대적으로 좁은 폭을 지닌 게이트 구조체(23)가 요구되므로 나타나는 문제점을 방지하기 위함이다. 즉, 기판(21) 표면에 불순물을 주입하여 소스(22a) 및 드레인(22b)을 형성시킨 후, 열처리에 의해 불순물이 좁은 채널 영역으로 확산하여 상호 접촉될 우려가 있으므로, 이를 방지하기 위한 것이다.
이러한 공정을 설명하면, 도 3f 공정에서는 낮은 농도로 불순물을 기판(21) 양측부에 주입하여, 소스(22a) 및 드레인(22b)이 전기적으로 접촉하는 것을 방지한다.
그리고, 도 3g에 나타낸 바와 같이, 게이트 구조체(23)의 양측부에 절연성 물질을 도포하여 사이드 월(28)을 형성한다. 다음으로, 도 3h에 나타낸 바와 같이, 고농도의 불순물을 소스(22a) 및 드레인(22b) 영역에 주입하고, 통상적인 열처리 등의 공정을 실시하여 본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자를 완성한다.
상기한 바와 같은 공정에 의해 제조된 본 발명에 의한 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자를 종래 기술, 즉 도 1a 및 도 1b에 나타낸 메모리 소자들과 전기적 특성을 상호 비교를 하여 이를 도 4a 내지 도 4c에 나타내었다.
도 4a는 상기 도 1b, 도 1a 및 도 2 구조를 지닌 메모리 소자의 도핑 농도 프로파일을 순서대로 나타낸 것이다. 즉, 도 4a의 좌측은 도 1b와 같이 전하 저장층(15)의 일부를 삭제한 형태이다. 도 4a의 세가지 소자 모두 동일한 물질로 형성시킨 것이며, 우측의 구조는 본 발명에 의한 메모리 소자에 관한 것으로, 블로킹 산화층에 한 개의 단차 구조를 형성시킨 것이다.
도 4b는 세가지 메모리 소자 모두 동일한 게이트 전압 및 드레인 전압을 가하여 정보를 저장, 즉 전하 저장층(15, 25)의 트랩 사이트에 전자를 트랩시키는 경우 전자 밀도 프로파일을 나타낸 것이다.
여기서, A로 표시한 부분의 진한 영역은 가장 전자 밀도가 높은 영역을 나타 낸 것으로, 도 1a에 해당하는 종래의 일반적인 소노스 메모리 소자(도 4b의 가운데 소자)에 비해, 본 발명에 해당하는 우측의 메모리 소자에서 A 영역 내에 진한 부분이 매우 크게 나타나는 것을 알 수 있다. 따라서, 동일한 구동 전압을 가한 경우에 본 발명과 같이 전하 저장층(25)을 포함하는 비대칭형 유전체층을 지닌 메모리 소자는 높은 전자 주입 효율을 나타내는 것을 알 수 있다.
도 4c는 일반적인 메모리 소자의 정보 소거(data erasing) 시 가하는 전압을 3가지 소자 모두에 동일하게 인가한 경우의 전자 밀도 프로파일을 나타낸 도면이다.
도 4c를 참조하면, 좌측 및 가운데 소자인 종래 기술에 의한 메모리 소자에 비해, 우측에 나타낸 본 발명에 의한 메모리 소자의 전하 저장층(25)에서 전계 밀도가 크게 나타나는 것을 알 수 있다. 즉, B로 표시된 부분의 전하 저장층(25)에서 진한 부분의 전계 밀도가 가장 큰 것을 알 수 있으며, 도 4c의 좌측 및 가운데 소자의 경우에는 거의 나타나지 않음을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 유전체층을 포함하는 반도체 메모리 소자에서 게이트 유전체층에 하나 이상의 단차를 형성시켜 두께를 변화시킴으로써, 하나의 메모리 소 자 내에 문턱 전압이 다른 게이트 스택 구조를 실현시킬 수 있다. 이에 따라서, 작은 소비 전력으로 이온 주입 효율이 뛰어난 메모리 소자를 제공할 수 있다.
Claims (10)
- 제 1불순물 영역 및 제 2불순물 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상에 형성된 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서,상기 제 1불순물 영역 및 상기 제 2불순물 영역과 접촉하며, 상기 기판 상에 형성된 터널링 산화층;상기 터널링 산화층 상에 형성된 전하 저장층;상기 전하 저장층 상에 형성되며, 그 상면에 하나 이상의 단차를 포함하여 비대칭 구조로 형성된 블로킹 산화층; 및상기 블로킹 산화층 상에 형성된 게이트 전극층;을 포함하는 것을 특징으로 하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자.
- 삭제
- 삭제
- 제 1항에 있어서,상기 터널링 산화층은,실리콘 산화막(SiO2)을 포함하는 것을 특징으로 하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 전하 저장층은,질화 실리콘(Si3N4), MO, MON 또는 MSiON(M은 금속) 중 어느 하나를 포함하여 형성된 것을 특징으로 하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 블로킹 산화층은,Al2O3 또는 SiO2중 어느 하나를 포함하여 형성된 것을 특징으로 하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 게이트 전극은,폴리 실리콘, 금속 또는 금속 화합물 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자.
- (가) 반도체 기판 상에 터널링 산화층, 전하 저장층 및 블로킹 산화층을 순차적으로 형성시키고, 상기 블로킹 산화층의 비대칭적으로 형성시키기 위해 상기 블로킹 산화층 상면에 하나 이상의 단차를 형성시키는 단계;(나) 상기 유전체층 상부에 게이트 전극을 형성시키고, 상기 유전체층 및 상기 게이트 전극의 양측부를 제거하여 상기 기판 양측부를 노출시키는 단계; 및(다) 상기 노출된 기판 양측부에 불순물을 주입하여 제 1 불순물 영역 및 제 2 불순물 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자의 제조 방법.
- 삭제
- 제 8항에 있여서,상기 (다) 단계는,상기 게이트 구조체의 양측부에 사이드 월을 형성시키는 단계; 및상기 기판(21)의 양측부에 상기 (가) 단계의 불순물 보다 더 높은 밀도의 불순물을 주입하는 단계;를 포함하는 것을 특징으로 하는 비대칭 게이트 구조를 지닌 비휘발성 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040018748A KR100630680B1 (ko) | 2004-03-19 | 2004-03-19 | 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법 |
| CNA2005100542788A CN1670960A (zh) | 2004-03-19 | 2005-03-21 | 存储器件及其制造方法 |
| US11/084,106 US20050205923A1 (en) | 2004-03-19 | 2005-03-21 | Non-volatile memory device having an asymmetrical gate dielectric layer and method of manufacturing the same |
| JP2005082020A JP2005268808A (ja) | 2004-03-19 | 2005-03-22 | メモリ素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040018748A KR100630680B1 (ko) | 2004-03-19 | 2004-03-19 | 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050093422A KR20050093422A (ko) | 2005-09-23 |
| KR100630680B1 true KR100630680B1 (ko) | 2006-10-02 |
Family
ID=34985329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040018748A KR100630680B1 (ko) | 2004-03-19 | 2004-03-19 | 비대칭 게이트 유전체층을 지닌 비휘발성 메모리 소자 및그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20050205923A1 (ko) |
| JP (1) | JP2005268808A (ko) |
| KR (1) | KR100630680B1 (ko) |
| CN (1) | CN1670960A (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003266410A1 (en) * | 2003-07-30 | 2005-02-25 | Infineon Technologies Ag | High-k dielectric film, method of forming the same and related semiconductor device |
| US7531868B2 (en) * | 2005-09-21 | 2009-05-12 | Citizen Holdings Co., Ltd. | Non-volatile semiconductor memory device |
| US7317222B2 (en) * | 2006-01-27 | 2008-01-08 | Freescale Semiconductor, Inc. | Memory cell using a dielectric having non-uniform thickness |
| US7391659B2 (en) | 2006-01-27 | 2008-06-24 | Freescale Semiconductor, Inc. | Method for multiple step programming a memory cell |
| JP4316627B2 (ja) * | 2007-03-07 | 2009-08-19 | 三井金属鉱業株式会社 | フレキシブル配線基材並びに半導体装置及びその製造方法 |
| JP2009182211A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 半導体装置 |
| US20090309139A1 (en) * | 2008-06-13 | 2009-12-17 | International Business Machines Corporation | Asymmetric gate electrode and method of manufacture |
| CN103855164A (zh) * | 2012-12-07 | 2014-06-11 | 旺宏电子股份有限公司 | 半导体装置及其制造方法与操作方法 |
| US10276679B2 (en) * | 2017-05-30 | 2019-04-30 | Vanguard International Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
| US10896962B2 (en) | 2019-05-29 | 2021-01-19 | International Business Machines Corporation | Asymmetric threshold voltages in semiconductor devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897354A (en) | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
| JP2003078043A (ja) * | 2001-08-31 | 2003-03-14 | Toshiba Corp | 半導体記憶装置 |
| US20050145919A1 (en) | 2004-01-02 | 2005-07-07 | Ko-Hsing Chang | [multi-level memory cell] |
Family Cites Families (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917830A (en) * | 1996-10-18 | 1999-06-29 | General Instrument Corporation | Splicing compressed packetized digital video streams |
| DE69703705T2 (de) * | 1996-11-26 | 2001-06-21 | British Telecomm Public Ltd Co | Kommunikationssystem |
| US6590979B1 (en) * | 1997-05-29 | 2003-07-08 | Macrovision Corporation | Method and apparatus for compression compatible video scrambling |
| US7565546B2 (en) * | 1999-03-30 | 2009-07-21 | Sony Corporation | System, method and apparatus for secure digital content transmission |
| US7730300B2 (en) * | 1999-03-30 | 2010-06-01 | Sony Corporation | Method and apparatus for protecting the transfer of data |
| US6697489B1 (en) * | 1999-03-30 | 2004-02-24 | Sony Corporation | Method and apparatus for securing control words |
| JP4923318B2 (ja) * | 1999-12-17 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| KR20010066386A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 플래시 메모리의 게이트전극 제조방법 |
| ES2312483T3 (es) * | 2000-07-14 | 2009-03-01 | Irdeto Access B.V. | Arquitectura de difusion segura de datos por paquetes. |
| WO2002029509A2 (en) * | 2000-10-03 | 2002-04-11 | Vidius Inc. | Secure distribution of digital content |
| US20020066101A1 (en) * | 2000-11-27 | 2002-05-30 | Gordon Donald F. | Method and apparatus for delivering and displaying information for a multi-layer user interface |
| TW494544B (en) * | 2001-05-03 | 2002-07-11 | Shr Min | Structure and manufacture method of non-volatile memory |
| US7895616B2 (en) * | 2001-06-06 | 2011-02-22 | Sony Corporation | Reconstitution of program streams split across multiple packet identifiers |
| US7747853B2 (en) * | 2001-06-06 | 2010-06-29 | Sony Corporation | IP delivery of secure digital content |
| US7139398B2 (en) * | 2001-06-06 | 2006-11-21 | Sony Corporation | Time division partial encryption |
| US7350082B2 (en) * | 2001-06-06 | 2008-03-25 | Sony Corporation | Upgrading of encryption |
| US6633692B2 (en) * | 2001-07-31 | 2003-10-14 | The National University Of Singapore | High carrier injection optical waveguide switch |
| US7823174B2 (en) * | 2002-01-02 | 2010-10-26 | Sony Corporation | Macro-block based content replacement by PID mapping |
| US7292690B2 (en) * | 2002-01-02 | 2007-11-06 | Sony Corporation | Video scene change detection |
| US7376233B2 (en) * | 2002-01-02 | 2008-05-20 | Sony Corporation | Video slice and active region based multiple partial encryption |
| US7233669B2 (en) * | 2002-01-02 | 2007-06-19 | Sony Corporation | Selective encryption to enable multiple decryption keys |
| US7242773B2 (en) * | 2002-09-09 | 2007-07-10 | Sony Corporation | Multiple partial encryption using retuning |
| US7039938B2 (en) * | 2002-01-02 | 2006-05-02 | Sony Corporation | Selective encryption for video on demand |
| US7155012B2 (en) * | 2002-01-02 | 2006-12-26 | Sony Corporation | Slice mask and moat pattern partial encryption |
| US7215770B2 (en) * | 2002-01-02 | 2007-05-08 | Sony Corporation | System and method for partially encrypted multimedia stream |
| US7218738B2 (en) * | 2002-01-02 | 2007-05-15 | Sony Corporation | Encryption and content control in a digital broadcast system |
| US7292691B2 (en) * | 2002-01-02 | 2007-11-06 | Sony Corporation | Progressive video refresh slice detection |
| US7765567B2 (en) * | 2002-01-02 | 2010-07-27 | Sony Corporation | Content replacement by PID mapping |
| US7302059B2 (en) * | 2002-01-02 | 2007-11-27 | Sony Corporation | Star pattern partial encryption |
| DE10212656A1 (de) * | 2002-03-21 | 2003-10-02 | Scm Microsystems Gmbh | Selektive Verschlüsselung von Multimediadaten |
| DE10223202A1 (de) * | 2002-05-24 | 2003-12-11 | Fraunhofer Ges Forschung | Photodiode |
| US7530084B2 (en) * | 2002-05-28 | 2009-05-05 | Sony Corporation | Method and apparatus for synchronizing dynamic graphics |
| US8818896B2 (en) * | 2002-09-09 | 2014-08-26 | Sony Corporation | Selective encryption with coverage encryption |
| US8572408B2 (en) * | 2002-11-05 | 2013-10-29 | Sony Corporation | Digital rights management of a digital device |
| US7724907B2 (en) * | 2002-11-05 | 2010-05-25 | Sony Corporation | Mechanism for protecting the transfer of digital content |
| US8645988B2 (en) * | 2002-12-13 | 2014-02-04 | Sony Corporation | Content personalization for digital content |
| US8667525B2 (en) * | 2002-12-13 | 2014-03-04 | Sony Corporation | Targeted advertisement selection from a digital stream |
| US6824291B2 (en) * | 2003-01-17 | 2004-11-30 | Michelle Vautrin | Pocketbook light |
| US20040165586A1 (en) * | 2003-02-24 | 2004-08-26 | Read Christopher Jensen | PID filters based network routing |
| US7409702B2 (en) * | 2003-03-20 | 2008-08-05 | Sony Corporation | Auxiliary program association table |
| US7292692B2 (en) * | 2003-03-25 | 2007-11-06 | Sony Corporation | Content scrambling with minimal impact on legacy devices |
| US20050036067A1 (en) * | 2003-08-05 | 2005-02-17 | Ryal Kim Annon | Variable perspective view of video images |
| US20050066357A1 (en) * | 2003-09-22 | 2005-03-24 | Ryal Kim Annon | Modifying content rating |
| US7263187B2 (en) * | 2003-10-31 | 2007-08-28 | Sony Corporation | Batch mode session-based encryption of video on demand content |
| US7343013B2 (en) * | 2003-12-16 | 2008-03-11 | Sony Corporation | Composite session-based encryption of video on demand content |
| US20050097597A1 (en) * | 2003-10-31 | 2005-05-05 | Pedlow Leo M.Jr. | Hybrid storage of video on demand content |
| US7346163B2 (en) * | 2003-10-31 | 2008-03-18 | Sony Corporation | Dynamic composition of pre-encrypted video on demand content |
| US20050097596A1 (en) * | 2003-10-31 | 2005-05-05 | Pedlow Leo M.Jr. | Re-encrypted delivery of video-on-demand content |
| US7620180B2 (en) * | 2003-11-03 | 2009-11-17 | Sony Corporation | Preparation of content for multiple conditional access methods in video on demand |
| US7853980B2 (en) * | 2003-10-31 | 2010-12-14 | Sony Corporation | Bi-directional indices for trick mode video-on-demand |
| US20050102702A1 (en) * | 2003-11-12 | 2005-05-12 | Candelore Brant L. | Cablecard with content manipulation |
| US20050169473A1 (en) * | 2004-02-03 | 2005-08-04 | Candelore Brant L. | Multiple selective encryption with DRM |
| US8194655B2 (en) * | 2004-08-05 | 2012-06-05 | Dust Networks, Inc. | Digraph based mesh communication network |
| US7196935B2 (en) * | 2004-05-18 | 2007-03-27 | Micron Technolnology, Inc. | Ballistic injection NROM flash memory |
| DE102004032528C5 (de) * | 2004-07-06 | 2012-04-05 | Khs Gmbh | Verfahren zum Durchführen eines Rollenwechsels bei einer Versorgungseinheit zum Zuführen eines bahnartigen Flachmaterials an eine Verpackungsmaschine oder dergleichen Verarbeitungsmaschine sowie Versorgungseinheit zum Durchführen dieses Verfahrens |
| US20060130119A1 (en) * | 2004-12-15 | 2006-06-15 | Candelore Brant L | Advanced parental control for digital content |
| US8041190B2 (en) * | 2004-12-15 | 2011-10-18 | Sony Corporation | System and method for the creation, synchronization and delivery of alternate content |
-
2004
- 2004-03-19 KR KR1020040018748A patent/KR100630680B1/ko not_active IP Right Cessation
-
2005
- 2005-03-21 CN CNA2005100542788A patent/CN1670960A/zh active Pending
- 2005-03-21 US US11/084,106 patent/US20050205923A1/en not_active Abandoned
- 2005-03-22 JP JP2005082020A patent/JP2005268808A/ja not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897354A (en) | 1996-12-17 | 1999-04-27 | Cypress Semiconductor Corporation | Method of forming a non-volatile memory device with ramped tunnel dielectric layer |
| JP2003078043A (ja) * | 2001-08-31 | 2003-03-14 | Toshiba Corp | 半導体記憶装置 |
| US20050145919A1 (en) | 2004-01-02 | 2005-07-07 | Ko-Hsing Chang | [multi-level memory cell] |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050205923A1 (en) | 2005-09-22 |
| JP2005268808A (ja) | 2005-09-29 |
| CN1670960A (zh) | 2005-09-21 |
| KR20050093422A (ko) | 2005-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2973710B1 (en) | Floating gate memory cells in vertical memory | |
| KR100474176B1 (ko) | 멀티비트 메모리셀의 제조방법 | |
| KR100221062B1 (ko) | 플래시메모리 및 그 제조방법 | |
| US6815764B2 (en) | Local SONOS-type structure having two-piece gate and self-aligned ONO and method for manufacturing the same | |
| US7811886B2 (en) | Split-gate thin film storage NVM cell with reduced load-up/trap-up effects | |
| US7227219B2 (en) | Charge trapping memory cell and fabrication method | |
| TWI359461B (en) | Recess channel flash architecture for reduced shor | |
| CN100477266C (zh) | 包括多层隧道势垒的非易失存储器件及其制造方法 | |
| US7855411B2 (en) | Memory cell | |
| US8114742B2 (en) | Nonvolatile semiconductor memory and method of manufacturing the same | |
| US20060091458A1 (en) | Nonvolatile memory device and method of manufacturing the same | |
| US20080290397A1 (en) | Memory cell and method for manufacturing and operating the same | |
| US20050205923A1 (en) | Non-volatile memory device having an asymmetrical gate dielectric layer and method of manufacturing the same | |
| JP2004312009A (ja) | 逆自己整合方式を利用したツインｏｎｏ形態のｓｏｎｏｓメモリ素子製造方法 | |
| KR20030019917A (ko) | 메모리 셀, 메모리 셀 장치 및 그 제조 방법 | |
| US7586137B2 (en) | Non-volatile memory device and method of fabricating the same | |
| US7132337B2 (en) | Charge-trapping memory device and method of production | |
| JP2005142354A (ja) | 不揮発性半導体記憶装置及びその駆動方法及びその製造方法 | |
| KR20040072342A (ko) | 소노스 기억셀 및 그 제조방법 | |
| US20050173766A1 (en) | Semiconductor memory and manufacturing method thereof | |
| TW200805632A (en) | Memory device and manufacturing method and operating method thereof | |
| US10312254B2 (en) | Semiconductor device and a manufacturing method thereof | |
| TWI323938B (en) | Non-volatile memory and operation and fabrication of the same | |
| CN116782658B (zh) | 半导体结构及其形成方法 | |
| KR20080037229A (ko) | 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |