KR100609555B1 - Semiconductor memory device and word line operation method thereof - Google Patents

Semiconductor memory device and word line operation method thereof Download PDF

Info

Publication number
KR100609555B1
KR100609555B1 KR1020040049623A KR20040049623A KR100609555B1 KR 100609555 B1 KR100609555 B1 KR 100609555B1 KR 1020040049623 A KR1020040049623 A KR 1020040049623A KR 20040049623 A KR20040049623 A KR 20040049623A KR 100609555 B1 KR100609555 B1 KR 100609555B1
Authority
KR
South Korea
Prior art keywords
word line
word lines
memory device
semiconductor memory
word
Prior art date
Application number
KR1020040049623A
Other languages
Korean (ko)
Other versions
KR20060000686A (en
Inventor
김승완
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040049623A priority Critical patent/KR100609555B1/en
Publication of KR20060000686A publication Critical patent/KR20060000686A/en
Application granted granted Critical
Publication of KR100609555B1 publication Critical patent/KR100609555B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 워드라인 구동방법에 관한 것으로서, 보다 상세하게는 매트의 복수개의 워드라인 중 인접한 두 워드라인을 연결시켜, 데이터 리드/라이트 시에 인접한 두 워드라인을 동시에 구동시킴으로써 로오 어드레스 핀을 감소시키고 서브 워드라인 디코더의 면적소모를 감소시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a word line driving method, and more particularly, by connecting two adjacent word lines among a plurality of word lines of a mat and simultaneously driving two adjacent word lines during data read / write. This technique reduces pins and reduces the area consumption of the sub wordline decoder.

이를 위해, 본 발명은 반도체 메모리 장치의 매트의 복수개의 워드라인 중 인접한 두 워드라인을 스트래핑부를 통해 연결시키고 스트래핑부의 상부에 게이트 전압을 인가하기 위한 게이트 승압콘택을 형성하여, 상기 셀의 데이터의 입출력 시 상기 인접한 두 워드라인을 함께 구동하는 것을 특징으로 한다.To this end, the present invention connects two adjacent word lines of a plurality of word lines of the mat of the semiconductor memory device through the strapping portion and forms a gate boost contact for applying a gate voltage on the strapping portion, thereby inputting and outputting data of the cell. The two adjacent word lines are driven together.

Description

반도체 메모리 장치 및 그 워드라인 구동방법{Semiconductor memory device and word line operation method thereof}Semiconductor memory device and word line driving method

도 1은 종래의 반도체 메모리 장치의 구성의 개략도.1 is a schematic diagram of a configuration of a conventional semiconductor memory device.

도 2는 종래의 반도체 메모리 장치의 선택된 셀의 데이터의 센싱경로를 나타내는 도면.2 is a diagram illustrating a sensing path of data of a selected cell of a conventional semiconductor memory device.

도 3은 본 발명의 실시예에 따른 종래의 반도체 메모리 장치의 선택된 셀의 데이터의 센싱경로를 나타내는 도면.3 is a diagram illustrating a sensing path of data of a selected cell of a conventional semiconductor memory device according to an exemplary embodiment of the present invention.

본 발명은 반도체 메모리 장치 및 워드라인 구동방법에 관한 것으로서, 보다 상세하게는 매트의 복수개의 워드라인 중 인접한 두 워드라인을 연결시켜, 데이터 리드/라이트 시에 인접한 두 워드라인을 동시에 구동시킴으로써 로오 어드레스 핀을 감소시키고 서브 워드라인 디코더의 면적소모를 감소시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a word line driving method, and more particularly, by connecting two adjacent word lines among a plurality of word lines of a mat and simultaneously driving two adjacent word lines during data read / write. This technique reduces pins and reduces the area consumption of the sub wordline decoder.

일반적으로, 반도체 메모리 장치는 복수의 메모리 셀(cell)에 데이터를 라이트하거나 저장된 데이터를 리드동작을 수행한다.In general, a semiconductor memory device writes data to a plurality of memory cells or reads stored data.

이를 위해, 반도체 메모리 장치는 복수개의 셀 중 데이터를 리드/라이트를 수행할 해당 셀을 선택해야 하고, 해당 셀을 선택하기 위해서는 그 셀의 주소정보에 해당하는 1개의 워드라인과 1개의 비트라인을 먼저 선택해야 한다.To this end, the semiconductor memory device must select a corresponding cell to read / write data from among a plurality of cells, and in order to select the corresponding cell, one word line and one bit line corresponding to the address information of the cell are selected. You must choose first.

이때, 반도체 메모리 장치는 입력되는 로오 어드레스를 디코딩하여 그 결과에 따라 1 개의 워드라인을 선택하고, 컬럼 어드레스를 디코딩하여 그 결과에 따라 1개의 비트라인을 선택한다.At this time, the semiconductor memory device decodes the input row address and selects one word line according to the result, and decodes the column address and selects one bit line according to the result.

도 1은 종래의 반도체 메모리 장치의 구성의 개략도이다.1 is a schematic diagram of a configuration of a conventional semiconductor memory device.

종래의 반도체 메모리 장치는 워드라인 디코더(10), 복수개의 워드라인과 복수개의 비트라인에 의해 각각 선택되는 복수개의 셀로 구성된 메모리 셀 어레이(20), 센스앰프(30), 컬럼 디코더(40), 및 출력버퍼(50)를 구비한다. 도 1에서는 도시되고 있지 않으나, 반도체 메모리 장치는 다수의 감지 증폭장치 등의 주변회로를 더 포함한다.A conventional semiconductor memory device includes a word line decoder 10, a memory cell array 20 including a plurality of word lines and a plurality of bit lines respectively, a sense amplifier 30, a column decoder 40, And an output buffer 50. Although not shown in FIG. 1, the semiconductor memory device further includes peripheral circuits such as a plurality of sense amplifiers.

종래의 반도체 메모리 장치의 데이터 출력동작을 예로 설명하기로 한다.A data output operation of a conventional semiconductor memory device will be described as an example.

먼저, 워드라인 디코더(10)가 로오 어드레스 X-ADD를 디코딩하여 그 결과에 따라 메모리 셀 어레이(20) 상에 배치된 복수개의 워드라인 중 하나의 워드라인이 선택된다. 선택된 워드라인에 연결된 셀의 데이터를 모두 센스앰프(30)로 전달하여 센싱 및 증폭시킨다. 한편, 컬럼 디코더(40)는 컬럼 어드레스 Y-ADD를 디코딩하여 그 결과에 따라 복수개의 비트라인 중 하나의 비트라인을 선택한다. 그 후, 센스앰프(40)는 증폭한 데이터 중 선택된 비트라인의 데이터만을 출력버퍼(50)로 출력시킨다.First, the word line decoder 10 decodes the row address X-ADD so that one word line of the plurality of word lines arranged on the memory cell array 20 is selected according to the result. All data of the cell connected to the selected word line are transferred to the sense amplifier 30 to sense and amplify. Meanwhile, the column decoder 40 decodes the column address Y-ADD and selects one bit line from among the plurality of bit lines according to the result. Thereafter, the sense amplifier 40 outputs only the data of the selected bit line among the amplified data to the output buffer 50.

도 2는 종래의 반도체 메모리 장치의 선택된 셀의 데이터의 센싱경로를 나타 내는 도면으로서, 1개의 워드라인이 선택되고 비트라인으로 센싱되는 경로를 나타낸다. FIG. 2 is a diagram illustrating a sensing path of data of a selected cell of a conventional semiconductor memory device, and illustrates a path in which one word line is selected and sensed as a bit line.

1개의 매트(MAT) 당 4개의 셀을 구비하는 경우, 워드라인 구동부를 통해 한 개의 워드라인이 선택되면 선택된 워드라인에 연결된 4개의 셀의 데이터가 비트라인으로 전달된다.When four cells are provided per mat, when one word line is selected through the word line driver, data of four cells connected to the selected word line is transferred to the bit line.

즉, 도 2에 도시한 바와 같이, 복수개의 워드라인 WL1 내지 WL5 중에서 워드라인 WL2이 선택되어 구동되면, 워드라인 WL2에 연결된 셀의 데이터가 각각 비트라인으로 전달된다.That is, as shown in FIG. 2, when the word line WL2 is selected and driven from the plurality of word lines WL1 to WL5, data of a cell connected to the word line WL2 is transferred to the bit line.

이와같이, 워드라인을 하나씩 선택하기 위한 로오 어드레스를 각각 입출력하는 로오 어드레스 핀의 수가 많이 필요되어 칩의 면적소모를 증가시키는 문제점이 있다.As described above, the number of row address pins for inputting and outputting row addresses for selecting word lines one by one is required, which increases the area consumption of the chip.

또한, 워드라인 디코더(10)가 하나의 워드라인을 선택하기 위해서는 워드라인 디코더를 통해 복수개의 로오 어드레스를 조합해야 하며, 매번 하나의 워드라인을 선택하므로 로오 어드레스를 조합하기 위한 워드라인 디코더의 크기가 커져 칩 전체의 면적소모가 큰 문제점이 있다.In addition, in order for the word line decoder 10 to select one word line, a plurality of row addresses must be combined through the word line decoder, and since one word line is selected each time, the size of the word line decoder for combining the row addresses There is a problem in that the area consumption of the entire chip is large.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 1개의 매트당 2개의 워드라인을 동시에 구동시켜 로오 어드레스 핀의 개수를 감소시켜 칩 면적소모를 감소시키는데 있다.An object of the present invention for solving the above problems is to drive two word lines per mat at the same time to reduce the number of row address pins to reduce chip area consumption.

또한, 서브 워드라인 디코더의 디코딩 효율을 향상시켜 메모리 셀 효율을 증 가시키는데 있다. In addition, the memory cell efficiency is increased by improving the decoding efficiency of the sub word line decoder.

상기 과제를 달성하기 위한 본 발명은 복수개의 워드라인과 복수개의 비트라인이 직각교차하여 셀을 이루고 복수개의 비트라인에 연결되어 상기 셀의 데이터를 증폭하는 센스앰프를 포함하는 반도체 메모리 장치에 있어서,According to another aspect of the present invention, there is provided a semiconductor memory device including a sense amplifier for amplifying data of a cell by forming a cell with a plurality of word lines and a plurality of bit lines crossing at right angles.

인접한 일정수의 워드라인을 연결하는 스트래핑부와, 상기 스트래핑부의 상부에 게이트 전압을 인가하기 위하여 형성된 게이트 승압콘택을 포함하여, 상기 셀의 데이터의 입출력 시 상기 인접한 일정수의 워드라인을 함께 구동하는 것을 특징으로 한다.A strapping unit connecting adjacent predetermined number of word lines and a gate boosting contact formed to apply a gate voltage to the upper portion of the strapping unit to drive the adjacent predetermined number of word lines together when inputting and outputting data of the cell. It is characterized by.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 종래의 반도체 메모리 장치의 선택된 셀의 데이터의 센싱경로를 나타내는 도면이다. 3 is a diagram illustrating a sensing path of data of a selected cell of a conventional semiconductor memory device according to an exemplary embodiment of the present invention.

본 발명은 1 매트 기준으로 두개의 워드라인을 선택하는 방식을 취한다.The present invention takes the manner of selecting two word lines on a one mat basis.

도 3에 도시한 바와같이, 메모리 셀 어레이 상에 복수개의 워드라인 WL1 내지 WL8과 복수개의 비트라인 BL1 내지 BL3이 서로 직각 방향으로 배치된다.As illustrated in FIG. 3, a plurality of word lines WL1 to WL8 and a plurality of bit lines BL1 to BL3 are disposed in a direction perpendicular to each other on the memory cell array.

복수개의 워드라인 WL1 내지 WL8과 복수개의 비트라인 BL1 내지 BL3에 연결되는 셀(101)이 액티브영역(102) 상에 형성되고, 복수개의 비트라인 BL1 내지 BL3 중 인접한 2개의 비트라인끼리 하나의 센스앰프(103)에 연결된다. 센스앰프(103)는 비트라인을 통해 입력되는 데이터를 센싱 및 증폭한다.Cells 101 connected to the plurality of word lines WL1 to WL8 and the plurality of bit lines BL1 to BL3 are formed on the active region 102, and two adjacent bit lines among the plurality of bit lines BL1 to BL3 are sensed. It is connected to the amplifier 103. The sense amplifier 103 senses and amplifies data input through the bit line.

이때, 복수개의 워드라인 WL1 내지 WL8 중 인접하는 두개의 워드라인을 워드라인 스트래핑부(104)를 통해 연결시킨다. 워드라인 스트래핑부(104)는 워드라인과 동일 물질을 사용하는 것이 바람직하다. 각각의 워드라인 스트래핑부(104)상에 게이트 승압콘택(105)을 형성하고, 게이트 승압콘택(105)을 통해 승압전압을 가하여 두 개의 게이트(워드라인)가 동시에 구동되도록 한다. 그에 따라, 선택된 두 워드라인은 연결된 셀들의 데이터를 모두 각 비트라인으로 전달하고, 각 비트라인에 연결된 좌우의 센스앰프(103)에서 각 데이터를 센싱 및 증폭된다.At this time, two adjacent word lines of the plurality of word lines WL1 to WL8 are connected through the word line strapping unit 104. The word line strapping unit 104 preferably uses the same material as the word line. A gate boost contact 105 is formed on each word line strapping unit 104 and a boost voltage is applied through the gate boost contact 105 so that two gates (word lines) are simultaneously driven. Accordingly, the selected two word lines transfer all the data of the connected cells to each bit line, and sense and amplify each data in the left and right sense amplifiers 103 connected to each bit line.

예를들어, 8비트 데이터를 출력하는 경우, 선택된 두 개의 워드라인 WL3, WL4에 연결된 4개의 셀(101)의 데이터는 각각 근접한 비트라인에 전달되어 각 비트라인과 연결된 좌우의 센스앰프(103)로 전달된다. For example, in the case of outputting 8-bit data, data of four cells 101 connected to two selected word lines WL3 and WL4 are transferred to adjacent bit lines, respectively, and the left and right sense amplifiers 103 connected to each bit line are provided. Is delivered to.

상기와 같이 두 개의 워드라인을 동시에 선택하여 구동시키면 워드라인을 구동시킬 때 마다 로오 어드레스 핀 한개씩 감소시킬 수 있게 된다.As described above, when two word lines are selected and driven at the same time, one row address pin can be reduced by each word line driving.

예를 들어, 8비트 데이터를 출력하는 경우, 종래의 서브 워드라인 디코더(미도시)가 하나의 워드라인마다 구비되어 8:1 코딩방식을 취하였으나, 본 발명에서는 워드라인 스트래핑부(104)에 의해 2개의 워드라인씩 구동되므로, 서브 워드라인 디코더(미도시)가 2개의 워드라인마다 구비되어 4:1 코딩방식을 취하여 단순화되어 칩 내의 서브 워드라인 디코더의 면적소모가 감소된다. For example, in the case of outputting 8-bit data, a conventional sub word line decoder (not shown) is provided for each word line to take an 8: 1 coding scheme. However, in the present invention, the word line strapping unit 104 is used. Since two word lines are driven by two word lines, a sub word line decoder (not shown) is provided every two word lines to simplify the 4: 1 coding scheme, thereby reducing the area consumption of the sub word line decoder in the chip.

이상에서 살펴본 바와 같이, 본 발명은 인접한 두 워드라인을 동시에 구동시킴으로써 로오 어드레스 핀의 수를 감소시키므로 칩의 면적소모를 감소시키는 효과가 있다. As described above, the present invention reduces the area consumption of the chip since the number of row address pins is reduced by simultaneously driving two adjacent word lines.

또한, 두 워드라인씩 구동시키므로 서브 워드라인 디코더의 디코딩 횟수가 감소하여 서브 워드라인 디코더의 면적소모가 감소되는 효과가 있다.In addition, since the number of decoding of the sub word line decoder is reduced because the two word lines are driven, the area consumption of the sub word line decoder is reduced.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (6)

복수개의 워드라인과 복수개의 비트라인이 직각교차하여 셀을 이루고 복수개의 비트라인에 연결되어 상기 셀의 데이터를 증폭하는 센스앰프를 포함하는 반도체 메모리 장치에 있어서,A semiconductor memory device comprising a sense amplifier configured to form a cell by crossing a plurality of word lines and a plurality of bit lines at right angles, and connected to the plurality of bit lines to amplify data of the cell. 인접한 일정수의 워드라인을 연결하는 스트래핑부; 및A strapping unit connecting adjacent predetermined number of word lines; And 상기 스트래핑부의 상부에 게이트 전압을 인가하기 위하여 형성된 게이트 승압콘택;A gate boost contact formed to apply a gate voltage to the strapping part; 을 포함하여, 상기 셀의 데이터의 입출력 시 상기 인접한 일정수의 워드라인을 함께 구동하는 것을 특징으로 하는 반도체 메모리 장치.And driving the adjacent predetermined number of word lines together when inputting / outputting data of the cell. 제 1항에 있어서, 상기 스트래핑부는 두개의 워드라인을 연결함을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the strapping unit connects two word lines. 워드라인을 선택하여 선택된 상기 워드라인에 연결된 셀의 데이터를 출력하는 반도체 메모리 장치의 워드라인 구동방법에 있어서, A word line driving method of a semiconductor memory device for selecting a word line and outputting data of a cell connected to the selected word line. 로오 어드레스를 디코딩하여 로오 어드레스를 선택하는 단계; 및Decoding the row address to select the row address; And 상기 로오 어드레스에 해당하는 워드라인을 인접한 워드라인과 함께 구동하는 단계;Driving a word line corresponding to the row address together with an adjacent word line; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동방법.Word line driving method of a semiconductor memory device comprising a. 제 3항에 있어서, 상기 워드라인은 The method of claim 3, wherein the word line 인접한 워드라인과 동일 물질로 패터닝된 스트래핑부로 연결되도록 형성됨을 특징으로 하는 반도체 메모리 장치의 워드라인 구동방법. A word line driving method of a semiconductor memory device, characterized in that it is formed so as to be connected to the strapping portion patterned by the same material as the adjacent word line. 제 4항에 있어서, 상기 워드라인을 구동하는 단계는The method of claim 4, wherein driving the word line comprises: 상기 스트래핑부의 상부에 형성된 게이트 승압콘택에 게이트 전압을 인가하여 인접한 일정수의 워드라인을 동시에 구동하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 구동방법.And driving a predetermined number of adjacent word lines simultaneously by applying a gate voltage to a gate boosting contact formed on the strapping portion. 제 5항에 있어서, 상기 인접한 일정수의 워드라인은 두개의 워드라인임을 특징으로 하는 반도체 메모리 장치.6. The semiconductor memory device of claim 5, wherein the adjacent predetermined number of word lines are two word lines.
KR1020040049623A 2004-06-29 2004-06-29 Semiconductor memory device and word line operation method thereof KR100609555B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040049623A KR100609555B1 (en) 2004-06-29 2004-06-29 Semiconductor memory device and word line operation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049623A KR100609555B1 (en) 2004-06-29 2004-06-29 Semiconductor memory device and word line operation method thereof

Publications (2)

Publication Number Publication Date
KR20060000686A KR20060000686A (en) 2006-01-06
KR100609555B1 true KR100609555B1 (en) 2006-08-08

Family

ID=37103953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049623A KR100609555B1 (en) 2004-06-29 2004-06-29 Semiconductor memory device and word line operation method thereof

Country Status (1)

Country Link
KR (1) KR100609555B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100934858B1 (en) 2008-03-19 2009-12-31 주식회사 하이닉스반도체 Semiconductor memory device

Also Published As

Publication number Publication date
KR20060000686A (en) 2006-01-06

Similar Documents

Publication Publication Date Title
JP4452463B2 (en) Flash memory device having decoder capable of reducing layout area and performing independent operation for each bank
US6707729B2 (en) Physically alternating sense amplifier activation
KR100538883B1 (en) Semiconductor memory apparatus
JP5117044B2 (en) Semiconductor memory device having layout for minimizing area of sense amplifier and word line driver region
CN1508805A (en) Intergrated circuit device comprising input/output wire pair and precharging circuit
JP2013114739A (en) Semiconductor device
JP2009016037A (en) Flash memory having high redundancy efficiency, integrated circuit memory device, and method for driving flash memory device
JPH02154391A (en) Semiconductor storage device
JP5106200B2 (en) Semiconductor memory device and semiconductor memory system
JP4564337B2 (en) Bit cell array for preventing coupling phenomenon in read-only memory
JPH0869696A (en) Semiconductor storage
US8391085B2 (en) Semiconductor memory device capable of matching the timing between sub-amplifier control signal and column selection signal
KR100374632B1 (en) Semiconductor memory device and method for controlling memory cell array block thereof
JP2005092969A5 (en)
KR100609555B1 (en) Semiconductor memory device and word line operation method thereof
JP4348228B2 (en) Ferroelectric memory
US6498764B1 (en) Flash memory device having a multi-bank structure
US8023303B2 (en) Semiconductor memory device and memory access method
US7298657B2 (en) Ferroelectric random access memory
US6069835A (en) Semiconductor memory device
US6327169B1 (en) Multiple bit line memory architecture
US6791860B2 (en) Read-only memory with reduced loading value
KR100351991B1 (en) Data writing circuit for semiconductor memory
US5973986A (en) Memory device including a column decoder for decoding five columns
JP3868409B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee