KR100604657B1

KR100604657B1 - 최적화된 내부전압을 공급할 수 있는 전원공급회로를구비하는 반도체 메모리 장치

Info

Publication number: KR100604657B1
Application number: KR1020040031954A
Authority: KR
Inventors: 이강설; 이재진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-05-06
Filing date: 2004-05-06
Publication date: 2006-07-25
Also published as: US7514986B2; US20080129373A1; US7348828B2; KR20050106893A; US20050248385A1

Abstract

본 발명은 현재 공급하는 내부전압의 드라이버빌러티를 현재 반도체 장치의 동작상태에 따라 조절하여 출력할 수 있는 전압공급회로를 제공하기 위한 것으로, 이를 위해 본 발명은 내부전압의 전압레벨을 감지하는 내부전압감지수단; 상기 내부전압감지수단에서 감지한 내부전압 레벨에 응답하여 발진시킨 제1 클럭신호를 출력하거나 또는 입력되는 제2 클럭신호를 전하펌핑용 클럭신호로 출력하는 클럭발진수단; 데이터억세스를 위한 구동시에 소모되는 전류량에 대응하는 주기를 가지는 상기 제2 클럭신호를 상기 클럭발진수단으로 공급하고, 상기 제2 클럭신호가 공급되는 구간에서는 상기 클럭발진수단의 발진동작을 중지시키기 위한 내부전압 제어수단; 및 상기 전하펌핑용 클럭신호에 대응하여 전하량을 공급함으로서 내부동작에 필요한 상기 내부전압을 출력하는 내부전압 생성용 전하펌핑수단을 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 링발진기, 내부전원, 전하펌프회로, 액티브모드, 스텐바이모드.

Description

최적화된 내부전압을 공급할 수 있는 전원공급회로를 구비하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH VOLTAGE SUPPLIER FOR PROVIDING OPTIMIZING OPERATION VOLTAGE}

도1은 종래기술에 의해 반도체 메모리 장치에서 내부동작에 사용되는 전압을 생성하기 위한 전압공급회로를 나타내는 블럭구성도.

도2는 도1에 도시된 제1 링발진기를 나타내는 회로도.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 전압공급회로를 나타내는 블럭구성도.

도4는 도3에 도시된 전압공급회로를 보다 자세하게 나타내는 블럭구성도.

도5는 도4에 도시된 내부전압 제어부를 나타내는 블럭구성도.

도6은 도4에 도시된 제2 클럭발진기를 나타내는 회로도.

* 도면의 주요부분에 대한 부호설명 *

I1 ~ I21 : 인버터

ND1 ~ ND2 : 낸드게이트

NOR1 ~ NOR2 : 노어게이트

C1 ~ C32 : 캐패시터

본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 장치의 내부동작을 위한 내부전압을 공급하는 전원공급회로에 관한 것이다.

통상적으로 반도체장치 특히 메모리 장치는 외부로 부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 다양한 내부전압을 생성하여 사용하고 있다.

메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(Vcore), 워드라인을 구동하거나 오버드라이빙시에 사용되는 고전압(Vpp), 코어영역의 앤모스트랜지스터 벌크(bulk)전압으로 공급되는 저전압(Vbb)등이 있다.

여기서 코어전압(Vcore)은 외부에서 입력되는 전원전압(VDD)을 일정한 레벨로 감압하여 공급하면 되나, 고전압(Vpp)은 외부로부터 입력되는 전원전압(VDD)보다 높은 전압레벨을 가지며, 저전압(Vbb)은 외부로 부터 입력되는 접지전압(VSS)보다 낮은 전압레벨을 유지하기 때문에, 고전압(Vpp)과 저전압(Vbb)을 생성하는 전압공급회로가 반도체 장치의 내부에 필요하게 된다.

도1은 종래기술에 의해 반도체 메모리 장치에서 내부동작에 사용되는 전압을 생성하기 위한 전압공급회로를 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, 종래기술에 의한 메모리 장치의 전압공급회로는 저전압(Vbb)을 생성하기 위해서 기준전압(Vref1)에 대한 저전압(Vbb)의 전압레벨을 감지하는 저전압감지기(11)와, 저전압감지기(11)에서 감지된 결과에 의해 인에이블되어 일정한 주기를 가지는 발진파형을 생성하여 출력하는 제1 링발진기(21)와, 제1 링발진기(21)에서 출력하는 발진파형(osc1a,osc2a)에 응답하여 저전압 펌프회로(41)를 제어하는 제1 제어부(31)와, 제1 제어부(31)에서 출력되는 제어신호(p1a, p2a, g1a, g1a)에 응답하여 전하를 펌핑함으로서 저전압(Vbb)을 공급하는 저전압 펌프회로(41)와, 저전압 펌프회로(41)에 출력되는 저전압이 과도하게 낮아지거나 높아지는 것을 방지하기 위한 저전압 클램핑회로(51)를 구비한다.

또한, 전압공급회로는 제1 및 제2 고전압(Vpp_stb, Vpp_act)를 생성하기 위해서 기준전압(Vref2)에 대한 제1 및 제2 고전압(Vpp_stb, Vpp_act)의 전압레벨을 감지하는 고전압감지기(11)와, 고전압감지기(11)에서 감지된 결과에 의해 인에이블 되어 일정한 주기를 가지는 발진파형(osc1a,osc2a)을 생성하여 출력하는 제2 및 제3 링발진기(22,23)와, 제2 링발진기(22)에서 출력하는 발진파형(osc1b,osc2b)에 응답하여 제1 고전압용 펌프회로(42)를 제어하는 제2 제어부(32)와, 제2 제어부(32)에서 출력되는 제어신호(p1b, p2b, g1b, g1b)에 응답하여 전하를 펌핑함으로서 스탠바이 모드(stand-by mode)에서 사용되는 제1 고전압(Vpp_stb)을 출력하기 위한 제1 고전압용 펌프회로(42)와, 제3 링발진기(23)에서 출력하는 발진파형(osc1c, osc2c)에 응답하여 제2 고전압용 펌프회로(43)를 제어하는 제3 제어부(33)와, 제3 제어부(33)에서 출력되는 제어신호(p1c, p2c, g1c, g1c)에 응답하 여 전하를 펌핑함으로서 액티브 모드(Active mode)에서 사용되는 제2 고전압(Vpp_act)을 출력하기 위한 제2 고전압용 펌프회로(43)와, 제1 및 제2 고전압용 펌프회로(42,43)에서 출력되는 제1 및 제2 고전압(Vpp_stb,Vpp_act)이 너무 과도하게 높아지거나 낮아지는 것을 방지하기 위한 고전압 클램프회로(52)를 구비한다.

도2는 도1에 도시된 제1 링발진기(21)를 나타내는 회로도이다.

도2를 참조하여 살펴보면, 제1 링발진기(21)는 저전압감지기(11)에서 츨력하는 인에이블신호(bbe)를 일측단으로 입력받는 노어게이트(NOR1)와, 노어게이트(NOR1)의 출력신호를 반전시키면서 전달하여 다시 노어게이트(NOR1)의 타측단으로 전달시킴으로서 노어게이트(NOR1)와 함께 페루프를 구성하는 직렬연결된 인버터(I8 ~ I13)와, 인버터(I10)의 출력을 반전하여 제1 발진파형(osc1a)으로 출력하는 직렬연결된 인버터(I5 ~ I7)와, 노어게이트(NOR1)의 출력을 반전하여 제2 발진파형(osc2a)으로 출력하는 직렬연결된 인버터(I2 ~ I4)와, 각 인버터(I8 ~ I13)의 출력단 로드를 조정하기 위한 각각 4개씩 구비된 16개의 캐패시터(C1 ~ C16)를 구비한다. 제2 링발진기(22)와 제3 링발진기(23)도 제1 링발진기(21)와 같은 구성을 가지게 된다.

이하에서 도1 및 도2를 참조하여 종래기술에 의한 메모리 장치의 전압공급회로의 동작에 대해서 살펴본다.

저전압(Vbb)은 입력되는 접지전압보다 낮은 레벨을 가지는 전압으로 주로 셀영역에 구비되는 앤모스트랜지스터의 벌크전압으로 사용되며, 제1 및 제2 고전압(Vpp_stb,Vpp_act)은 워드라인을 드라이빙하거나, 오버드라이빙 동작등의 전원전압(VDD)보다 높은 전압레벨이 필요한 경우에 사용하는 전압이다. 제1 고전압(Vpp_stb)은 스탠바이 모드(Stand_by mode)에 사용되며, 제2 고전압(Vpp_act)은 액티브동작에 사용된다.

저전압감지기(11)는 현재 출력되는 저전압(Vbb)의 레벨을 감지하여 기준전압(Vref1)과 비교하고, 그 결과를 제1 링발진기(21)로 전달한다. 여기서 참고적으로 저전압감지기(11)에 입력되는 신호중 Tm_bi는 번인테스트(반도체 제조후 고온 고전압의 워스트상황에서 진행하는 테스트)시에 전압감지기(11)를 인에이블시키는 신호이고, Tm_vbbup과 Tm_vbbdn은 각각 저전압감지기(11)에 입력되는 저전압의 레벨을 올리거나 내리는 신호이다. Tm_vbbup과 Tm_vbbdn는 번인테스트시에 제1 링발지기(21), 제1 제어부(31), 저전압 펌프회로(41)를 강제적으로 동작시키게 하기 위해 입력되는 신호로서 저전압의 레벨을 올리거나 내리는 역할을 하게 되는 것이다.

저전압감지기(11)에서 기준전압(Vref1)에 비해 저전압(Vbb)의 전압레벨이 다르다고 감지하면 출력신호(bbe)를 활성화시킨다. 이어서 제1 링발진기(21)는 저전압감지기(11)에서 출력하는 출력신호(bbe)가 활성화되면 일정한 주기의 발진파형(osc1a, osc1b)을 출력한다.

저전압감지기(11)에서 출력하는 출력신호(bbe)가 하이레벨로 활성화되면, 제1 링발진기(21)의 노어게이트(NOR1)는 인버터로 동작하고, 페루프를 구성하는 6개의 인버터(I8 ~ I13)와 노어게이트(NOR1)를 통해 발진파형이 생성되어 출력되기 시작한다. 여기서 도시된 16개의 캐패시터(C1 ~ C16)는 제1 링발진기(21)에서 출력되는 발진파형(osc1a,osc2a)의 주파수를 조정하기 위해 구비되는 것으로, 각 인버터(I8 ~ I13)의 출력단 로드를 조정하기 위한 것이다. 각 인버터(I8 ~ I13)의 출력단에 연결되는 캐패시터의 갯수에 의해 발진파형의 주파수를 정할 수 있는 것이다.

계속해서 살펴보면, 제1 제어부(31)는 제1 링발진기로부터 발진파형(osc1a,osc2a)이 전달되면 저전압 펌프회로(41)가 동작하도록 제어신호(p1a, p2a, g1a, g1a)를 저전압 펌프회로로 출력한다.

이어서 저전압 펌프회로(41)는 출력단을 통해 전하펌핑을 함으로서 저전압(Vbb)을 저전압 클램핑회로(41)로 출력하고, 저전압 클램핑회로(41)는 이를 전달받아 최종적으로 저전압(Vbb)을 출력하게 된다. 저전압 클램핑회로(41)는 전술한 바와 같이 저전압(Vbb)이 너무 낮아지거나 높아지는 것을 방지하기 위한 것이다.

한편, 종래기술에 의한 전압공급회로는 2개의 고전압(Vpp_stb, Vpp_act)을 생성하여 출력하는데, 전체적인 동작은 저전압(Vbb)을 생성하여 출력하는 것과 같으므로 자세한 동작은 생략한다.

제1 고전압(Vpp_stb)는 반도체 메모리 장치가 스탠바이 모드인 경우에 사용되는 고전압이며, 제2 고전압(Vpp_act)는 반도체 메모리 장치가 액티브 모드인 경우에 사용되는 전압이다.

기본적으로 스탠바이 모드와 액티브 모드에서 필요한 전류량에 크게 차이가 나기 때문에, 전압공급회로에서 스탠바이 모드와 액티브 모드에 대응하는 2개의 고 전압(Vpp_stb, Vpp_act)을 생성하여 출력하고 있는 것이다. 예를 들어 제1 고전압(Vpp_stb)을 위해 제2 링발진기(22)에서 출력되는 발진파형(osc1b,osc2b)의 주기는 길게하고, 제2 고전압(Vpp_act)을 위해 제3 링발진기(23)에서 출력되는 발진파형(osc1c,osc2c)의 주기를 더 짧게하게 되면, 스탠바이 모드와 액티브 모드에서 적합한 고전압을 공급할 수 있다.

그런데 기술이 발달하면서, 반도체 메모리 장치의 내부전압 레벨은 점점 더 낮아짐에 따라, 전원공급회로에서 출력되는 고전압을 유지하기 위한 전하량의 크기, 즉 드라이버빌러티(drivability)가 큰 문제가 되고 있다.

반도체 메모리 장치의 내부전압 레벨은 점점 더 낮아지고, 각 회로가 미세해짐으로서, 공급되는 고전압의 드라이버빌러티가 적절하지 않으면 정상적인 회로임에도 에러가 발생하는 것이다.

내부회로에 공급되는 고전압의 드라이버빌러티가 적으면 동작속도가 현저히 저하되며, 드라이버빌러티가 크면 노이즈가 생겨 동작상 에러를 유발하게 되는 것이다.

따라서 고집적화되고, 저전력화된 메모리 장치의 경우에는 상기와 같이 전압공급회로에서 2개의 모드로만 구분하여 고전압을 공급하게 되면, 메모리 장치 내부회로의 동작에 맞는 최적화된 내부전압(예를 들어 고전압)을 만들 수 없게 된다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 내부동작에 필요 하여 생성하게 되는 내부전압의 드라이버빌러티를 현재 반도체 장치의 동작상태에 따라 조절하여 출력할 수 있는 전압공급회로를 제공함을 목적으로 한다.

상기의 과제를 해결하기 위해, 본 발명은 내부전압의 전압레벨을 감지하는 내부전압감지수단; 상기 내부전압감지수단에서 감지한 내부전압 레벨에 응답하여 발진시킨 제1 클럭신호를 출력하거나 또는 입력되는 제2 클럭신호를 전하펌핑용 클럭신호로 출력하는 클럭발진수단; 데이터억세스를 위한 구동시에 소모되는 전류량에 대응하는 주기를 가지는 상기 제2 클럭신호를 상기 클럭발진수단으로 공급하고, 상기 제2 클럭신호가 공급되는 구간에서는 상기 클럭발진수단의 발진동작을 중지시키기 위한 내부전압 제어수단; 및 상기 전하펌핑용 클럭신호에 대응하여 전하량을 공급함으로서 내부동작에 필요한 상기 내부전압을 출력하는 내부전압 생성용 전하펌핑수단을 구비하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 전압공급회로를 나타내는 블럭구성도이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치의 전압공급회로는 내부전압(Vx)의 전압레벨을 감지하는 내부전압감지부(200)와, 내부전압감지부(200)에서 감지한 내부전압 레벨에 응답하여 발진시킨 제1 클럭신호(IN_OSC, 도6 참조) 또는 제2 클럭신호(ACT_OSC)를 전하펌핑용 클럭신호(OSC)로 출력하는 클럭발진회로(300)와, 데이터억세스를 위한 구동시에 소모되는 전류량에 대응하는 주기를 가지는 제2 클럭신호(ACT_OSC)를 클럭발진회로(300)로 공급하고, 제2 클럭신호(ACT_OSC)가 공급되는 구간에서는 클럭발진회로(300)의 발진동작을 중지시키는 내부전압 제어부(100)와, 전하펌핑용 클럭신호(OSC)에 대응하는 전하량를 공급하기 위한 내부전압 생성용 전하펌핑부(400)를 구비한다. 여기서 클럭발진회로(300)은 내부전압 제어부(100)에서 출력되는 제어신호(ACTIN)에 의해서 내부발진동작을 중지하고, 제2 클럭신호(ACT_OSC)를 전달받아 전하펌핑용 클럭신호(OSC)로 출력하게 된다.

본 실시예에 따른 메모리 장치는 액티브 명령, 리드/라이트 명령 또는 오토 리프레쉬 명령에 대응하는 동작을 수행하는 구간에서는 제2 클럭신호(ACT_OSC)가 클럭발진회로의 출력신호인 전하펌핌용 클럭신호(osc)가 되도록 한다.

한편, 셀프리프레쉬 동작구간 또는 스탠바이 모드에서는 클럭발진회로(300)에서 내부적으로 발진시킨 제1 클럭신호를 전하펌핑용 클럭신호(osc)로 출력하도록 한다.

즉, 액티브 명령, 리드/라이트 명령 또는 오토 리프레쉬 명령에 대응하는 동작을 수행하는 구간에서는 많은 전하량이 필요한데, 이 때에는 데이터억세스를 위 한 구동시에 소모되는 전류량에 대응하여 지정된 주기로 생성된 제2 클럭신호(ACT_OSC)를 전하펌핌용 클럭신호로 사용하는 것이다. 또한 셀프리프레쉬 동작구간 또는 스탠바이 모드에서와 같이 동작시 전하량이 많이 필요하지 않은 경우에는 클럭발진회로(300)에서 발진시킨 제1 클럭신호를 전하펌핑용 클럭신호(osc)로 사용하는 것이다.

내부전압 생성용 전하펌핑부(400)는 전하펌핑용 클럭신호(osc)를 입력받아 내부전압(Vx)를 생성하여 출력하게 된다.

도4는 도3에 도시된 전압공급회로의 구성을 실제 메모리 장치에 적용할 때를 나타내는 블럭구성도이다.

도4에는 메모리 장치의 내부에 사용되는 내부전압(Vx)으로 고전압(Vpp)과 저전압(Vbb)이 있을 경우, 이들의 전압을 생성하는 블럭을 나타내는 블럭구성도가 도시되어 있다.

도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치의 전압공급회로는 저전압(Vbb)을 출력하기 위해서, 기준전압(Vref1)에 대한 저전압(Vbb)의 전압레벨을 감지하는 저전압감지기(210)와, 저전압감지부(210)에서 감지한 저전압(Vbb) 레벨에 응답하여 발진시킨 제1 클럭신호(IN_OSC,도6 참조) 또는 제2 클럭신호(ACT_OSC)를 저전압 전하펌핑용 클럭신호(osc1a, osc2a)로 출력하는 제1 클럭발진기(310)와, 제1 클럭발진기(310)에서 출력하는 저전압 전하펌핑용 클럭신호(osc1a,osc2a)에 응답하여 저전압 펌프회로(510)를 제어하는 제1 제어부(410)와, 제1 제어부(410)에서 출력되는 제어신호(p1a, p2a, g1a, g1a)에 응답하여 전하를 펌핑함으로서 저전압(Vbb)을 공급하는 저전압 펌프회로(510)와, 저전압 펌프회로(510)에 출력되는 저전압(Vbb)이 과도하게 낮아지거나 높아지는 것을 방지하기 위한 저전압 클램핑회로(610)를 구비한다.

또한, 본 실시예에 의한 반도체 메모리 장치의 전압공급회로는 고전압(Vpp)를 공급하기 위해서 기준전압(Vref2)에 대한 고전압(Vpp)의 전압레벨을 감지하는 고전압감지기(220)와, 고전압감지부(220)에서 감지한 고전압(Vpp) 레벨에 응답하여 발진시킨 제1 클럭신호(IN_OSC) 또는 제2 클럭신호(ACT_OSC)를 고전압 전하펌핑용 클럭신호(osc1b, osc2b)로 출력하는 제2 클럭발진기(320)와, 제2 클럭발진기(320)에서 출력하는 발진파형(osc1b,osc2b)에 응답하여 제1 고전압용 펌프회로(520)를 제어하는 제2 제어부(420)와, 제2 제어부(420)에서 출력되는 제어신호(p1b, p2b, g1b, g1b)에 응답하여 전하를 펌핑함으로서 고전압(Vpp)을 출력하기 위한 고전압용 펌프회로(520)와, 고전압용 펌프회로(520)에서 출력되는 고전압(Vpp)이 너무 과도하게 높아지거나 낮아지는 것을 방지하기 위한 고전압 클램프회로(620)를 구비한다. 여기서 제1 클럭발진기(310)와 제2 클럭발진기(320)는 내부전압제어부(100)에서 출력되는 제어신호(ACTIN)가 활성화되어 입력되면, 내부 발진동작을 중지하고, 제2 클럭신호(ACT_OSC)를 전달받아 각각 저전압 전하펌핑용 클럭신호(osc1a, osc2a)와, 고전압 전하펌핑용 클럭신호(osc1b, osc2b)로 출력하게 된다.

도5는 도4에 도시된 내부전압 제어부(100)를 나타내는 블럭구성도이다.

도5를 참조하여 살펴보면, 내부전압 제어부(100)는 외부에서 입력되는 클럭신호(CK)를 입력받아 데이터억세스를 위한 구동시에 소모되는 전류량에 대응하는 주기로 분배하여 출력하는 주파수 분배기(110)와, 액티브명령(ACT)에 응답하여 제어신호(ACTIN)를 생성하여 출력하는 제어신호 생성부(140)와, 제어신호(PPE_ACT)에 활성화되어 주파수 분배기(110)에 의해 분배된 클럭신호를 제2 클럭신호(ACT_OSC)로 출력하는 클럭신호출력부(130)를 구비한다.

주파수 분배기(110)가 클럭신호(CK)를 분배하는 주기는 데이터억세스를 위한 구동시에 소모되는 전류량에 대응하게 되는데, 데이터억세스를 위한 구동시 소모되는 전류량이 증가되면 분배하는 주기가 증가하고, 데이터억세스를 위한 구동시 소모되는 전류량이 감속하면 분배하는 주기를 감소하게 되는 것이다. 주파수 분배기(110)는 컨트롤신호(CTL)를 입력받아서 상기의 상황에 맞게 클럭신호를 적절한 주기로 분해하여 출력하게 된다.

또한, 내부전압 제어부(100)는 주파수 분배기(110)와 선택적으로 활성화되며, 외부에서 입력되는 클럭신호(CK)를 클럭신호출력부(130)로 전달하기 위한 전송게이트(120)를 구비하고 있다. 여기서 주파수 분배기(110)와, 전송게이트(120)는 인에이블신호(OS, /OS)에 의해 선택적으로 활성화된다.

도6에는 도4에 도시된 제2 클럭발진기(320)의 구체적인 회로도이다. 제1 클럭발진기(310)는 제2 클럭발진기(320)와 같은 구성을 가지므로 자세한 회로의 도시는 생략한다.

도6을 참조하여 살펴보면, 제2 클럭발진기(320)는 제어신호(ACTIN)에 응답하여 활성화되어, 저전압감지부(220)에서 감지한 저전압(Vbb) 레벨에 대응하여 생성된 감지신호(bbe)를 전달하기 위한 신호전달부(323)와, 감지신호(Vbb)에 응답하여 제1 클럭신호(IN_OSC)를 발진시켜 출력하기 위한 클럭발진부(321)와, 클럭발진부(321)에서 발진된 제1 클럭신호(IN_OSC)를 저전압 전하펌핑용 클럭신호(osc1a,osc2a)로 출력하거나 제2 클럭신호(ACT_OSC)를 저전압 전하펌핑용 클럭신호(osc1a,osc2a)로 전달하기 위한 신호조합부(322)를 구비한다.

클럭발진부(321)는 링발진기로 구성되는데, 일측으로 낸드게이트(ND1)의 출력을 입력받는 노어게이트(NOR2)와, 노어게이트(NOR2)의 출력을 반전시켜 노어게이트(MOR2)의 타측으로 전달시켜, 노어게이트(NOR2)와 함께 페루프를 형성하기 위해 직렬 연결되는 다수의 인버터(I14 ~ I19)를 구비한다.

신호전달부(323)는 제어신호(ACTIN)를 반전하여 입력받는 인버터(I25)와, 일측으로 인버터(I25)의 출력을 입력받고, 타측으로 감지신호(bbe)를 입력받아 전달하기 위한 낸드게이트(ND1)를 구비한다.

신호조합부(322)는 노어게이트(NOR2)의 출력과 클럭신호(ACT_OSC)를 입력받는 노어게이트(NOR3)와, 제2 클럭신호(ACT_OSC)를 반전하기 위한 인버터(I24)와, 인버터(I16)의 출력과, 인버터(I16)의 출력을 입력받는 낸드게이트(ND2)와, 노어게이트(NOR3)의 출력과, 낸드게이트(ND2)의 출력을 버퍼링하여 전하펌핑용 클럭신호(osc1a, osc2a)로 출력하는 제1 버퍼(I22,I23)와 제2 버퍼(I20,I21)를 구비한다.

이하에서는 도3 내지 도6을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 설명하는데, 특히 고전압(Vpp)을 생성하는 과정을 중심으로 설명한다.

본 실시예에 따른 클럭발진기(320)는 내부에서 발진시킨 제1 클럭신호(IN_OSC)와, 내부전압 제어부(100)에서 출력되는 제2 클럭신호(ACT_OSC)중 하나를 선택하여 고전압 전하펌핑용 클럭신호(osc1b,osc2b)로 출력하게 된다.

내부전압 제어부(100)에서 출력되는 제어신호(ACTIN)가 활성화되어 클럭발진기(320)로 입력될 때에는 클럭발진기(320)는 내부에 링발진기로 구성된 클럭발진부(311)의 동작을 중지시키고, 내부전압 제어부(100)에서 출력되는 제2 클럭신호(ACT_OSC)를 버퍼링시켜 고전압 전하펌핑용 클럭신호(osc1b,osc2b)로 출력하게 된다.

내부전압 제어부(100)에서 출력되는 제어신호(ACTIN)가 비활성화상태로 클럭발진기(320)로 입력되는 경우에는 클럭발진기(320)는 내부의 클럭발진부(311)에서 발진시킨 제1 클럭신호(IN_OSC)를 버퍼링시켜 고전압 전하펌핑용 클럭신호(osc1b,osc2b)로 출력하게 된다.

제2 제어부(420)는 전하펌핑용 클럭신호(osc1b,osc2b)에 대응하는 제어신호(p1b,p2b,g1b,g2b)를 출력하고, 고전압용 펌프회로(520)는 제어신호(p1b,p2b,g1b,g2b)에 응답하는 전하량을 펌핑하게 된다. 고전압용 펌프회로(520)에서 펌핑되는 전하량에 의해 고전압이 공급이 된다. 이 때 고전압용 클램핑회로(620)은 고전압(Vpp)이 너무 낮아지거나 높아지는 것을 방지하는 역할을 한다.

고전압 감지기(220)는 고전압(Vpp)의 전압레벨을 감지한 감지신호(ppe)를 클럭발진기(320)로 출력한다. 클럭발진기(320)는 내부의 클럭발진부(311)에서 제1 클럭신호(IN_OSC)를 발진시킬 때, 감지신호(ppe)에 응답하여 발진시키게 된다.

한편, 내부전압 제어부(100)에서 제어신호(ACTIN)가 활성화되어 출력되는 경우는 메모리 장치가 액티브 동작을 수행하는 경우와, 오토리프레쉬(auto refresh) 동작을 수행하는 경우이다. 여기서 액티브 동작은 메모리 장치가 액티브 명령을 입력받아 그에 대응하는 동작을 수행하는 구간과, 리드/라이트 명령을 입력받아 그에 대응하는 동작을 수행하는 구간을 포함한다. 즉 데이터 억세스를 위한 모든 동작이 수행되는 구간을 포함하는 것이다. 특히 최근의 고속 메모리 장치에서는 피크전류를 감소시키기 위해 각 뱅크의 리프레쉬 동작을 서로 다른 타이밍에서 실시하는 파일 리프레쉬(piled refresh)로 수행하는데, 이 경우에도 제어신호(ACTIN)가 활성화되어 출력된다.

또한, 내부전압 제어부(100)에서 제어신호(ACTIN)가 비활성화상태로 출력되는 경우는 셀프리프레쉬(self refresh) 동작을 수행하는 경우나 스탠바이 상태인 경우이다.

따라서 본 실시예에 따른 메모리 장치의 전압공급회로는 액티브 동작구간이나, 오토리프레쉬 구간, 파일리프레쉬 구간등의 비교적 큰 전류소모가 발생되는 경우에는 클럭발진기(320)의 내부에서 발진시킨 제1 클럭신호(IN_OSC)를 사용하지 않고, 내부전압 제어부(100)에서 출력되는 제2 클럭신호(ACT_OSC)를 이용하여 고전압(Vpp)을 발생시키는 것이다.

또한, 셀프리프레쉬 구간 또는 스탠바이 구간등의 비교적 작은 전류소모가 발생되는 경우에는 클럭발진기(320)의 내부에서 발진시킨 제1 클럭신호(IN_OSC)를 이용하여 고전압(Vpp)을 발생시키게 되는 것이다.

계속해서 내부전압제어부(100)의 동작을 살펴보면, 내부전압제어부(100)의 제어신호 생성부(140)는 액티브신호(ACT)를 입력받아 제어신호(ACT_OSC)를 생성하여 신호전달부(130)와 클럭발진기(310,320)로 출력한다.

주파수 분배기(110)는 클럭신호(CK)를 입력받아 소정수로 분배하여 신호전달부(130)로 출력하며, 전송게이트(120)는 클럭신호(CK)를 그대로 신호전달부(130)로 전달하게 된다. 신호전달부(130)는 제어신호(ACT_OSC)에 의해 인에이블되어 주파수 분배기(110) 또는 전송게이트를 통해 전달되는 신호를 제2 클럭신호(ACT_OSC)로 출력한다.

주파수 분배기(110)와 전송게이트는 인에이블신호(os, /os)에 의해 선택적으로 활성화된다. 주파수 분배기(110)에서 클럭신호를 분배하는 정도는 현재 동작상태에서 소모되는 전류량에 대응하여 적절하게 정해질 수 있다.

주파수 분배기(100)에서 분배된 클럭을 제2 클럭신호(ACT_OSC)로 출력할 것인지 반도체 메모리 장치의 클럭신호(CK)를 그대로 제2 클럭신호(ACT_OSC)로 출력할 것인지는 메모리 장치가 데이터억세스를 위한 동작에서 사용하는 전류 소모량에 따라서 정하게 된다.

이상에서 살펴본 바와 같이 본 실시예에 따른 메모리 장치는 액티브상태, 파일리프레쉬, 오토리프레쉬 동작구간등과 같이 소모되는 전류량이 큰 상태에서는 클럭신호(CK) 또는 분배된 클럭신호를 이용하여 고전압(Vpp)을 공급하게 된다. 또한 셀프리프레쉬 또는 스탠바이 상태와 같이 소모되는 전류량이 작은 상태에서는 내부 에서 발진된 클럭신호를 이용하여 고전압(Vpp)를 공급하게 된다.

전술한 액티브상태, 파일리프레쉬, 오토리프레쉬등 소모되는 전류량이 큰 동작구간에서 소모되는 전류량은 항상 일정한 것이 아니고, 동작되는 클럭의 주파수와 밀접한 관계가 있다. 메모리 장치가 동작하는 클럭의 주파수가 높을 경우에는 액티브상태, 파일리프레쉬, 오토리프레쉬등에서 보다 많은 전류량이 필요하게 되고, 동작되는 클럭의 주파수가 낮을 경우에는 액티브상태, 파일리프레쉬, 오토리프레쉬등에서 상대적으로 작은 전류량이 필요하게 된다.

본 실시예에 따른 메모리 장치는 액티브상태, 파일리프레쉬, 오토리프레쉬등 동작주파수에 따라서 소모되는 전류량의 변화량이 큰 구간에서는 클럭신호 또는 분배된 클럭신호(즉 유동적인 주기를 가지는 클럭신호)에 대응하여 고전압(Vpp)을 공급하고, 셀프리프레쉬 또는 스탠바이 모드등, 동작되는 클럭의 주파수에 따라 소모되는 전류량의 변화량이 작은 구간에서는 내부적으로 발진된 하나의 고정된 주파수를 가지는 제1 클럭신호(IN_OSC)를 이용하여 고전압(Vpp)를 공급하게 된다.

따라서 본 실시예에 따른 메모리 장치는 데이터 억세스를 위한 동작모드에서는 동작되는 주파수에 최적화된 구동능력을 가지는 고전압(Vpp)를 공급할 수 된다. 이로 인하여 고전압이 필요이상의 드라이버빌러티(drivability)를 가지지 않아서 고전압을 생성하는데 불필요한 노이즈가 발생되지 않게 될 수 있다.

또한, 본 실시예에 따른 메모리 장치는 종래와 같이 전류소모가 많은 구간을 위한 고전압(vpp_act)과 전류소모가 작은 구간을 위한 고전압(vpp_stb)를 각각 공급하기 위한 별도의 고전압공급회로를 구비하지 않고(도1 참조), 하나의 고전압 공 급회로만을 구비하면 되기 때문에 전원공급회로부분의 회로면적을 크게 줄일 수 있게 된다.

저전압(Vbb)을 공급하는 전체적인 동작도 전술한 고전압(Vpp)을 공급하는 동작과 같으므로 그에 대한 자세한 설명은 생략한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 클럭신호에 동기되어 동작하는 동기식 반도체 메모리 장치에서 내부동작에 필요한 각종 전압을 생성하는데 있어서, 노이즈를 크게 줄일 수 있게 되었다.

또한, 본 발명에 의해서 동기식 반도체 메모리 장치의 내부동작에 필요한 내부전압을 생성하기 위한 전압공급회로의 회로면적을 줄일 수 있다.

Claims

내부전압의 전압레벨을 감지하는 내부전압감지수단;

상기 내부전압감지수단에서 감지한 내부전압 레벨에 응답하여 발진시킨 제1 클럭신호를 출력하거나 또는 입력되는 제2 클럭신호를 전하펌핑용 클럭신호로 출력하는 클럭발진수단;

데이터억세스를 위한 구동시에 소모되는 전류량에 대응하는 주기를 가지는 상기 제2 클럭신호를 상기 클럭발진수단으로 공급하고, 상기 제2 클럭신호가 공급되는 구간에서는 상기 클럭발진수단의 발진동작을 중지시키기 위한 내부전압 제어수단; 및

상기 전하펌핑용 클럭신호에 대응하여 전하량을 공급함으로서 내부동작에 필요한 상기 내부전압을 출력하는 내부전압 생성용 전하펌핑수단을 을 구비하며,

상기 클럭발진수단이 내부적으로 발진시킨 상기 제1 클럭신호를 상기 전하펌핑용 클럭신호로 출력하는 구간은 셀프리프레쉬 동작구간 또는 스탠바이 모드를 유지하는 구간인 것을 특징으로 하는

는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제2 클럭신호가 공급되는 구간은 액티브 명령, 리드/라이트 명령 또는 오토 리프레쉬 명령 중 선택된 하나의 동작을 수행하는 구간인 것을 특징으로 하는 반도체 메모리 장치.
삭제
제 1 항에 있어서,

상기 내부전압 제어수단은

외부에서 입력되는 클럭신호를 입력받아 상기 데이터억세스를 위한 구동시에 소모되는 전류량에 대응하는 주기로 분배하는 주파수 분배기;

액티브명령에 응답하여 제어신호를 생성하여 출력하는 제어신호 생성부; 및

상기 제어신호에 활성화되어 상기 주파수 분배기에 분배된 클럭신호를 상기 제2 클럭신호로 출력하는 클럭신호출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 내부전압 제어수단은

상기 주파수 분배기와 선택적으로 활성화되며, 상기 외부에서 입력되는 클럭 신호를 상기 클럭신호출력부로 전달하기 위한 전송게이트를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 클럭발진수단은

상기 제어신호에 응답하여 활성화되어, 상기 내부전압감지부에서 감지한 내부전압 레벨에 대응하여 생성된 감지신호를 전달하기 위한 신호전달부;

상기 감지신호에 응답하여 상기 제1 클럭신호를 발진시켜 출력하기 위한 클럭발진부; 및

상기 클럭발진부에서 발진된 제1 클럭신호를 상기 전하펌핑용 클럭신호로 출력하거나 상기 제2 클럭신호를 상기 전하펌핑용 클럭신호로 전달하기 위한 신호조합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 클럭발진부는

링발진기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 신호전달부는

상기 제어신호를 반전하여 입력받는 제1 인버터; 및

일측으로 상기 인버터 출력을 입력받고, 타측으로 상기 감지신호를 입력받아 전달하기 위한 제1 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 클럭발진부는

일측으로 상기 제1 낸드게이트의 출력을 입력받는 제1 노어게이트;

상기 제1 노어게이트의 출력을 반전시켜 상기 제1 노어게이트의 타측으로 전달시켜, 상기 제1 노어게이트와 함께 페루프를 형성하기 위한 직렬연결되는 다수의 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 신호조합부는

상기 제1 노어게이트의 출력과 상기 제2 클럭신호를 입력받는 제2 노어게이트;

상기 제2 클럭신호를 반전하기 위한 제2 인버터;

상기 다수의 제2 인버터중에서 상기 제1 노어게이트의 출력을 반전하여 출력하기 위한 임의의 인버터의 출력과, 상기 제2 인버터의 출력을 입력받는 제2 낸드게이트; 및

상기 제2 노어게이트의 출력과, 상기 제2 낸드게이트의 출력을 버퍼링하여 상기 전하펌핑용 클럭신호로 출력하는 제1 및 제2 버퍼;

를 구비하는 것을 특징으로 하는 반도체 메모리 장치.