KR100592785B1 - Stack package stacking chip scale packageCSP - Google Patents

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Abstract

본 발명은 적층 패키지에 관한 것으로, 테이프 배선기판을 이용한 칩 스케일 패키지(CSP)를 적층한 적층 패키지로서, (A) 인쇄회로기판과; (B) 상기 인쇄회로기판의 상부면에 접착된 하부 칩 스케일 패키지로서, (b1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (b2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 하부 칩 스케일 패키지와; (C) 상기 접속 패드와 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어와; (D) 상기 본딩 와이어로 연결된 상기 접속 패드 부분을 포함한 하부 칩 스케일 패키지의 외곽을 성형수지로 봉합하여 형성되는 제 1 외곽 수지 봉합부와; (E) 상기 하부 칩 스케일 패키지 상부면에 솔더 범프 접속되는 상부 칩 스케일 패키지로서 (e1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (e2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접 속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 상부 칩 스케일 패키지와; 및 (F) 상기 인쇄회로기판의 하부면에 형성된 복수개의 솔더 볼;을 포함하며, 상기 하부 칩 스케일 패키지와 상부 칩 스케일 패키지가 상시 솔더 범프에 의해 접속될 수 있도록 상기 하부 칩 스케일 패키지의 솔더 범프 패드와 상기 상부 칩 스케일 패키지의 솔더 범프 패드가 서로 대응되는 위치에 형성된 것을 특징으로 하는 칩 스케일 패키지가 적층된 적층 패키지를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminate package, comprising: a laminate package in which a chip scale package (CSP) using a tape wiring board is laminated, comprising: (A) a printed circuit board; (B) a lower chip scale package bonded to an upper surface of the printed circuit board, wherein (b1) a semiconductor chip having electrode pads formed along a central portion of the active surface, and (b2) a poly attached to the active surface of the semiconductor chip. A tape wiring board having a wiring pattern formed on a lower surface of the mid tape, the inner connection terminal connected to the electrode pads among the wiring patterns, the solder bump pads connected to the inner connection terminals, and the solder bump pads respectively connected to the outer side. A lower chip scale package including a pad resin encapsulation portion for sealing a tape wiring board having a connection pad formed on the polyimide tape and an electrode pad portion connected to the internal connection terminal; (C) a bonding wire electrically connecting the connection pad and the printed circuit board; (D) a first outer resin suture portion formed by sealing an outer portion of the lower chip scale package including the connection pad portion connected by the bonding wire with a molding resin; (E) an upper chip scale package solder bump-connected to an upper surface of the lower chip scale package, (e1) a semiconductor chip having an electrode pad formed along a central portion of the active surface, and (e2) attached to an active surface of the semiconductor chip A tape wiring board having a wiring pattern formed on a lower surface of the polyimide tape, the inner wiring terminals connected to the electrode pads among the wiring patterns, the solder bump pads respectively connected to the inner connection terminals, and the solder bump pads, respectively. An upper chip scale package including a pad resin encapsulation portion configured to seal a tape wiring board on which a connection pad formed at an outer side thereof is exposed on the polyimide tape and an electrode pad portion connected to the internal connection terminal; And (F) a plurality of solder balls formed on the lower surface of the printed circuit board, wherein the lower chip scale package and the upper chip scale package are connected by the solder bumps at all times. The pad and the solder bump pad of the upper chip scale package is provided in a position corresponding to each other provides a stacked package in which the chip scale package is stacked.

적층 패키지, 칩 스케일 패키지, 테이프 배선기판, 빔 리드, 범프 접속Stack Package, Chip Scale Package, Tape Wiring Board, Beam Lead, Bump Contact

Description

칩 스케일 패키지를 적층한 적층 패키지{Stack package stacking chip scale package(CSP)}Stack package stacking chip scale package {Ctack package stacking chip scale package (CSP)}

도 1은 테이프 배선기판을 포함하는 전형적인 칩 스케일 패키지(CSP)로서, 테세라사의 μ-BGA 패키지의 한 예를 나타내는 단면도,1 is a cross-sectional view showing an example of a T-cera micro-BGA package, which is a typical chip scale package (CSP) including a tape wiring board;

도 2는 본 발명의 실시예에 따른 칩 스케일 패키지를 적층한 적층 패키지를 나타내는 단면도,2 is a cross-sectional view illustrating a stack package in which a chip scale package is stacked according to an embodiment of the present invention;

도 3 내지 도 8은 도 2의 적층 패키지의 제조 단계를 나타내는 도면들로서,3 to 8 are views illustrating a manufacturing step of the laminated package of FIG.

도 3은 테이프 배선기판을 포함하는 하부 칩 스케일 패키지를 보여주는 단면도,3 is a cross-sectional view illustrating a lower chip scale package including a tape wiring board;

도 4는 테이프 배선기판을 포함하는 상부 칩 스케일 패키지를 보여주는 단면도,4 is a cross-sectional view showing an upper chip scale package including a tape wiring board;

도 5는 하부 칩 스케일 패키지를 인쇄회로기판에 부착하는 단계를 보여주는 단면도,5 is a cross-sectional view illustrating a step of attaching a lower chip scale package to a printed circuit board;

도 6은 와이어 본딩 단계를 보여주는 단면도,6 is a cross-sectional view showing a wire bonding step,

도 7은 제 1 외곽 수지 봉합부를 형성하는 단계를 보여주는 단면도,7 is a cross-sectional view showing a step of forming a first outer resin suture;

도 8은 하부 칩 스케일 패키지 상부에 상부 칩 스케일 패키지를 범프 접속하는 단계를 보여주는 단면도,8 is a cross-sectional view illustrating a step of bump connecting an upper chip scale package on an upper chip scale package;

도 9는 본 발명의 다른 실시예에 따른 칩 스케일 패키지를 적층한 적층 패키지를 나타내는 단면도이다.9 is a cross-sectional view illustrating a stacked package in which a chip scale package is stacked according to another exemplary embodiment.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

110, 210 : 반도체 칩 120, 220 : 테이프 배선기판110, 210: semiconductor chip 120, 220: tape wiring board

130, 230 : 탄성 중합체 140, 240 : 솔더 범프130, 230: elastomer 140, 240: solder bump

150, 170, 250, 270, 370 : 수지 봉합부150, 170, 250, 270, 370: resin seal

160 : 본딩 와이어 180, 280 : 인쇄회로기판160: bonding wire 180, 280: printed circuit board

190, 290 : 솔더 볼 200, 300, 500, 600 : CSP190,290: solder balls 200, 300, 500, 600: CSP

400, 700 : 적층 패키지400, 700: laminated package

본 발명은 적층 패키지에 관한 것으로, 더욱 상세하게는 테이프 배선기판을 포함한 칩 스케일 패키지를 적층한 적층 패키지에 관한 것이다.The present invention relates to a laminated package, and more particularly, to a laminated package in which a chip scale package including a tape wiring board is laminated.

오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지 중의 칩 스케일 패키지(Chip Scale Package; CSP)이다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the important technologies that enables the goal setting of such a product design is a package technology, and thus a chip scale package (CSP) in a package developed in recent years.

CSP는 반도체 칩 크기 수준으로 제조되는 패키지로서, 최근 몇 년 사이에 미 국, 일본, 한국 등의 수십개의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 대표적인 CSP 중의 하나가 미국 테세라사(Tessera's)에서 개발한 마이크로 볼 그리드 어레이(μ-Ball Grid Array; μ-BGA) 패키지이다. μ-BGA 패키지에 적용되는 인쇄회로기판은 두께가 얇고 유연성을 갖는 플렉서블 회로기판(flexible circuit board)과 같은 테이프 배선기판이다. 그리고, μ-BGA 패키지의 특징 중의 하나는 테이프 배선기판에 형성된 윈도우(window)를 통하여 반도체 칩의 전극 패드에 빔 리드(beam lead)가 일괄적으로 본딩(beam lead bonding)된다는 점이다.CSP is a package manufactured to the size of a semiconductor chip, and several types have been introduced in recent years by dozens of companies such as the US, Japan, and Korea, and the development is still active. One representative CSP is a micro-ball grid array (μ-BGA) package developed by Tessera's. Printed circuit boards applied to μ-BGA packages are tape wiring boards such as flexible and flexible circuit boards. In addition, one of the characteristics of the µ-BGA package is that beam lead is collectively bonded to the electrode pad of the semiconductor chip through a window formed in the tape wiring board.

도 1은 테이프 배선기판(20)을 포함하는 전형적인 CSP(100)로서, 테세라사의 μ-BGA 패키지의 한 예를 나타내는 단면도이다. 도 1을 참조하면, 폴리이미드 테이프(21; polyimide tape)에 형성된 배선 패턴(23)이 테이프 배선기판(20)을 구성하며, 탄성중합체(30; elastomer)가 테이프 배선기판(20)과 반도체 칩(10) 사이에 개재된다. 배선 패턴의 내부 접속 단자인 빔 리드(25; beam lead)는 반도체 칩의 전극 패드(12)와 일괄적으로 접합되며, 폴리이미드 테이프(21)에 형성된 접속 구멍(29; connect hole)을 통하여 접속 구멍(29)으로 노출된 배선 패턴의 솔더 범프 패드(124; solder bump pad)에 솔더 범프(70; solder bump)가 접속된다. 전극 패드(12)와 빔 리드(25)의 접합 부분과 반도체 칩(10)의 외곽은 성형수지로 봉합하여 수지 봉합부(50)를 형성한다. 한편, 반도체 칩(10)은 전극 패드(12)가 활성면에 중심선을 따라서 형성된 센터 패드(center pad)형 반도체 칩이며, 테이프 배선기판의 윈도우(27; window)는 전극 패드(12)와 빔 리드(25)가 접속할 수 있도록 전 극 패드(11)가 형성된 부분을 따라서 긴 구멍으로 형성된다.1 is a cross-sectional view showing an example of a T-cera's µ-BGA package as a typical CSP 100 including a tape wiring board 20. Referring to FIG. 1, a wiring pattern 23 formed on a polyimide tape 21 constitutes a tape wiring board 20, and an elastomer 30 includes a tape wiring board 20 and a semiconductor chip. It is interposed between (10). The beam lead 25, which is an internal connection terminal of the wiring pattern, is collectively bonded to the electrode pad 12 of the semiconductor chip, and connected through a connection hole 29 formed in the polyimide tape 21. A solder bump 70 is connected to the solder bump pad 124 of the wiring pattern exposed through the hole 29. The junction between the electrode pad 12 and the beam lead 25 and the outer portion of the semiconductor chip 10 are sealed with a molding resin to form a resin encapsulation 50. On the other hand, the semiconductor chip 10 is a center pad type semiconductor chip in which the electrode pad 12 is formed along the center line on the active surface, and the window 27 of the tape wiring board is the electrode pad 12 and the beam. A long hole is formed along the portion where the electrode pad 11 is formed so that the lead 25 can be connected.

전술된 바와 같은 하나의 반도체 칩을 패키징하는 CSP 이외에, 패키지의 크기를 줄이기 위해서 제안되어 온 여러 가지 방안 예를 들면, 반도체 칩 또는 패키지를 입체적으로 복수개 적층한 패키징 기술이 있다. 이와 같은 적층 패키징 기술에 의해 구현된 패키지를 통상적으로 적층 패키지(stack package)라 한다.In addition to the CSP for packaging one semiconductor chip as described above, various methods have been proposed to reduce the size of a package, for example, a packaging technology in which a plurality of semiconductor chips or packages are three-dimensionally stacked. Packages implemented by this layered packaging technology are commonly referred to as stack packages.

그런데, 반도체 패키지를 적층한 적층 패키지의 경우, 신뢰성 검사를 거친 반도체 패키지를 활용하기 때문에, 적층 패키지로 구현된 이후에 불량율은 적지만 적층되는 반도체 패키지의 두께에 대응되게 적층 패키지의 두께가 두꺼워지는 문제점을 안고 있다. 반도체 칩을 적층하여 적층 패키지(적층 칩 패키지라고도 함)를 구현하는 경우, 적층 패키지의 박형화를 구현할 수는 있지만, 적층되는 반도체 칩에 대한 신뢰성이 검증되지 않았기 때문에, 적층 패키지로 구현된 이후에 불량율이 발생될 우려가 크다.However, in the case of a laminated package in which a semiconductor package is stacked, since the semiconductor package has been tested for reliability, the thickness of the laminated package is increased to correspond to the thickness of the semiconductor package to be stacked, although the defect rate is small after being implemented as the laminated package. I have a problem. When stacking semiconductor chips to implement a stacked package (also referred to as a stacked chip package), the thickness of the stacked package can be reduced, but since the reliability of the stacked semiconductor chips has not been verified, the defective rate after being implemented as a stacked package This is likely to occur.

따라서, 전술된 바와 같은 CSP를 적층하여 적층 패키지를 구현할 수 있다면, 반도체 패키지를 적층하는 경우의 장점과 반도체 칩을 적층하는 경우의 장점을 모두 획득할 수 있을 것이다. 그러나, 전술된 바와 같은 CSP는 인쇄회로기판에 평면적으로밖에 실장할 수 없기 때문에, 적층 패키지로 구현하기가 용이하지 않다. 즉, CSP의 외부접속단자로서 활용할 수 있는 솔더 범프가 반도체 칩이 실장된 테이프 배선기판의 면에 반대되는 면에 형성되어 있고, 다른 접속 수단을 구비하고 있지 않기 때문에, 기존의 CSP의 구조로는 복수개의 CSP를 입체적으로 적층하는 것이 용이하지 않다.Therefore, if the stacked package can be implemented by stacking the CSP as described above, both advantages of stacking semiconductor packages and stacks of semiconductor chips can be obtained. However, the CSP as described above can only be mounted on a printed circuit board in a planar manner, and thus, it is not easy to implement a CSP in a laminated package. That is, since the solder bumps that can be utilized as external connection terminals of the CSP are formed on the surface opposite to the surface of the tape wiring board on which the semiconductor chip is mounted, and do not have other connection means, the conventional CSP structure It is not easy to stack a plurality of CSPs in three dimensions.

따라서, 본 발명의 목적은 테이프 배선기판을 이용하는 CSP를 적층한 적층 패키지를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a laminated package in which a CSP using a tape wiring board is laminated.

본 발명의 다른 목적은 테이프 배선기판을 이용하는 CSP의 제조 공정을 그대로 활용하면서 구현할 수 있는 적층 패키지를 제공하는 데 있다.Another object of the present invention is to provide a laminated package that can be implemented while utilizing the manufacturing process of the CSP using a tape wiring board as it is.

상기 목적을 달성하기 위하여, 본 발명은 테이프 배선기판을 이용한 칩 스케일 패키지(CSP)를 적층한 적층 패키지로서, (A) 인쇄회로기판과; (B) 상기 인쇄회로기판의 상부면에 접착된 하부 칩 스케일 패키지로서, (b1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (b2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 하부 칩 스케일 패키지와; (C) 상기 접속 패드와 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어와; (D) 상기 본딩 와이어로 연결된 상기 접속 패드 부분을 포함한 하부 칩 스케일 패키지의 외곽을 성형수지로 봉합하여 형성되는 제 1 외곽 수지 봉합부와; (E) 상기 하부 칩 스케일 패키지 상부면에 솔더 범프 접속되는 상부 칩 스케일 패키지로서 (e1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (e2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 상부 칩 스케일 패키지와; 및 (F) 상기 인쇄회로기판의 하부면에 형성된 복수개의 솔더 볼;을 포함하며, 상기 하부 칩 스케일 패키지와 상부 칩 스케일 패키지가 상시 솔더 범프에 의해 접속될 수 있도록 상기 하부 칩 스케일 패키지의 솔더 범프 패드와 상기 상부 칩 스케일 패키지의 솔더 범프 패드가 서로 대응되는 위치에 형성된 것을 특징으로 하는 칩 스케일 패키지가 적층된 적층 패키지를 제공한다.In order to achieve the above object, the present invention is a laminated package laminated with a chip scale package (CSP) using a tape wiring board, (A) a printed circuit board; (B) a lower chip scale package bonded to an upper surface of the printed circuit board, wherein (b1) a semiconductor chip having electrode pads formed along a central portion of the active surface, and (b2) a poly attached to the active surface of the semiconductor chip. A tape wiring board having a wiring pattern formed on a lower surface of the mid tape, the inner connection terminal connected to the electrode pads among the wiring patterns, the solder bump pads connected to the inner connection terminals, and the solder bump pads respectively connected to the outer side. A lower chip scale package including a pad resin encapsulation portion for sealing a tape wiring board having a connection pad formed on the polyimide tape and an electrode pad portion connected to the internal connection terminal; (C) a bonding wire electrically connecting the connection pad and the printed circuit board; (D) a first outer resin suture portion formed by sealing an outer portion of the lower chip scale package including the connection pad portion connected by the bonding wire with a molding resin; (E) an upper chip scale package solder bump-connected to an upper surface of the lower chip scale package, (e1) a semiconductor chip having an electrode pad formed along a central portion of the active surface, and (e2) attached to an active surface of the semiconductor chip A tape wiring board having a wiring pattern formed on a lower surface of the polyimide tape, the inner wiring terminals connected to the electrode pads among the wiring patterns, the solder bump pads respectively connected to the inner connection terminals, and the solder bump pads, respectively. An upper chip scale package including a pad resin encapsulation portion for sealing a tape wiring board on which a connection pad formed at an outer side thereof is exposed on the polyimide tape and an electrode pad portion connected to the internal connection terminal; And (F) a plurality of solder balls formed on the lower surface of the printed circuit board, wherein the lower chip scale package and the upper chip scale package are connected by the solder bumps at all times. The pad and the solder bump pad of the upper chip scale package is provided in a position corresponding to each other provides a stacked package in which the chip scale package is stacked.

본 발명에 따른 하부 칩 스케일 패키지 및 상부 칩 스케일 패키지의 내부 접속 단자는, 반도체 칩의 전극 패드에 직접 접합되어 전기적 접속을 이루며, 솔더 범프 접속된 부분을 성형수지로 봉합하여 형성되는 제 2 외곽 수지 봉합부;를 더 포함한다.Inner connection terminals of the lower chip scale package and the upper chip scale package according to the present invention are directly bonded to the electrode pads of the semiconductor chip to make an electrical connection, and the second outer resin is formed by sealing the solder bump connected portions with a molding resin. It further includes a suture.

또는, 본 발명에 따른 하부 칩 스케일 패키지 및 상부 칩 스케일 패키지의 내부 접속 단자와 반도체 칩의 전극 패드가 본딩 와이어에 의해 전기적 접속을 이룰 수 있다.Alternatively, the internal chip of the lower chip scale package and the upper chip scale package according to the present invention and the electrode pad of the semiconductor chip may be electrically connected by bonding wires.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 테이프 배선기판을 포함하는 CSP(200, 300)를 적층한 적층 패키지(400)를 나타내는 단면도이다. 도 2를 참조하면, 인쇄회로기판(180)의 상부면에 두 개의 CSP(200, 300)―이하, 인쇄회로기판(180)의 상부면에 접착되는 CSP(200)를 하부 CSP라하고, 하부 CSP(200) 상부에 솔더 범프(140) 접속되는 CSP(300)를 상부 CSP라 하다―가 솔더 범프(140)를 개재하여 적층된다. 하부 CSP(200)와 인쇄회로기판(180)은 본딩 와이어(160)에 의해 전기적으로 연결된다. 인쇄회로기판(180) 상부면에 형성된 본딩 와이어(160)로 연결된 하부 CSP(200)의 외곽부분은 액상의 성형수지로 봉합하여 형성된 제 1 외곽 수지 봉합부(170)에 의해 외부 환경으로부터 보호된다. 그리고, 인쇄회로기판(180)의 하부면에는 복수개의 솔더 볼(190)이 형성된 구조를 갖는다.2 is a cross-sectional view illustrating a laminated package 400 in which CSPs 200 and 300 including a tape wiring board according to an exemplary embodiment of the present invention are stacked. 2, two CSPs 200 and 300 on the upper surface of the printed circuit board 180 hereinafter, the CSP 200 adhered to the upper surface of the printed circuit board 180 will be referred to as a lower CSP. The CSP 300, which is connected to the solder bumps 140 on the CSP 200, is referred to as the upper CSP, which is stacked via the solder bumps 140. The lower CSP 200 and the printed circuit board 180 are electrically connected by the bonding wires 160. The outer portion of the lower CSP 200 connected by the bonding wire 160 formed on the upper surface of the printed circuit board 180 is protected from the external environment by the first outer resin encapsulation 170 formed by sealing with a liquid molding resin. . The lower surface of the printed circuit board 180 has a structure in which a plurality of solder balls 190 are formed.

적층 패키지(400)에 사용되는 하부 CSP(200) 및 상부 CSP(400)가 도 3 및 도 4에 도시되어 있다. 하부 CSP(200)와 상부 CSP(300)는 테이프 배선기판(120, 220)을 이용한 CSP로, 하부 CSP(200) 및 상부 CSP(300)를 서로 접속할 수 있도록 테이프 배선기판(120, 220)은 밀러 타입(mirror type)으로 설계 및 제작된다. 즉, 하부 CSP의 솔더 범프 패드(124)와 상부 CSP의 솔더 범프 패드(224)는 동일 위치에 형성되며, 솔더 범프(140)에 의해 서로 전기적 접속을 이룬다. 한편, 하부 CSP(200)의 상부면의 가장자리 부분에서 인쇄회로기판(180)과 본딩 와이어(160)로 연결할 수 있도록 접속 패드(126)가 형성되어 있다. 접속 패드(126)는 배선 패턴(123)의 일부분이다.The lower CSP 200 and the upper CSP 400 used in the stack package 400 are shown in FIGS. 3 and 4. The lower CSP 200 and the upper CSP 300 are CSPs using the tape wiring boards 120 and 220, and the tape wiring boards 120 and 220 may connect the lower CSP 200 and the upper CSP 300 to each other. It is designed and manufactured in the mirror type. That is, the solder bump pads 124 of the lower CSP and the solder bump pads 224 of the upper CSP are formed at the same position, and are electrically connected to each other by the solder bumps 140. On the other hand, the connection pad 126 is formed to be connected to the printed circuit board 180 and the bonding wire 160 in the edge portion of the upper surface of the lower CSP (200). The connection pad 126 is a part of the wiring pattern 123.

하부 CSP(200) 및 상부 CSP(300)에 실장된 반도체 칩(110, 210)이 서로 마주 보는 방향을 향하여 접속을 이루기 때문에, 반도체 칩(110, 210) 또한 밀러 칩(mirror chip)으로 제조하는 것이 바람직하다. 예를 들어, 하부 CSP(200) 및 상부 CSP(300)에 실장된 반도체 칩(110, 210)이 메모리 소자(memory device)인 경우에, 메모리 용량을 두 배로 증가시킬 수 있다. 한편, 하부 CSP(200)와 상부 CSP(200)가 서로 다른 기능을 갖는 소자, 예를 들면 하나는 메모리 소자이고 다른 하나는 로직 소자(logic device)인 경우에는 전술된 바와 같이 밀러 칩으로 제조할 필요는 없다.Since the semiconductor chips 110 and 210 mounted on the lower CSP 200 and the upper CSP 300 make a connection in a direction facing each other, the semiconductor chips 110 and 210 are also manufactured as mirror chips. It is preferable. For example, when the semiconductor chips 110 and 210 mounted on the lower CSP 200 and the upper CSP 300 are memory devices, the memory capacity may be doubled. Meanwhile, in the case where the lower CSP 200 and the upper CSP 200 have different functions, for example, one is a memory device and the other is a logic device, it may be manufactured as a Miller chip as described above. There is no need.

인쇄회로기판(180)은 기판 몸체(182)의 양면과 내부에 배선 패턴층(184)이 형성된 인쇄회로기판으로서, 잘 알려져 있다시피, 소정의 두께를 가지는 절연판 즉, 기판 몸체(182)에 배선 패턴층(182)이 인쇄된 기판이다. 배선 패턴층(184)은 기판 몸체(182)의 상부면에 형성되며 하부 CSP(200)와 본딩 와이어(160)로 접속되는 기판 패드(181)를 포함하는 상부 배선층과, 기판 몸체(182)의 하부면에 형성되어 솔더 볼(190)이 접속되는 볼 패드(185)를 포함하는 하부 배선층과, 기판 몸체(182)의 내부에 형성되어 상부 배선층과 하부 배선층을 연결하는 회로 배선층(183)으로 구성된다. 도면에는 도시되지 않았지만, 기판 몸체를 관통하는 비아 홀(via hole)에 의해 상부 배선층과 하부 배선층을 연결할 수 도 있고, 하부 배선층을 외부접속단자로 활용할 수도 있다.The printed circuit board 180 is a printed circuit board having wiring pattern layers 184 formed on both sides and inside of the board body 182. As is well known, the printed circuit board 180 is wired to an insulating plate having a predetermined thickness, that is, the board body 182. The pattern layer 182 is a printed substrate. The wiring pattern layer 184 is formed on the upper surface of the substrate body 182 and includes an upper wiring layer including a substrate pad 181 connected to the lower CSP 200 and the bonding wire 160, and the substrate body 182. A lower wiring layer formed on the lower surface and including a ball pad 185 to which the solder balls 190 are connected, and a circuit wiring layer 183 formed in the substrate body 182 to connect the upper wiring layer and the lower wiring layer. do. Although not shown in the drawings, a via hole penetrating the substrate body may connect the upper wiring layer and the lower wiring layer, or the lower wiring layer may be used as an external connection terminal.

이와 같은 구조를 갖는 적층 패키지(400)의 제조 단계를 도 3 내지 도 8을 참조하여 설명하겠다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 가리킨다.A manufacturing step of the stack package 400 having such a structure will be described with reference to FIGS. 3 to 8. On the other hand, the same reference numerals throughout the drawings indicate the same components.

도 3 및 도 4에 도시된 바와 같이 테이프 배선기판(120, 220)을 이용하여 제조된 하부 CSP(200) 및 상부 CSP(300)의 준비 단계로부터 출발한다. 한편, 하부 CSP(200)와 상부 CSP(300)의 제조 공정은 동일하기 때문에 하부 CSP(200)만을 예를 들어 설명하겠다. 그리고, 상부 CSP(300)를 하부 CSP(200)와 같은 구조로 형성하여도 서로 적층하는 데는 아무런 문제가 없다.As shown in FIGS. 3 and 4, starting from the preparation steps of the lower CSP 200 and the upper CSP 300 manufactured using the tape wiring boards 120 and 220. Meanwhile, since the manufacturing processes of the lower CSP 200 and the upper CSP 300 are the same, only the lower CSP 200 will be described as an example. In addition, even if the upper CSP 300 is formed in the same structure as the lower CSP 200, there is no problem in stacking each other.

먼저, 폴리이미드 테이프(121)와, 폴리이미드 테이프(121)의 일면에 사진석판술에 의해 형성된 배선 패턴(123)으로 구성된 테이프 배선기판(120)을 준비한다. 즉, 폴리이미드 테이프(121)의 일면에 구리박막(Cu foil)을 부착한 상태에서 구리박막을 사진석판술을 이용하여 패터닝하여 빔 리드(125)를 포함한 배선 패턴(123)을 형성한다. 폴리이미드 테이프(121)의 중심 부분에 빔 리드(125)가 노출될 수 있도록 윈도우(127)를 형성한다. 배선 패턴(123)의 일 부분 즉 솔더 범프가 형성될 원판 형상의 솔더 범프 패드(124)가 노출될 수 있도록 폴리이미드 테이프(121)를 관통하여 접속 구멍(129)을 형성한다. 접속 구멍(129)을 형성하는 동일한 방향으로 접속 패드(126) 상의 폴리이미드 테이프(121)를 제거한다. 그리고, 노출된 빔 리드(125)에는 금 도금막이 형성되어 있다.First, a tape wiring board 120 including a polyimide tape 121 and a wiring pattern 123 formed by photolithography on one surface of the polyimide tape 121 is prepared. That is, the copper thin film is patterned by photolithography in a state where a copper foil is attached to one surface of the polyimide tape 121 to form a wiring pattern 123 including the beam lead 125. The window 127 is formed to expose the beam lid 125 at the central portion of the polyimide tape 121. A connection hole 129 is formed through the polyimide tape 121 so that a portion of the wiring pattern 123, that is, a disk shaped solder bump pad 124 on which the solder bumps are to be exposed, is exposed. The polyimide tape 121 on the connection pad 126 is removed in the same direction to form the connection hole 129. A gold plated film is formed on the exposed beam lead 125.

테이프 배선기판(120)의 일면에 각기 탄성중합체(130)를 개재한 상태에서 반도체 칩(110)을 부착한다. 반도체 칩(110)은 활성면의 중심선을 따라서 전극 패드(112)들이 형성된 센터 패드형 반도체 칩이며, 테이프 배선기판의 윈도우(127)는 전극 패드(112)와 빔 리드(125)가 접속할 수 있도록 전극 패드(112)들이 형성된 부분을 따라서 긴 구멍으로 형성된다. The semiconductor chip 110 is attached to one surface of the tape wiring board 120 with the elastomer 130 interposed therebetween. The semiconductor chip 110 is a center pad type semiconductor chip in which electrode pads 112 are formed along a center line of an active surface, and the window 127 of the tape wiring board is connected to the electrode pad 112 and the beam lead 125. Long holes are formed along portions where the electrode pads 112 are formed.

반도체 칩의 전극 패드(112)와 그에 대응되는 빔 리드(125)들이 일괄적으로 접합되며, 접합된 부분은 액상의 성형 수지에 의해 봉합되어 패드 수지 봉합부(150)를 형성함으로써, 하부 CSP(200)의 준비가 완료된다. 한편, 본 발명에 따른 실시예에서는 빔 리드(125) 본딩 방법으로 반도체 칩의 전극 패드(112)와 테이프 배선기판의 배선 패턴(123)을 전기적으로 연결하였지만, 와이어 본딩 방법으로 반도체 칩의 전극 패드와 테이프 배선기판의 배선 패턴을 연결하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.The electrode pad 112 of the semiconductor chip and the beam leads 125 corresponding thereto are collectively bonded, and the joined portion is sealed by a liquid molding resin to form the pad resin seal 150 to form a lower CSP ( 200) is completed. Meanwhile, in the embodiment of the present invention, the electrode pad 112 of the semiconductor chip and the wiring pattern 123 of the tape wiring board are electrically connected by the beam lead 125 bonding method. However, the electrode pad of the semiconductor chip is connected by the wire bonding method. Connecting the wiring pattern with the tape wiring board does not depart from the scope of the inventive concept.

이와 같은 CSP 제조 공정에 의해 제조된 하부 CSP(200) 및 상부 CSP(300)에 대한 개별적인 전기적 특성 검사를 진행하여 양품으로 판정된 하부 CSP(200) 및 상부 CSP(300)만을 선별하여 사용하기 때문에, 반도체 칩을 3차원적으로 적층하여 하나의 패키지로 제조되는 적층 칩 패키지에 비하여 제품의 신뢰성을 확보할 수 있다.Since the lower CSP 200 and the upper CSP 300 manufactured by the CSP manufacturing process are individually tested for the electrical characteristics, only the lower CSP 200 and the upper CSP 300 which are determined to be good are used. By stacking the semiconductor chips three-dimensionally, the reliability of the product can be secured as compared to the stacked chip package manufactured as one package.

다음으로 도 5에 도시된 바와 같이 하부 CSP(200)를 인쇄회로기판(180)에 접착하는 공정을 진행한다. 즉, 인쇄회로기판(180)의 상부면에 접착제(132)를 개재한 상태에서, 하부 CSP(200)의 배면 즉 반도체 칩(110)의 배면이 인쇄회로기판(180)의 상부면을 향하도록 하여 접착한다. 따라서, 하부 CSP(200)의 테이프 배선기판(120) 부분이 상부면을 향하게 된다.Next, as shown in FIG. 5, the process of adhering the lower CSP 200 to the printed circuit board 180 is performed. That is, in the state where the adhesive 132 is interposed on the upper surface of the printed circuit board 180, the rear surface of the lower CSP 200, that is, the rear surface of the semiconductor chip 110 faces the upper surface of the printed circuit board 180. To bond. Accordingly, the tape wiring board 120 of the lower CSP 200 faces the upper surface.

다음으로 도 6에 도시된 바와 같이 와이어 본딩 공정이 진행된다. 하부 CSP의 접속 패드(126)와 인쇄회로기판(180) 상부면의 기판 패드(181)를 본딩 와이어(160)로 접속하는 공정을 진행한다. 이때, 본딩 와이어(160)의 최고점을 높 이를 하부 CSP(200)의 상부면보다는 낮게 형성하는 것이 바람직하며, 이를 구현하기 위해서 먼저 본딩 와이어(160)을 인쇄회로기판의 기판 패드(181)에서 볼 본딩(ball bonding)을 실시한 이후에 하부 CSP의 접속 패드(126)에 스티치 본딩(stitch bonding)을 하는 것이 바람직하다.Next, a wire bonding process is performed as shown in FIG. 6. The process of connecting the connection pad 126 of the lower CSP and the substrate pad 181 on the upper surface of the printed circuit board 180 with the bonding wire 160 is performed. At this time, it is preferable to form the highest point of the bonding wire 160 lower than the upper surface of the lower CSP 200. To realize this, the bonding wire 160 is first viewed from the substrate pad 181 of the printed circuit board. It is preferable to perform stitch bonding to the connection pad 126 of the lower CSP after ball bonding is performed.

다음으로 도 7에 도시된 바와 같이 제 1 외곽 수지 봉합부(170)를 형성하는 공정을 진행한다. 인쇄회로기판(180) 상부면 상의 본딩 와이어(160)로 연결된 부분 즉, 하부 CSP(200)의 외곽 부분을 액상의 성형수지로 봉합하여 제 1 외곽 수지 봉합부(170)를 형성한다.Next, as shown in FIG. 7, a process of forming the first outer resin encapsulation unit 170 is performed. A portion connected to the bonding wire 160 on the upper surface of the printed circuit board 180, that is, the outer portion of the lower CSP 200 is sealed with a liquid molding resin to form a first outer resin encapsulation 170.

다음으로 도 8에 도시된 바와 같이 하부 CSP(200) 상부에 상부 CSP(300)를 솔더 범프(140) 접속하는 단계를 진행한다. 즉, 하부 CSP(200) 및 상부 CSP(300)의 솔더 볼 패드(124, 224)에 플럭스(flux)를 도포한 후 구형의 솔더 볼을 올린 다음, 하부 CSP(200) 상에 솔더 볼이 형성된 상부 CSP(300)의 면이 아래를 향하도록 정렬한 상태에서 서로 대응되는 솔더 볼을 근접시킨 이후에 리플로우(reflow)시켜 하부 CSP(200)의 상부에 상부 CSP(300)를 솔더 범프(140) 접속시킨다.Next, as illustrated in FIG. 8, the solder bump 140 is connected to the upper CSP 300 on the lower CSP 200. That is, after flux is applied to the solder ball pads 124 and 224 of the lower CSP 200 and the upper CSP 300, the spherical solder balls are raised, and solder balls are formed on the lower CSP 200. After the solder balls corresponding to each other are brought close to each other while the surfaces of the upper CSP 300 are aligned downward, the upper CSP 300 is solder bump 140 on the upper portion of the lower CSP 200. Connect.

다음으로 도 2에 도시된 바와 같이 인쇄회로기판(180)의 하부면의 볼 패드(185)에 솔더 볼(190)을 부착함으로써, 적층 패키지(400)의 제조 공정은 완료된다. 물론, 인쇄회로기판이 복수개의 적층 패키지를 형성할 수 있도록 스트립 형태를 갖는다면, 개별 적층 패키지로 분리하는 공정을 더 진행할 수도 있으며, 상기한 사항은 본 발명의 기술적 사상의 범위를 벗어나지 않는다.Next, as shown in FIG. 2, by attaching the solder balls 190 to the ball pads 185 of the lower surface of the printed circuit board 180, the manufacturing process of the multilayer package 400 is completed. Of course, if the printed circuit board has a strip shape to form a plurality of laminated packages, the process of separating into separate laminated packages may be further proceeded, and the above matters do not depart from the scope of the technical idea of the present invention.

도 9는 본 발명의 다른 실시예에 따른 적층 패키지(700)로서, 하부 CSP(500) 및 상부 CSP(600)를 접속하는 솔더 범프(240) 부분이 액상의 성형 수지로 봉합되어 제 2 외곽 수지 봉합부(370)가 형성된 구조를 제외하면, 도 2에 도시된 적층 패키지(400)와 동일한 구조를 갖는다.9 is a stack package 700 according to another embodiment of the present invention, in which a portion of the solder bump 240 connecting the lower CSP 500 and the upper CSP 600 is sealed with a liquid molding resin to form a second outer resin. Except for the structure in which the encapsulation part 370 is formed, it has the same structure as the stack package 400 shown in FIG. 2.

본 발명의 다른 실시예에 따른 적층 패키지(700)의 제조 방법은, 도 3 내지 도 8과 동일한 순서로 공정을 진행한 이후에, 솔더 범프(240)로 접속된 부분을 액상의 성형 수지로 봉합하는 공정만을 추가하기만 하면 된다. 물론, 제 2 외곽 수지 봉합부(370)를 형성하는 공정이후에 인쇄회로기판(280)의 하부면에 솔더 볼(29)을 형성하는 공정을 진행된다.In the method of manufacturing the laminated package 700 according to another embodiment of the present invention, after the process is performed in the same order as in FIGS. 3 to 8, the parts connected with the solder bumps 240 are sealed with a liquid molding resin. You just need to add the process. Of course, the process of forming the solder ball 29 on the lower surface of the printed circuit board 280 is performed after the process of forming the second outer resin encapsulation 370.

본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.This invention can be implemented in other various forms, without deviating from the technical idea of this invention. Therefore, the above-described embodiments are merely examples in all respects and should not be interpreted limitedly. The scope of the invention is indicated by the claims, and is not limited by the text of the specification. Again, all variations and modifications belonging to the equivalent scope of the claims are within the scope of the present invention.

따라서, 본 발명의 구조를 따르면 테이프 배선기판을 이용한 CSP를 적층한 적층 패키지를 구현할 수 있다. 그리고, 테이프 배선기판을 이용하는 CSP의 제조 공정과 더불어 통상적인 반도체 패키지의 제조 공정을 그대로 활용하면서 적층 패키지를 구현할 수 있기 때문에, 추가적인 비용 부담을 줄일 수 있다.Accordingly, according to the structure of the present invention, it is possible to implement a stack package in which a CSP is stacked using a tape wiring board. In addition, since the multilayer package can be implemented while using the manufacturing process of the CSP using the tape wiring board as it is, the additional cost burden can be reduced.

그리고, CSP를 적층하여 적층 패키지를 구현하기 때문에, 통상적인 반도체 패키지를 적층하여 구현되는 적층 패키지에 비하여 박형화를 구현할 수 있다.In addition, since the stack package is implemented by stacking CSPs, thickness reduction may be achieved as compared with a stack package implemented by stacking a conventional semiconductor package.

Claims (3)

테이프 배선기판을 이용한 칩 스케일 패키지(CSP)를 적층한 적층 패키지로서,A laminated package in which a chip scale package (CSP) using a tape wiring board is stacked. (A) 인쇄회로기판과;(A) a printed circuit board; (B) 상기 인쇄회로기판의 상부면에 접착된 하부 칩 스케일 패키지로서, (b1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (b2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 하부 칩 스케일 패키지와;(B) a lower chip scale package bonded to an upper surface of the printed circuit board, wherein (b1) a semiconductor chip having electrode pads formed along a central portion of the active surface, and (b2) a poly attached to the active surface of the semiconductor chip. A tape wiring board having a wiring pattern formed on a lower surface of the mid tape, the inner connection terminal connected to the electrode pads among the wiring patterns, the solder bump pads connected to the inner connection terminals, and the solder bump pads respectively connected to the outer side. A lower chip scale package including a pad resin encapsulation portion for sealing a tape wiring board having a connection pad formed on the polyimide tape and an electrode pad portion connected to the internal connection terminal; (C) 상기 접속 패드와 상기 인쇄회로기판을 전기적으로 연결하는 본딩 와이어와;(C) a bonding wire electrically connecting the connection pad and the printed circuit board; (D) 상기 본딩 와이어로 연결된 상기 접속 패드 부분을 포함한 하부 칩 스케일 패키지의 외곽을 성형수지로 봉합하여 형성되는 제 1 외곽 수지 봉합부와;(D) a first outer resin suture portion formed by sealing an outer portion of the lower chip scale package including the connection pad portion connected by the bonding wire with a molding resin; (E) 상기 하부 칩 스케일 패키지 상부면에 솔더 범프 접속되는 상부 칩 스케일 패키지로서 (e1) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과, (e2) 상기 반도체 칩의 활성면에 부착되는 폴리이미드 테이프의 하부면에 배선 패턴이 형성된 테이프 배선기판으로, 상기 배선 패턴 중에서 상기 전극 패드와 접속되는 내부 접속 단자와, 상기 내부 접속 단자와 각기 연결된 솔더 범프 패드 및 상기 솔더 범프 패드와 각기 연결되어 외곽에 형성되는 접속 패드가 상기 폴리이미드 테이프 상으로 노출된 테이프 배선기판 및 상기 내부 접속 단자와 접속된 전극 패드 부분을 봉합하는 패드 수지 봉합부;를 포함하는 상부 칩 스케일 패키지와; 및(E) an upper chip scale package solder bump-connected to an upper surface of the lower chip scale package, (e1) a semiconductor chip having an electrode pad formed along a central portion of the active surface, and (e2) attached to an active surface of the semiconductor chip A tape wiring board having a wiring pattern formed on a lower surface of the polyimide tape, the inner wiring terminals connected to the electrode pads among the wiring patterns, the solder bump pads respectively connected to the inner connection terminals, and the solder bump pads, respectively. An upper chip scale package including a pad resin encapsulation portion for sealing a tape wiring board on which a connection pad formed at an outer side thereof is exposed on the polyimide tape and an electrode pad portion connected to the internal connection terminal; And (F) 상기 인쇄회로기판의 하부면에 형성된 복수개의 솔더 볼;을 포함하며,(F) a plurality of solder balls formed on the lower surface of the printed circuit board, 상기 하부 칩 스케일 패키지와 상부 칩 스케일 패키지가 상시 솔더 범프에 의해 접속될 수 있도록 상기 하부 칩 스케일 패키지의 솔더 범프 패드와 상기 상부 칩 스케일 패키지의 솔더 범프 패드가 서로 대응되는 위치에 형성된 것을 특징으로 하는 칩 스케일 패키지가 적층된 적층 패키지.The solder bump pads of the lower chip scale package and the solder bump pads of the upper chip scale package are formed at positions corresponding to each other such that the lower chip scale package and the upper chip scale package may be connected by the solder bumps at all times. Stacked package with stacked chip scale packages. 제 1항에 있어서, 상기 하부 칩 스케일 패키지 및 상부 칩 스케일 패키지의 내부 접속 단자는 상기 반도체 칩의 전극 패드에 직접 접합되어 전기적 접속을 이루며, 상기 솔더 범프 접속된 부분을 성형수지로 봉합하여 형성되는 제 2 외곽 수지 봉합부;를 더 포함하는 것을 특징으로 하는 적층 패키지.The lower chip scale package and the inner connection terminals of the upper chip scale package are directly connected to the electrode pads of the semiconductor chip to make electrical connections, and the solder bump connected portions are formed by sealing the molded parts with a molding resin. Laminated package, characterized in that it further comprises; 제 1항에 있어서, 상기 하부 칩 스케일 패키지 및 상부 칩 스케일 패키지의 내부 접속 단자와 상기 반도체 칩의 전극 패드가 본딩 와이어에 의해 전기적 접속을 이루는 것을 특징으로 하는 적층 패키지.The stack package of claim 1, wherein the internal chip of the lower chip scale package and the upper chip scale package and the electrode pad of the semiconductor chip are electrically connected by a bonding wire.
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