KR100587084B1 - method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 소자분리막 형성에 있어서, 격리영역의 가장자리 부위와 소자영역 사이에서 발생되는 모우트(moat)형성을 방지하여 이후의 공정에서 소자분리막 위에 형성되는 패턴 간의 브릿지현상을 방지할 수 있는 반도체소자의 제조방법에 관해 개시한다. 개시된 본 발명에 따른 반도체소자의 제조방법은 하부 소자분리막이 구비된 반도체기판을 제공하는 단계와, 기판 상에 절연막을 형성하는 단계와, 절연막 상에 상기 소자분리막과 대응된 부위를 덮는 감광막패턴을 형성하는 단계와, 감광막패턴을 마스크로 하여 상기 절연막을 식각하여 상기 하부 소자분리막과 연결되는 상부 소자분리막을 형성하는 단계와, 감광막패턴을 제거하는 단계와, 결과물 상에 상기 기판과 동일재질의 실리콘층을 형성하는 단계와, 상부 소자분리막이 노출되는 시점까지 상기 실리콘층을 연마하는 단계를 포함한다. According to the present invention, a semiconductor device capable of preventing a bridge between patterns formed on the device isolation layer in a subsequent process by preventing a moat from occurring between the edge portion of the isolation region and the device region in forming the device isolation layer. The manufacturing method of this is disclosed. A method of manufacturing a semiconductor device according to the present invention includes providing a semiconductor substrate having a lower device isolation film, forming an insulating film on the substrate, and forming a photoresist pattern on the insulating film to cover a portion corresponding to the device isolation film. Forming an upper layer, and forming an upper element isolation layer connected to the lower element isolation layer by etching the insulating layer using the photoresist pattern as a mask, removing the photoresist pattern, and forming silicon on the resultant material. Forming a layer and polishing the silicon layer until the upper device isolation layer is exposed.

따라서, 본 발명은 격리영역의 가장자리 부위와 소자영역에서의 모우트 형성을 방지하며, 후속 공정에서 소자분리막 위에 형성되는 패턴을 형성할 경우, 레지듀(residue) 형성 자체를 방지하여 패턴 브릿지를 예방할 수 있다.Therefore, the present invention prevents the formation of the moat in the edge region and the device region of the isolation region, and when forming a pattern formed on the device isolation film in a subsequent process, it is possible to prevent the formation of the resist itself to prevent the pattern bridge Can be.

Description

반도체소자의 제조방법{method for fabricating semiconductor device}Method for fabricating semiconductor device

도 1a 및 도 1c는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도. 1A and 1C are cross-sectional views of processes for explaining a method of manufacturing a semiconductor device according to the prior art.

도 2는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 도면.2 is a view for explaining a method of manufacturing a semiconductor device according to the prior art.

도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 소자분리막 형성에 있어서, 격리영역의 가장자리 부위와 소자영역 사이에서 발생되는 모우트(moat)형성을 방지하여 이후의 공정에서 소자분리막 위에 형성되는 패턴 간의 브릿지(bridge)현상을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein in forming a device isolation film, a pattern formed on the device isolation film in a subsequent process is prevented by forming a moat between the edge of the isolation region and the device region. The present invention relates to a method of manufacturing a semiconductor device capable of preventing a bridge phenomenon.

일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 격리영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 격리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 소자영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다. In general, semiconductor devices formed on silicon wafers include device isolation regions for electrically separating individual circuit patterns. In particular, as semiconductor devices have been highly integrated and miniaturized, research into not only the size of each individual device but also the device isolation region has been actively conducted. This is because the formation of the device isolation region is an initial step in all manufacturing steps, and the size of the device area and the process margin of the post-process step are determined.

일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀 치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다. 이에따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트렌치를 이용한 소자 분리 방법, 예컨대 샬로우 트렌치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다. In general, the Locos device isolation method widely used in the manufacture of semiconductor devices has the advantage of simple process, but in the case of highly integrated semiconductor devices of 256M DRAM level or more, the width of the device isolation region decreases in the bird's beak. Due to the punch-through and thickness reduction of the device isolation layer, the limit point is reached. Accordingly, a device isolation method using a trench, such as a shallow trench isolation method (STI), has been proposed as a technique suitable for device isolation of highly integrated semiconductor devices.

도 1a 및 도 1c는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정별 단면도이다. 1A and 1C are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.

종래기술에 따른 반도체소자의 제조방법은, 먼저, 도 1a에 도시된 바와 같이, 소자 격리영역(미도시) 및 소자영역(미도시)이 정의된 실리콘기판(1) 상에 실리콘 산화막(미도시) 및 실리콘 질화막(미도시)을 차례로 증착하고 나서, 포토리쏘그라피(photolithography) 공정에 의해 상기 실리콘 질화막 및 실리콘 산화막을 차례로 식각하여 버퍼(buffer) 역할을 하는 패드 산화막 패턴(3), 산화를 억제하는 실리콘 질화막 패턴(4)을 형성한다. 이어, 실리콘 질화막 패턴(4)을 마스크로 하고 기판의 일부를 식각하여 소의 분리영역을 노출시키는 트렌치(trench)(2)를 형성한다. 그 다음, 상기 트렌치(2)가 형성된 실리콘 기판(1) 상에 건식 세정 및 용액 세정을 실시한다. (미도시) In the method of manufacturing a semiconductor device according to the related art, first, as shown in FIG. 1A, a silicon oxide film (not shown) is formed on a silicon substrate 1 on which a device isolation region (not shown) and a device region (not shown) are defined. ) And a silicon nitride film (not shown) in that order, and then sequentially etch the silicon nitride film and the silicon oxide film by a photolithography process to inhibit the pad oxide film pattern 3 serving as a buffer, and to suppress oxidation. The silicon nitride film pattern 4 is formed. Subsequently, a trench 2 for exposing a small isolation region is formed by etching a portion of the substrate using the silicon nitride film pattern 4 as a mask. Then, dry cleaning and solution cleaning are performed on the silicon substrate 1 on which the trench 2 is formed. (Not shown)

이후, 도 1b에 도시된 바와 같이, 상기 세정 공정이 완료된 기판 전면에 열산화막(5)을 형성한다. 이때, 상기 패드 산화막(3)과 상기 열산화막(5) 공정은 저온 산화 및 고온 산화를 수행함으로써 트렌치(2) 모서리 부분의 각화현상을 억제한다. 이어, 상기 열산화막(5) 및 실리콘 질화막 패턴(3) 전면을 덮도록 갭필옥사이드막(미도시)을 형성한 후에, 상기 갭필옥사이드막을 화학적 기계적 연마(Chemical Mechanical Polishing)하여 트렌치(2)를 매립시키는 소자분리막(6)을 형성한다. Thereafter, as illustrated in FIG. 1B, a thermal oxide film 5 is formed on the entire surface of the substrate on which the cleaning process is completed. In this case, the pad oxide film 3 and the thermal oxide film 5 process suppress the keratinization at the corners of the trench 2 by performing low temperature oxidation and high temperature oxidation. Subsequently, after forming a gap fill oxide film (not shown) to cover the entire surface of the thermal oxide film 5 and the silicon nitride film pattern 3, the gap fill oxide film is chemically mechanically polished to fill the trench 2. The device isolation film 6 is formed.

그런다음, 도 1c에 도시된 바와 같이, 상기 결과물로부터 실리콘 질화막 패턴을 제거한다. Then, as shown in Figure 1c, the silicon nitride film pattern is removed from the result.

도 2는 종래의 반도체 소자의 소자분리막 형성방법에 대한 문제점을 설명하기 위한 평면도이다. 2 is a plan view for explaining a problem with a conventional method for forming a device isolation film of a semiconductor device.

그러나, 종래의 기술에서는 트렌치가 형성된 기판 표면의 디펙트를 회복하기 위한 열산화막 형성 및 제거 공정에서, 트렌치 상단 가장자리 부위가 움푹 패이는 모우트(moat)현상(A부위)이 발생되고, 이 후의 갭필옥사이드막 증착 공정, 화학적-기계적 연마 공정 및 후속의 세정 공정에서 상기 모우트된 부위(A)의 식각율이 더욱 더 커지게 된다. However, in the prior art, in the thermal oxide film formation and removal process for recovering the defect of the trench-formed substrate surface, a moat phenomenon (site A) in which the trench upper edge portion is recessed occurs, and then In the gap fill oxide film deposition process, the chemical-mechanical polishing process and the subsequent cleaning process, the etch rate of the moulded portion A becomes even larger.

또한, 이 후의 게이트 형성용 다결정실리콘층 증착 및 패터닝 공정에서, 상기 다결정실리콘이 상기 모우트된 부위(A)에 잔류되어, 이 후의 공정에서 형성되는 패턴(7) 간의 브릿지가 유발되는 문제점이 있었다.In addition, in the subsequent process of depositing and patterning the polysilicon layer for forming a gate, the polysilicon remains in the moulded portion A, causing a bridge between the patterns 7 formed in a subsequent process. .

본 발명에 따른 반도체소자의 제조방법은 반도체기판에 하부 소자분리막을 형성하는 단계와, 상기 반도체기판 상에 절연막을 형성하는 단계와, 상기 절연막 상에 상기 하부 소자분리막과 대응된 부위를 덮는 감광막패턴을 형성하는 단계와, 상기 감광막패턴을 마스크로 하여 상기 절연막을 식각하여 상기 하부 소자분리막과 연결되는 상부 소자분리막을 형성하는 단계와, 상기 감광막패턴을 제거하는 단계와, 상기 결과물 상에 상기 기판과 동일재질의 실리콘층을 형성하는 단계와, 상기 상부 소자분리막이 노출되는 시점까지 상기 실리콘층을 연마하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming a lower device isolation film on a semiconductor substrate, forming an insulating film on the semiconductor substrate, and a photoresist pattern covering a portion corresponding to the lower device isolation film on the insulating film. Forming an upper device isolation layer to be connected to the lower device isolation layer by etching the insulating layer using the photoresist pattern as a mask, removing the photoresist pattern, and Forming a silicon layer of the same material; and polishing the silicon layer until the upper device isolation layer is exposed.

상기 하부 소자분리막과 상기 상부 소자분리막의 총두께는 2000∼3000Å로 형성한다.The total thickness of the lower device isolation layer and the upper device isolation layer is formed to be 2000 ~ 3000Å.

상기 하부 소자분리막을 상기 반도체기판에 트렌치를 형성한 후 TEOS 또는 SiH4를 소오스로 하는 절연물질을 상기 트렌치를 채우도록 상기 반도체기판 상에 증착한 후 화학적 기계적 연마하여 형성한다.After forming the lower device isolation layer on the semiconductor substrate, an insulating material having a source of TEOS or SiH4 is deposited on the semiconductor substrate to fill the trench, followed by chemical mechanical polishing.

상기 절연막을 TEOS 또는 SiH4를 소오스로 하는 산화물질을 증착하여 형성하거나, 또는, 질화막과 산화막의 2중막으로 형성한다. The insulating film is formed by depositing an oxide made of TEOS or SiH 4 as a source, or a double film of a nitride film and an oxide film.

상기 상부 소자분리막은 측면 프로파일이 포지티브하게 형성한다. 상부소자분리막이 포지티브한 측면 프로파일을 가질 경우, 상기 감광막패턴을 제거한 다음, Ar 및 F 중 어느 하나의 식각가스를 이용하여 상기 상부 소자분리막을 식각하여 상기 상부 소자분리막의 슬로프를 더 크게하는 단계를 추가한다. 이때, 상기 식각공 정은 적어도 상기 하부 소자분리막이 상기 상부 소자분리막에 의해 노출되지 않는 한도 내에서 진행한다.The upper device isolation layer has a positive side profile. When the upper device isolation layer has a positive side profile, removing the photoresist pattern, and then etching the upper device isolation layer using an etching gas of Ar and F to increase the slope of the upper device isolation layer. Add. In this case, the etching process proceeds at least within the extent that the lower device isolation layer is not exposed by the upper device isolation layer.

상기 상부 소자분리막은 측면 프로파일이 버티컬하게 형성한다.The upper device isolation layer has a vertical side profile.

상기 실리콘층은 실리콘에피층을 이용한다.The silicon layer uses a silicon epi layer.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법에 대해 자세하게 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

본 발명에 따른 반도체소자의 제조방법은, 도 3a에 도시된 바와 같이, 소자영역(미도시) 및 격리영역(미도시)이 구비된 반도체기판(11)을 제공한다. 이어, 공지의 STI(Shallow Trench Isolation)공정을 적용하여 기판(11)의 격리영역을 노출시키는 트렌치(12)를 형성하고 나서, 상기 트렌치(12)를 매립시키는 하부 소자분리막(13)을 형성한다. 이때, 상기 하부 소자분리막(13)을 TEOS 또는 SiH4를 소오스로 하는 절연물질을 트렌치(12)를 채우도록 반도체기판(11) 상에 증착한 후 반도체기판(11)이 노출되어 트렌치(12) 내에만 잔류되도록 화학적 기계적 연마하는 것에 의해 형성한다. The method of manufacturing a semiconductor device according to the present invention, as shown in FIG. 3A, provides a semiconductor substrate 11 having an element region (not shown) and an isolation region (not shown). Subsequently, a trench 12 for exposing the isolation region of the substrate 11 is formed by applying a well-known shallow trench isolation (STI) process, and then a lower device isolation layer 13 for filling the trench 12 is formed. . At this time, the lower device isolation layer 13 is deposited on the semiconductor substrate 11 so as to fill the trench 12 with an insulating material having a source of TEOS or SiH 4, and then the semiconductor substrate 11 is exposed to expose the trench 12. Form by chemical mechanical polishing so that only remains.

그런 다음, 도 3b에 도시된 바와 같이, 상부 하부분리막(13)을 포함한 기판(11) 전면에 질화막(15)과 산화막(17)의 2중막으로 이루어진 상부 소자분리막 형성용 절연막(19)을 형성한다. 상기에서 산화막(17)은 질화막(15) 상에 TEOS 또는 SiH4를 소오스로 하여 산화물질을 증착하는 것에 의해 형성할 수 있다.
또한, 절연막(19)을 단일의 산화막으로 형성할 수도 있다. 이 때, 절연막(19)을 구성하는 산화막은 TEOS 또는 SiH4를 소오스로 하여 산화물질을 증착하는 것에 의해 형성할 수 있다.Then, as shown in FIG. 3B, an insulating film 19 for forming an upper device isolation film formed of a double layer of a nitride film 15 and an oxide film 17 is formed on the entire surface of the substrate 11 including the upper lower separator 13. do. The oxide film 17 can be formed by depositing an oxide material on the nitride film 15 with TEOS or SiH 4 as the source.
In addition, the insulating film 19 may be formed of a single oxide film. At this time, the oxide film constituting the insulating film 19 can be formed by depositing an oxide with TEOS or SiH 4 as the source.

이후, 도 3c에 도시된 바와 같이, 상기 절연막(19) 상에 감광막을 도포하고 노광 및 현상하여 하부 소자분리막(13)과 대응된 부위를 덮는 감광막패턴(21)을 형성한다.Thereafter, as shown in FIG. 3C, a photoresist film is coated, exposed and developed on the insulation film 19 to form a photoresist pattern 21 covering a portion corresponding to the lower device isolation layer 13.

이어, 도 3d에 도시된 바와 같이, 상기 감광막패턴(21)을 마스크로 하여 상기 절연막(19)을 식각하여 하부 소자분리막(13)과 연결되고 측면 프로파일이 포지티브(positive)한 상부 소자분리막(23)을 형성한다. 상기에서 절연막(19)이 질화막(15)과 산화막(17)의 2중막으로 이루어진 경우에 산화막(17)을 식각할 때 질화막(15)은 에치스토퍼(etch stopper)의 역할을 하여 하부 소자분리막(13)이 손상되는 것을 방지한다. 또한, 상기 상부 소자분리막(23)은 포지티브한 측면 프로파일 대신에 버티컬(vertical)한 측면 프로파일을 갖도록 할 수도 있다. Subsequently, as shown in FIG. 3D, the insulating layer 19 is etched by using the photoresist pattern 21 as a mask, and the upper element isolation layer 23 connected to the lower element isolation layer 13 and having a positive side profile. ). In the case where the insulating film 19 is formed of a double layer of the nitride film 15 and the oxide film 17, when the oxide film 17 is etched, the nitride film 15 serves as an etch stopper to form a lower device isolation film ( 13) to prevent damage. In addition, the upper device isolation layer 23 may have a vertical side profile instead of a positive side profile.

한편, 상기 상부 소자분리막(23) 및 하부 소자분리막(13)의 총 두께는 2000∼3000Å, 바람직하게는 2500Å로 형성한다.On the other hand, the total thickness of the upper element isolation film 23 and the lower element isolation film 13 is formed to be 2000 to 3000 kPa, preferably 2500 kPa.

그런 다음, 감광막패턴(21)을 제거한다. 그리고, Ar 및 F 중 어느 하나의 식각 가스를 이용하여 상부 소자분리막(23)을 한번 더 식각하여, 도 3d의 도면부호 23a처럼, 상부 소자분리막의 포지티브한 슬로프를 더 크게 할 수도 있다. 이때, 상기 식각공정은 적어도 하부 소자분리막(13)이 상부 소자분리막(23)에 의해 노출되지 않는 한도 내에서 진행한다. Then, the photoresist pattern 21 is removed. In addition, the upper device isolation layer 23 may be etched once again using an etching gas of any one of Ar and F, thereby increasing the positive slope of the upper device isolation layer, as shown by reference numeral 23a of FIG. 3D. In this case, the etching process may be performed at least unless the lower device isolation layer 13 is exposed by the upper device isolation layer 23.

그런다음, 도 3e에 도시된 바와 같이, 상기 결과물 위에 실리콘층(25)을 형 성한다. 이때, 상기 실리콘층(25)은 기판(11)과 동일 재질을 이용한 것으로서, 실리콘에피층을 이용할 수도 있다.Then, as shown in FIG. 3E, a silicon layer 25 is formed on the resultant. At this time, the silicon layer 25 is made of the same material as the substrate 11, a silicon epitaxial layer may be used.

이후, 도 3f에 도시된 바와 같이, 상기 상부 소자분리막(23)이 노출되는 시점까지 상기 실리콘층을 화학적 기계적 연마(Chemical Mechnical Polishing) 또는 에치백(etch back)한다. 한편, 상기 실리콘층(25)으로서 실리콘에피층을 이용하는 경우, 에피층이 기판의 액티브영역에서만 성장하므로 별도의 화학적 기계적 연마 또는 에치백 공정이 불필요하다.3F, the silicon layer is chemically mechanically polished or etched back until the upper device isolation layer 23 is exposed. On the other hand, when the silicon epi layer is used as the silicon layer 25, since the epi layer grows only in the active region of the substrate, a separate chemical mechanical polishing or etch back process is unnecessary.

본 발명에 따르면, 소자분리막의 두께가 2000Å 이상인 경우, 소자분리막 형성공정을 2차례로 나눠 진행함으로써, 안정된 매립특성을 나타낸다. 따라서, 패턴 브릿지가 방지되어 안정된 디바이스 특성을 가진다.According to the present invention, when the thickness of the device isolation film is 2000 GPa or more, the device isolation film forming process is carried out in two steps, thereby showing stable embedding characteristics. Therefore, pattern bridge is prevented and has stable device characteristics.

이상에서 설명한 바와 같이, 본 발명은 소자분리막의 두께가 2000Å 이상인 경우, 소자분리막을 하부 소자분리막 및 상부 소자분리막으로 나눠 진행함으로써, 매립특성이 우수해진다. As described above, in the present invention, when the thickness of the device isolation film is 2000 GPa or more, the device isolation film is divided into a lower device isolation film and an upper device isolation film, thereby improving embedding characteristics.

따라서, 본 발명은 격리영역의 가장자리 부위와 소자영역에서의 모우트 형성을 방지하며, 후속 공정에서 소자분리막 위에 형성되는 패턴을 형성할 경우, 레지듀(residue) 형성 자체를 방지하여 패턴 브릿지를 예방할 수 있다.Therefore, the present invention prevents the formation of the moat in the edge region and the device region of the isolation region, and when forming a pattern formed on the device isolation film in a subsequent process, it is possible to prevent the formation of the resist itself to prevent the pattern bridge Can be.

Claims (13)

반도체기판에 하부 소자분리막을 형성하는 단계와,Forming a lower device isolation layer on the semiconductor substrate; 상기 반도체기판 상에 절연막을 형성하는 단계와,Forming an insulating film on the semiconductor substrate; 상기 절연막 상에 상기 하부 소자분리막과 대응된 부위를 덮는 감광막패턴을 형성하는 단계와,Forming a photoresist pattern on the insulating layer to cover a portion corresponding to the lower device isolation layer; 상기 감광막패턴을 마스크로 하여 상기 절연막을 식각하여 상기 하부 소자분리막과 연결되는 상부 소자분리막을 형성하는 단계와,Forming an upper device isolation layer connected to the lower device isolation layer by etching the insulating layer using the photoresist pattern as a mask; 상기 감광막패턴을 제거하는 단계와,Removing the photoresist pattern; 상기 결과물 상에 상기 기판과 동일재질의 실리콘층을 형성하는 단계와,Forming a silicon layer of the same material as the substrate on the resultant, 상기 상부 소자분리막이 노출되는 시점까지 상기 실리콘층을 연마하는 단계를 포함한 것을 특징으로 하는 반도체소자의 제조방법.And polishing the silicon layer until the upper device isolation layer is exposed. 제 1항에 있어서, 상기 하부 소자분리막과 상기 상부 소자분리막의 총두께는 2000∼3000Å로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the total thickness of the lower device isolation film and the upper device isolation film is 2000 to 3000 microns. 제 1항에 있어서, 상기 하부 소자분리막을 상기 반도체기판에 트렌치를 형성한 후 TEOS 또는 SiH4를 소오스로 하는 절연물질을 상기 트렌치를 채우도록 상기 반도체기판 상에 증착한 후 화학적 기계적 연마하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the lower device isolation layer is formed by forming a trench in the semiconductor substrate and depositing an insulating material having a source of TEOS or SiH 4 on the semiconductor substrate to fill the trench, followed by chemical mechanical polishing. A method for manufacturing a semiconductor device. 삭제delete 제 1항에 있어서, 상기 절연막을 TEOS 또는 SiH4를 소오스로 하는 산화물질을 증착하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film is formed by depositing an oxide material containing TEOS or SiH 4 as a source. 삭제delete 제 1항에 있어서, 상기 절연막을 질화막과 산화막의 2중막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film is formed of a double film of a nitride film and an oxide film. 삭제delete 제1항에 있어서, 상기 상부 소자분리막을 측면 프로파일이 포지티브하게 형성하는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein the upper device isolation layer is formed to have a positive side profile. 제 1항에 있어서, 상기 상부 소자분리막을 측면 프로파일이 더 큰 슬로프를 갖도록 상기 감광막패턴을 제거한 후 Ar 및 F 중 어느 하나의 식각 가스로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.The semiconductor device of claim 1, further comprising etching the upper device isolation layer with an etching gas of Ar and F after removing the photoresist pattern so that the side profile has a larger slope. Way. 제 10항에 있어서, 상기 상부 소자분리막의 식각을 적어도 상기 하부 소자분리막이 노출되지 않도록 진행하는 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 10, wherein the etching of the upper device isolation layer is performed so that at least the lower device isolation layer is not exposed. 제 1항에 있어서, 상기 상부 소자분리막을 측면 프로파일이 버티컬하게 형성하는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 1, wherein a side profile of the upper device isolation layer is vertically formed. 제 1항에 있어서, 상기 실리콘층은 실리콘에피층을 이용하는 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the silicon layer uses a silicon epitaxial layer.
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