KR100567069B1 - Method for design of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 설계시 레이아웃에 기초한 단일 게이트 모델링을 진행하여 설계 시뮬레이션 및 실제 웨이퍼 간의 기생 저항 및 기생 캐패시턴스에 의한 소자의 특성 차이를 최소화할 수 있는 반도체 메모리의 디자인 설계 정확도 개선 방법에 관한 것이다. 이 방법은, a) 레이아웃을 기초로한 트랜지스터를 모델링하는 단계; b) 레이아웃 또는 일렉트리컬 디자인룰을 통해 상기 트랜지스터의 타입, 게이트 핑거의 두께 및 게이트 핑거의 길이를 추출하는 단계; c) 상기 모델링된 트랜지스터가 어떤 로직게이트를 구성했는지를 구분하는 단계; d) 상기 로직게이트에 따른 트랜지스터의 게이트 핑거의 개수를 산출하는 단계; 및 e) 상기 b)단계 및 d)단계를 통해 얻어진 값을 통해 캐패시터 파라미터 및 기생 저항 파라미터를 계산하는 단계; 및 f) 상기 a) 내지 e) 단계를 거쳐 산출한 상기 기생 저항 파라미터 및 기생 캐패시터 파라미터를 추가하여 스키메틱을 구성하는 단계;를 포함 하는 것을 특징으로 하는 반도체 장치의 설계 방법을 포함한다.The present invention relates to a method of improving the design design accuracy of a semiconductor memory capable of minimizing the difference in device characteristics due to parasitic resistance and parasitic capacitance between the design simulation and the actual wafer by performing a single gate modeling based on the layout during the design of the semiconductor device. . The method comprises the steps of: a) modeling a transistor based on the layout; b) extracting the type of the transistor, the thickness of the gate finger and the length of the gate finger through layout or electrical design rules; c) identifying which logic gates the modeled transistors comprise; d) calculating the number of gate fingers of the transistor according to the logic gate; And e) calculating capacitor parameters and parasitic resistance parameters using the values obtained through steps b) and d). And f) constructing a schematic by adding the parasitic resistance parameter and the parasitic capacitor parameter calculated through the steps a) to e).
Description
도 1은 기생 저항 성분에 따른 전류 감소 현상을 나타내는 그래프.1 is a graph showing a current reduction phenomenon according to a parasitic resistance component.
도 2는 본 발명에 따른 반도체 장치 설계의 개념도.2 is a conceptual diagram of a semiconductor device design according to the present invention;
도 3은 본 발명에 따른 반도체 장치 설계의 순서도.3 is a flow chart of a semiconductor device design in accordance with the present invention.
도 4는 본 발명에 따른 분산회로도.4 is a distributed circuit diagram according to the present invention.
도 5는 도 4의 등가회로도.5 is an equivalent circuit diagram of FIG. 4.
도 6는 로직 게이트 구성도.6 is a logic gate configuration diagram.
도 7은 종래의 시뮬레이션 결과와 본 발명에 따른 시뮬레이션의 결과를 나타는 그래프.7 is a graph showing the results of conventional simulations and simulations according to the present invention.
본 발명은 반도체 장치의 설계 방법에 관한 것으로, 반도체 장치의 설계시 레이아웃에 기초한 단일 게이트 모델링을 진행하여 설계 시뮬레이션 및 실제 웨이퍼 간의 기생 저항 및 기생 캐패시턴스에 의한 소자의 특성 차이를 최소화할 수 있는 반도체 장치의 설계 방법에 관한 것이다. BACKGROUND OF THE
종래의 반도체 장치의 설계 기술은, 스키메틱(schematic) 상의 최소 유닛(unit)을 단일 트랜지스터로 설정하고, 프로그램을 이용하여 네트리스트 추출 및 시뮬레이션을 실시한다. 그러나, 실제 웨이퍼에 구현되는 형태는, 단일 트랜지스터가 아니라 소정의 칩 사이즈를 얻기 위하여 레이아웃시 단일 및 멀티 게이트 등의 다양한 형태로 구현되고, 로직 게이트의 형태에 따라 정션(junction)을 공유하기도 한다. 또한, 높은 저항을 갖는 소스/드레인 스트랩핑 라인 또는 낮은 저항을 갖는 소스/드레인 스트랩핑 라인을 경우에 따라 다르게 비트라인에 적용한다. 이에 따라, 종래의 기술은, 기생 저항과 정션의 공유로 인한 기생 캐패시턴스가 발생하여 소자 특성의 차이를 유발하나 이에 대한 설계 시뮬레이션에는 고려할 수 없다.Conventional semiconductor device design techniques set the minimum unit on a schematic to a single transistor and perform netlist extraction and simulation using a program. However, the actual implementation on the wafer is implemented in various forms such as single and multi-gates in layout to obtain a predetermined chip size instead of a single transistor, and may also share a junction according to the form of the logic gate. In addition, a source / drain strapping line having a high resistance or a source / drain strapping line having a low resistance is applied to the bit line in different cases. Accordingly, the conventional technology causes parasitic capacitance due to the sharing of parasitic resistance and junction, resulting in a difference in device characteristics, but cannot be considered in design simulation thereof.
도 1에는 기생 저항 성분에 따른 전류 감소 현상을 나타내는 그래프를 도시한다. 1 is a graph showing a current reduction phenomenon according to a parasitic resistance component.
도시한 바와 같이, 종래의 기술에 따른 반도체 장치의 설계 기술은, 기생 저항 성분의 고려가 불가능함에 따라, 실제 디자인 결과와 다르게, 레이아웃의 형태에 따른 실제 웨이퍼의 전류는 감소된 형태로 나타난다. 여기서, "Scalable"은 실제 설계 결과를 나타내며, 나머지는 레이아웃 형태에 따른 실제 웨이퍼의 결과를 나타낸다.As shown in the figure, the design technique of the semiconductor device according to the prior art, as the parasitic resistance component is not considered, unlike the actual design results, the current of the actual wafer according to the shape of the layout appears in a reduced form. Here, "Scalable" represents the actual design result, and the rest represents the actual wafer result according to the layout type.
결과적으로, 기생성분은, 전류감소를 유발하며, 설계 및 실제 웨이퍼 간의 특성차이를 발생시켜 설계의 정확도를 저하시킨다. 특히, 기생성분은, 시뮬레이션시 사용되는 모델 파라미터에 반영이 불가능하여 설계 오류를 유발하는 중요 요인 으로 작용하는 문제가 있다.As a result, the parasitic components cause a decrease in current and cause a characteristic difference between the design and the actual wafer, thereby lowering the accuracy of the design. In particular, parasitic components have a problem that can not be reflected in the model parameters used in the simulation, which acts as an important factor causing design errors.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 레이아웃에 기초한 단일 게이트 모델링을 진행하여 설계 시뮬레이션 및 실제 웨이퍼 간의 기생 저항 및 기생 캐패시턴스에 의한 소자의 특성 차이를 최소화할 수 있는 반도체 장치의 설계 방법을 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to perform a single gate modeling based on a layout, which is based on parasitic resistance and parasitic capacitance between design simulation and actual wafers. It is to provide a method of designing a semiconductor device that can minimize the difference in device characteristics.
상기 목적을 달성하기 위해, 반도체 장치의 설계 방법이 제공되며: 이 방법은, a) 레이아웃을 기초로한 트랜지스터를 모델링하는 단계; b) 레이아웃 또는 일렉트리컬 디자인룰을 통해 상기 트랜지스터의 타입, 게이트 핑거의 두께 및 게이트 핑거의 길이를 추출하는 단계; c) 상기 모델링된 트랜지스터가 어떤 로직게이트를 구성했는지를 구분하는 단계; d) 상기 로직게이트에 따른 트랜지스터의 게이트 핑거의 개수를 산출하는 단계; 및 e) 상기 b)단계 및 d)단계를 통해 얻어진 값을 통해 캐패시터 파라미터 및 기생 저항 파라미터를 계산하는 단계; 및 f) 상기 a) 내지 e) 단계를 거쳐 산출한 상기 기생 저항 파라미터 및 기생 캐패시터 파라미터를 추가하여 스키메틱을 구성하는 단계;를 포함 하는 것을 특징으로 하는 반도체 메모리 설계의 정확도 개선 방법을 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of designing a semiconductor device is provided, the method comprising: a) modeling a transistor based on a layout; b) extracting the type of the transistor, the thickness of the gate finger and the length of the gate finger through layout or electrical design rules; c) identifying which logic gates the modeled transistors comprise; d) calculating the number of gate fingers of the transistor according to the logic gate; And e) calculating capacitor parameters and parasitic resistance parameters using the values obtained through steps b) and d). And f) constructing a schematic by adding the parasitic resistance parameter and the parasitic capacitor parameter calculated through the steps a) to e). It features.
(실시예)(Example)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한 다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2에는 본 발명에 따른 반도체 장치 설계의 개념도를 도시한다.2 shows a conceptual diagram of a semiconductor device design according to the present invention.
도시한 바와 같이, 본 발명에 따른 반도체 장치의 설계는, 스키메틱 상에서 실제 트랜지스터의 특성치를 표현하기 위해, 종래와 동일한 스키메틱 상에서, 트랜지스터의 타입, 게이트 핑거의 두께, 게이트 핑거의 길이, 및 게이트 핑거의 개수를 산출하고, 정션공유에 대한 캐패시터 파라미터 및 기생 저항 파라미터를 포함하는 네트리스트를 산출한다.As shown, the design of the semiconductor device according to the present invention, in order to express the characteristic value of the actual transistor on the schematic, on the same schematic as conventional, the type of transistor, the thickness of the gate finger, the length of the gate finger, and the gate The number of fingers is calculated and a netlist including the capacitor parameters and parasitic resistance parameters for junction sharing is calculated.
도 3에는 본 발명에 따른 반도체 장치 설계의 순서도를 도시한다.3 shows a flowchart of a semiconductor device design according to the present invention.
실제 웨이퍼의 구현시 레이아웃의 형태는, 싱글 게이트 부터 멀티 핑거 게이트의 다양한 형태로 구현되고, 높은 저항을 가진 스트랩핑 라인 및 낮은 저항을 가진 스트랩핑 라인이 혼재되어 있다. 그러므로, 이들에 대한 기생 저항 및 정션 공유에 따른 기생 캐패시턴스를 고려하기 위해 도 4에 도시한 바와 같이, 다수의 저항 및 트랜지스터로 표현되는 분산회로로 모델링 한다. 그러나, 분산회로를 그대로 사용하여 회로의 모델링을 실시하면, 시뮬레이션 노드의 수가 배증되어, 시뮬레이션 자체가 불가능하다.The layout of the actual wafer is implemented in various forms, from a single gate to a multi-finger gate, and a high resistance strapping line and a low resistance strapping line are mixed. Therefore, in order to consider the parasitic capacitance due to the parasitic resistance and junction sharing for them, as shown in Figure 4, it is modeled as a distributed circuit represented by a plurality of resistors and transistors. However, if the circuit is modeled using the distributed circuit as it is, the number of simulation nodes is doubled, and simulation itself is impossible.
따라서, 도 5에 도시한 바와 같이, 분산 회로를 등가화시켜 레이아웃을 기초로한 트랜지스터를 모델링함으로써, 노드 수의 증가를 억제하여 시뮬레이션을 용이하게 한다(단계 100). 여기서, "RMS", "RMD", "RCT,S" 및 "RCT,D"는 분산회로를 등가화할 때, 정션공유 및 핑거 게이트의 수를 고려한 기생 저항 및 기생 캐패시턴스의 값을 나타낸다. 그 다음, 레이아웃 디자인룰 또는 일렉트리컬 디자인룰을 통 해 상기 트랜지스터의 타입, 게이트 핑거의 두께 및 게이트 핑거의 길이를 추출하여, 네트리스트 추출시 파라미터로 사용한다(단계 110). 이 후, 도 6에 도시한 바와 같이, 상기 트랜지스터가 어떤 로직 게이트를 구성하는지를 구분하고(단계 120), 로직 게이트의 구성에 따른 트랜지스터의 게이트 핑거의 수를 산출한다(단계 130). 단계 110) 및 단계 130)를 통해 산출된 수치를 통해 캐패시터 파라미터 및 기생 저항 파라미터를 추출한다(단계 e). 캐패시터 파라미터 및 기생 저항 파라미터를 포함하는 네트리스트는, 텍스트 파일의 형태를 가지며, 산출된 네트리스트는 시뮬레이션 툴에 입력된다.Therefore, as shown in Fig. 5, by modeling the transistor based on the layout by equalizing the distributed circuit, the increase in the number of nodes is suppressed to facilitate the simulation (step 100). Here, "RMS", "RMD", "RCT, S" and "RCT, D" represent the values of parasitic resistance and parasitic capacitance in consideration of the number of junction shares and the number of finger gates when equalizing the distributed circuit. Next, the type of the transistor, the thickness of the gate finger, and the length of the gate finger are extracted through layout design rules or electrical design rules, and used as parameters in netlist extraction (step 110). Thereafter, as shown in FIG. 6, the logic gates of the transistor are distinguished (step 120), and the number of gate fingers of the transistor according to the logic gate configuration is calculated (step 130). Capacitor parameters and parasitic resistance parameters are extracted using the values calculated in steps 110) and 130) (step e). The netlist including the capacitor parameters and the parasitic resistance parameters has the form of a text file, and the calculated netlist is input to the simulation tool.
도 7에는 종래의 시뮬레이션 결과와 본 발명에 따른 시뮬레이션의 결과를 나태는 그래프를 도시한다.Figure 7 shows a graph showing the results of the conventional simulation and the simulation according to the present invention.
도시한 바와 같이, 본 발명에 따른 방법을 적용한 시뮬레이션 결과는, 종래의 방법을 통해 산출된 네트리스트를 적용한 시뮬레이션 결과와 비교하여, 실제 웨이퍼와의 특성차이를 보이지 않는다. 여기서, "ibm"은 실제 웨이퍼의 수치를 나타내며, "org" 종래의 시뮬레이션 결과를 나타내고, "new"는 본 발명에 따른 시뮬레이션 결과를 나타낸다.As shown, the simulation result of applying the method according to the present invention shows no difference in characteristics from the actual wafer compared with the simulation result of applying the netlist calculated through the conventional method. Here, "ibm" represents the numerical value of the actual wafer, "org" represents the conventional simulation result, and "new" represents the simulation result according to the present invention.
이상에서 살펴 본 바와 같이, 본 발명에 따른 반도체 장치의 설계 방법은, 종래와 동일한 스키메틱 상에서, 트랜지스터의 타입, 게이트 핑거의 두께, 게이트 핑거의 길이, 및 게이트 핑거의 개수를 산출하고, 정션공유에 대한 캐패시터 파라미터 및 다양한 소스, 드레인 스트래핑 물질에 따른 기생 저항 파라미터를 계산하여 트랜지스터의 특성에 따른 네트리스트를 산출함으로써, 설계 상의 오류를 최소 화할 수 있다.As described above, in the method of designing a semiconductor device according to the present invention, a junction type, a thickness of a gate finger, a length of a gate finger, and a number of gate fingers are calculated on a same schematic as in the related art, and junction sharing is performed. By calculating the capacitor parameters and parasitic resistance parameters according to various source and drain strapping materials, a netlist according to the characteristics of the transistor can be calculated to minimize design errors.
본 발명의 상기한 바와 같은 구성에 따라, 반도체 장치의 설계시 레이아웃에 기초한 단일 게이트 모델링을 진행하여 설계 시뮬레이션 및 실제 웨이퍼 간의 기생 저항 및 기생 캐패시턴스에 의한 소자의 특성 차이를 최소화함으로써, 반도체 메모리 개발시 설계상의 에러를 제거할 수 있다.According to the above-described configuration of the present invention, a single gate modeling based on the layout during the design of the semiconductor device is performed to minimize the difference in device characteristics due to parasitic resistance and parasitic capacitance between the design simulation and the actual wafer, thereby developing the semiconductor memory. Eliminate design errors.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with reference to certain preferred embodiments, the invention is not so limited, and the invention is not limited to the spirit and scope of the invention as set forth in the following claims. It will be readily apparent to those skilled in the art that these various modifications and variations can be made.
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2004
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