KR100563073B1 - A sampling clock signal generator - Google Patents
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Abstract
직렬-병렬 변환기에 사용되며, 직렬 데이터를 샘플링 할 때 데이터의 전압 준위를 정확하게 감지하게 하는 샘플링 클럭신호 발생기를 개시한다. 상기 샘플링 클럭신호 발생기는, 소정의 논리 상태 일 때 직렬 데이터의 전압 준위를 감지하여 병렬 데이터로 변환하는데 사용되며, 상기 직렬 데이터를 소정의 시간 동안 샘플링 하는데 사용되는 적어도 2개의 샘플링 클럭신호를 생성하며, 상기 적어도 2개의 샘플링 클럭신호는 상기 직렬 데이터가 인에이블 되는 순간 트리거(Trigger)된다. Used in a serial-to-parallel converter, it discloses a sampling clock signal generator that accurately detects the voltage level of data when sampling serial data. The sampling clock signal generator is used to detect a voltage level of serial data and convert it into parallel data when a predetermined logic state is generated, and generates at least two sampling clock signals used to sample the serial data for a predetermined time. The at least two sampling clock signals are triggered the moment the serial data is enabled.
샘플링 클럭신호, 트리거, 전압 준위 감지 Sampling Clock Signal, Trigger, Voltage Level Detection
Description
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 직렬-병렬 변환기에 일반적으로 사용하는 신호 다이어그램이다. 1 is a signal diagram generally used for a serial-to-parallel converter.
도 2는 본 발명의 일 실시 예에 따른 샘플링 클럭신호 발생기로부터 생성된 2개의 클럭신호를 포함한 신호 다이어그램이다. 2 is a signal diagram including two clock signals generated from a sampling clock signal generator according to an embodiment of the present invention.
도 3은 인에이블 된 직렬 데이터의 마지막 구간에서 트리거 되는 샘플링 클럭신호에 의하여 감지되는 감지신호와의 관계를 나타내는 신호 다이어그램이다. 3 is a signal diagram illustrating a relationship with a sensing signal detected by a sampling clock signal triggered in the last section of the enabled serial data.
도 4는 인에이블 된 직렬 데이터의 중간 구간에서 트리거 되는 샘플링 클럭신호에 의하여 감지되는 감지신호와의 관계를 나타내는 신호 다이어그램이다. 4 is a signal diagram illustrating a relationship between a sensing signal detected by a sampling clock signal triggered in an intermediate section of the enabled serial data.
도 5는 인에이블 된 직렬 데이터의 초기구간에서 트리거 되는 샘플링 클럭신호에 의하여 감지되는 감지신호와의 관계를 나타내는 신호 다이어그램이다. FIG. 5 is a signal diagram illustrating a relationship between a sensing signal sensed by a sampling clock signal triggered in an initial section of enabled serial data.
본 발명은 직렬로 입력되는 데이터를 병렬 데이터로 변환시키는 것에 관한 것으로, 특히 직렬-병렬 변환기에서 사용되는 샘플링 클럭신호에 관한 것이다. The present invention relates to converting serially input data into parallel data, and more particularly, to a sampling clock signal used in a serial-to-parallel converter.
디지털 데이터가 시스템에서 사용될 때, 복수 개의 비트를 그룹으로 묶어 하나의 단위정보로 사용하는 것이 일반적이다. 외부장치 및 시스템 사이 또는 시스템 내부에서 전달되는 복수 개의 단위정보를 포함하는 데이터는, 데이터 버스 또는 신호라인을 통하여 직렬로 또는 병렬로 이동한다. 병렬로 이동하는 데이터를 처리한다면, 동시에 많은 수의 데이터를 송수신하고 처리할 수 가 있으므로, 연산 처리장치의 속도에 따라서 시스템의 데이터 처리 속도가 증가하는 장점을 가진다. 그러나, 상기 복수 개의 단위정보를 포함하는 데이터의 이동의 수단이 되는 데이터 버스 또는 신호라인들이 병렬 송수신되는 데이터의 수에 따라 설치되어야 하는데, 이는 시스템의 면적을 차지하게 되는 중요한 요인이 된다. When digital data is used in a system, it is common to group a plurality of bits into one unit information. Data including a plurality of unit information transferred between the external device and the system or within the system is moved in series or in parallel through a data bus or a signal line. When processing data moving in parallel, it is possible to transmit and receive a large number of data at the same time, there is an advantage that the data processing speed of the system increases according to the speed of the processing unit. However, data buses or signal lines, which are means for moving data including the plurality of unit information, should be installed according to the number of data transmitted and received in parallel, which is an important factor occupying the area of the system.
따라서, 일반적으로 처리되는 데이터의 수가 많지 않거나 속도가 그다지 중요하지 않는 시스템에서는 직렬 데이터를 주로 이용한다. 하나의 데이터 버스 또는 신호라인을 통하여 직렬로 송수신되는 데이터를 사용하는 기능블록들도 직렬로 송수신되는 데이터에 응답하여 동작하도록 설계된다. 그러나, 기능블록의 성격에 따라서 복수 개의 데이터가 한꺼번에 필요한 경우가 있다. 이러한 경우에는, 직렬로 입력되는 데이터를 병렬 데이터로 변환시켜서 사용할 수 있으며, 이러한 목적에 사용되는 장치가 직렬-병렬 변환기(Serial-to-Parrel Converter)이다. Therefore, in general, serial data is mainly used in a system in which the number of processed data is not large or the speed is not so important. Functional blocks using data transmitted and received in series through one data bus or signal line are also designed to operate in response to data transmitted and received in series. However, depending on the nature of the functional block, a plurality of data may be needed at once. In such a case, serially input data can be converted into parallel data, and a device used for this purpose is a serial-to-parallel converter.
도 1은 직렬-병렬 변환기에 일반적으로 사용하는 신호 다이어그램이다. 1 is a signal diagram generally used for a serial-to-parallel converter.
도 1을 참조하면, 상기 직렬-병렬 변환기는 시스템 클럭신호(OSC) 및 상기 시스템 클럭신호(OSC)와 동기가 일치되게 동작하는 제1샘플링 클럭(SP0) 및 제2샘플링 클럭(SP1)을 이용하여 일정한 기간동안 인에이블되는 직렬 데이터(DATA)를 샘 플링 하여 2개의 병렬 데이터로 변환한다. 제1샘플링 클럭(SP0)이 하이 상태에 있는 동안 데이터(DATA)를 샘플링 할 때, 데이터(DATA)의 전압 준위를 감지한다고 할 때, 감지되는 전압 준위는 제1병렬 데이터(D0)와 같이 표시할 수 있다. 마찬가지로 제2샘플링 클럭(SP1)이 하이 상태에 있는 동안 데이터(DATA)를 샘플링 할 때 감지되는 전압 준위는 제2병렬 데이터(D1)와 같이 표시할 수 있다. Referring to FIG. 1, the serial-to-parallel converter uses a first sampling clock SP0 and a second sampling clock SP1 that operate in synchronization with a system clock signal OSC and the system clock signal OSC. In this example, serial data (DATA) enabled for a certain period of time is sampled and converted into two parallel data. When sampling the data DATA while the first sampling clock SP0 is in the high state, when sensing the voltage level of the data DATA, the detected voltage level is displayed as the first parallel data D0. can do. Similarly, the voltage level detected when sampling the data DATA while the second sampling clock SP1 is in the high state may be displayed like the second parallel data D1.
도 1에 도시된 제1샘플링 클럭(SP0) 및 제2샘플링 클럭(SP1)의 경우, 데이터(DATA)가 인에이블되는 기간 중 어느 때에 하이 상태로 동작하는 가 하는 것은, 샘플링에 의하여 감지된 전압 준위의 정확성에 중요한 요소가 된다. 특히, 시스템 클럭신호(OSC)의 주파수가 증가하고, 제1 및 제2샘플링 클럭(SP0 및 SP1)의 주기가 짧아질수록 그 중요성은 증가한다. In the case of the first sampling clock SP0 and the second sampling clock SP1 shown in FIG. 1, which of the periods during which the data DATA is enabled is operated in a high state, the voltage sensed by sampling It is an important factor in the level accuracy. In particular, as the frequency of the system clock signal OSC increases and the periods of the first and second sampling clocks SP0 and SP1 become shorter, their importance increases.
본 발명이 이루고자 하는 기술적 과제는, 직렬-병렬 변환기에 사용되며, 직렬 데이터를 샘플링 할 때 데이터의 전압 준위를 정확하게 감지하게 하는 샘플링 클럭신호 발생기를 제공하는데 있다. An object of the present invention is to provide a sampling clock signal generator that is used in a serial-to-parallel converter and accurately detects a voltage level of data when sampling serial data.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 샘플링 클럭신호 발생기는, 소정의 논리 상태 일 때 직렬 데이터의 전압 준위를 감지하여 병렬 데이터로 변환하는데 사용되며, 상기 직렬 데이터를 소정의 시간 동안 샘플링 하는데 사용되는 적어도 2개의 샘플링 클럭신호를 생성하며, 상기 적어도 2개의 샘플링 클럭신호는 상기 직렬 데이터가 인에이블 되는 순간 트리거(Trigger)된다. The sampling clock signal generator according to the present invention for achieving the technical problem is used to detect the voltage level of the serial data and convert it to parallel data in a predetermined logic state, and is used to sample the serial data for a predetermined time. And generate at least two sampling clock signals, wherein the at least two sampling clock signals are triggered the moment the serial data is enabled.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that illustrate preferred embodiments of the present invention.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 2는 본 발명의 일 실시 예에 따른 샘플링 클럭신호 발생기로부터 생성된 2개의 클럭신호를 포함한 신호 다이어그램이다. 2 is a signal diagram including two clock signals generated from a sampling clock signal generator according to an embodiment of the present invention.
도 2를 참조하면, 본 발명에 따른 샘플링 클럭신호 발생기로부터 생성된 2개의 샘플링 클럭신호들(SP0 및 SP1)은, 해당 데이터(DATA0 및 DATA1)가 인에이블 될 때 동시에 트리거 됨을 알 수 있다. 2, it can be seen that two sampling clock signals SP0 and SP1 generated from the sampling clock signal generator according to the present invention are simultaneously triggered when the corresponding data DATA0 and DATA1 are enabled.
본 발명의 일 실시 예에 따른 샘플링 클럭신호 발생기는, 도 2에서 표시한 것과 같이, 해당 데이터 신호가 인에이블 되는 순간 샘플링 하도록 샘플링 신호를 생성시킨다. 일반적으로, 데이터 신호는 시스템클럭(OSC)과 동기가 일치되므로, 이러한 경우에는 샘플링 클럭신호 발생기로부터 생성되는 샘플링 클럭신호는 시스템 클럭(OSC)과 동기가 일치하는 것이 바람직하다. As shown in FIG. 2, the sampling clock signal generator according to an embodiment of the present invention generates a sampling signal to sample the instant when the corresponding data signal is enabled. In general, since the data signal is synchronized with the system clock OSC, in this case, the sampling clock signal generated from the sampling clock signal generator is preferably synchronized with the system clock OSC.
도 2에 도시된 샘플링 클럭신호의 유효성은 이하의 도 3 내지 도 5를 참조하여 설명한다. The validity of the sampling clock signal shown in FIG. 2 will be described with reference to FIGS. 3 to 5 below.
도 3은 인에이블 된 직렬 데이터의 마지막 구간에서 트리거 되는 샘플링 클럭신호에 의하여 감지되는 감지신호와의 관계를 나타내는 신호 다이어그램이다. 3 is a signal diagram illustrating a relationship with a sensing signal detected by a sampling clock signal triggered in the last section of the enabled serial data.
도 3을 참조하면, 감지신호(D0)는 정상적인 정현파 형태를 갖지 못함을 알 수 있다. 이는, 인에이블 된 직렬 데이터가 마지막 구간에서는 누설전류 등에 의하여 전압준위가 변할 수 있기 때문이다. Referring to FIG. 3, it can be seen that the detection signal D0 does not have a normal sine wave shape. This is because the voltage level may change due to leakage current in the last section of the enabled serial data.
도 4는 인에이블 된 직렬 데이터의 중간 구간에서 트리거 되는 샘플링 클럭신호에 의하여 감지되는 감지신호와의 관계를 나타내는 신호 다이어그램이다. 4 is a signal diagram illustrating a relationship between a sensing signal detected by a sampling clock signal triggered in an intermediate section of the enabled serial data.
도 4를 참조하면, 감지신호(D0)는 정상적인 정현파 형태를 갖지 못함을 알 수 있다. 일반적으로는 중간 구간에서 트리거 되는 샘플링 클럭신호를 이용하여 감지하는 것은 바람직하지만, 시스템 클럭의 주파수가 증가하고 샘플링 클럭의 주기가 짧아지는 경우에는 항상 그러한 결과가 출력되지는 않는다. 또한 시스템의 누설 전류가 상당한 경우에는 이미 데이터의 전압 준위가 변동이 일어났을 가능성도 배제할 수 없다. Referring to FIG. 4, it can be seen that the detection signal D0 does not have a normal sine wave shape. In general, it is preferable to detect using the sampling clock signal triggered in the middle section, but such a result is not always output when the frequency of the system clock increases and the period of the sampling clock becomes short. In addition, if the leakage current in the system is significant, the possibility that the voltage level of the data has already fluctuated can not be excluded.
따라서, 이렇게 인에이블 된 직렬 데이터의 마지막 구간 및 중간구간에서 트리거 된 샘플링 클럭신호에 의하여 직렬 데이터의 전압준위를 감지하면, 제대로 된 감지 결과를 얻을 수 없음을 알 수 있다. Therefore, when the voltage level of the serial data is sensed by the sampling clock signal triggered in the last section and the intermediate section of the enabled serial data, it can be seen that a proper detection result cannot be obtained.
도 5는 인에이블 된 직렬 데이터의 초기구간에서 트리거 되는 샘플링 클럭신호에 의하여 감지되는 감지신호와의 관계를 나타내는 신호 다이어그램이다. FIG. 5 is a signal diagram illustrating a relationship between a sensing signal sensed by a sampling clock signal triggered in an initial section of enabled serial data.
도 5를 참조하면, 감지신호(D0)의 파형이 정상적인 정현파 형태를 취함을 알 수 있다. 도 3 내지 도 5는 시스템 클럭(OSC)의 주기가 25ns(nano-seconds)인 경우의 실험데이터를 간략하게 한 것이다. Referring to FIG. 5, it can be seen that the waveform of the detection signal D0 takes the form of a normal sinusoidal wave. 3 to 5 briefly illustrate experimental data when the period of the system clock OSC is 25 ns (nano-seconds).
이상에서는, 샘플링 클럭신호를 2개(SP0 및 SP1)로 하여 설명하였지만, 2개 이상의 클럭신호를 사용하는 것은 당업자에게는 당연한 일이다. In the above description, the sampling clock signals are described as two (SP0 and SP1), but it is natural for those skilled in the art to use two or more clock signals.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, the optimum embodiment has been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따른 샘플링 클럭신호 발생기는, 직렬-병렬 변환기에 사용될 때, 생성된 샘플링 클럭신호에 의하여 감지되는 데이터의 전압준위를 정확하게 인식할 수 있게 하는 장점이 있다. As described above, the sampling clock signal generator according to the present invention has an advantage of accurately recognizing a voltage level of data sensed by the generated sampling clock signal when used in the serial-to-parallel converter.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040087831A KR100563073B1 (en) | 2004-11-01 | 2004-11-01 | A sampling clock signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040087831A KR100563073B1 (en) | 2004-11-01 | 2004-11-01 | A sampling clock signal generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100563073B1 true KR100563073B1 (en) | 2006-03-24 |
Family
ID=37179884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040087831A KR100563073B1 (en) | 2004-11-01 | 2004-11-01 | A sampling clock signal generator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100563073B1 (en) |
Citations (4)
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2004
- 2004-11-01 KR KR1020040087831A patent/KR100563073B1/en not_active IP Right Cessation
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