KR100559226B1 - Mode detect circuit for lcd module - Google Patents

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Abstract

본 발명은 액정표시장치모듈에 적용되어 입력모드(DE모드/동기모드)의 자동적인 검출을 행하여 타이밍제어부에 인가함으로써 그 액정표시장치모듈의 입력모드에 적응적인 타이밍제어가 가능하도록 하기 위한 액정표시장치모듈의 모드검출회로에 관한 것이다.The present invention is applied to a liquid crystal display device module to perform automatic detection of an input mode (DE mode / synchronous mode) and apply it to the timing controller so that the timing control adaptive to the input mode of the liquid crystal display module is possible. It relates to a mode detection circuit of the device module.

본 발명의 바람직한 실시예에 따르면, 그래픽카드로부터 인가되는 모드신호의 제 1모드신호(DE모드)가 클럭단에 접속된 제 1의 D플립플롭과, 상기 모드신호의 제 2모드신호의 수평동기신호가 클럭단에 접속된 제 2의 D플립플롭, 상기 모드신호의 제 2모드신호의 수직동기신호가 클럭단에 접속된 제 3의 D플립플롭, 상기 제 1∼제 3의 D플립플롭의 출력단의 출력을 앤드처리하는 앤드게이트, 상기 제 1의 D플립플롭의 반전출력과 상기 앤드게이트의 출력을 오아처리하는 오아게이트로 구성되고, 상기 오아게이트 및 앤드게이트로부터 모드검출신호가 상기 타이밍제어부에 출력된다.According to a preferred embodiment of the present invention, the first D flip-flop is connected to a clock terminal of the first mode signal (DE mode) of the mode signal applied from the graphics card, and the horizontal synchronization of the second mode signal of the mode signal is performed. The second D flip-flop whose signal is connected to the clock end, the third D flip flop whose vertical synchronization signal of the second mode signal of the mode signal is connected to the clock end, and the first to third D flip-flops An AND gate for AND processing the output of the output stage, an inverted output of the first D flip-flop, and an OR gate for processing the output of the AND gate, and a mode detection signal from the OR gate and the AND gate is the timing controller. Is output to

바람직하게, 상기 모드검출회로는 상기 액정표시장치모듈에 일체로 형성된다. Preferably, the mode detection circuit is integrally formed with the liquid crystal display module.

Description

액정표시장치모듈의 모드검출회로{MODE DETECT CIRCUIT FOR LCD MODULE}MODE DETECT CIRCUIT FOR LCD MODULE}

도 1은 본 발명에 따른 액정표시장치모듈의 모드검출회로가 적용된 예를 설명하기 위한 블록구성도,1 is a block diagram illustrating an example in which a mode detection circuit of a liquid crystal display device module according to the present invention is applied;

도 2는 도 1에 도시된 본 발명에 따른 액정표시장치모듈의 모드검출회로의 상세구성을 나타낸 도면,2 is a view showing a detailed configuration of a mode detection circuit of the liquid crystal display module according to the present invention shown in FIG.

도 3은 도 2에 도시된 본 발명에 따른 액정표시장치모듈의 모드검출회로의 모드검출 출력상태를 설명하는 도면이다.3 is a view for explaining a mode detection output state of the mode detection circuit of the liquid crystal display module according to the present invention shown in FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 그래픽카드, 20: 액정표시장치(LCD)모듈,10: graphics card, 20: liquid crystal display (LCD) module,

22: 모드검출회로부, 24: 타이밍제어부,22: mode detection circuit section, 24: timing control section,

26: 드라이브IC, 30,32,34: D플립플롭,26: Drive IC, 30, 32, 34: D flip flop,

36: 앤드게이트, 38: 오아게이트.36: Andgate, 38: Oagate.

본 발명은 액정표시장치모듈의 모드검출회로에 관한 것으로, 보다 상세하게는 액정표시장치모듈내에 적용되어 입력되는 모드신호를 자동으로 검출해서 액정표 시장치모듈의 타이밍제어가 입력모드에 적응적으로 실행될 수 있도록 하기 위한 액정표시장치모듈의 모드검출회로에 관한 것이다.The present invention relates to a mode detection circuit of a liquid crystal display device module, and more particularly, to automatically detect a mode signal applied to the liquid crystal display module so that timing control of the liquid crystal display market value module can be adaptively applied to the input mode. It relates to a mode detection circuit of a liquid crystal display module to be implemented.

현재, 액정의 배열상태를 제어하여 영상신호의 화면재현을 위한 액정표시장치가 저전압구동과 저전력소모라는 특징에 기반하여 널리 사용되고 있다.Currently, a liquid crystal display for reproducing an image signal by controlling an arrangement of liquid crystals is widely used based on the characteristics of low voltage driving and low power consumption.

그러한 액정표시장치는 액정표시패널에 매트릭스어레이형태로 형성된 박막트랜지스터(Thin film transistor)가 영상신호에 대응하여 스위칭 on/off하는 작용에 따라 액정의 광투과도가 제어되어 화상을 표현하게 된다.In such a liquid crystal display device, a light transmittance of a liquid crystal is controlled by a thin film transistor formed in a matrix array form on a liquid crystal display panel to switch on / off in response to an image signal to express an image.

따라서, TFT-액정표시장치를 이용하는 디스플레이는 노트북컴퓨터라든지 휴대폰, 카 네비게이션시스템 등에 널리 사용되고 있고, 그 TFT-액정표시장치를 구동하기 위해서는 다양한 종류의 직류전압이 필요하게 되는 바, 그 직류전압을 생성하기 위해서는 차지펌프(Charge pump) 또는 직류-직류변환기(DC-DC converter) 등을 이용하게 된다.Therefore, displays using TFT-liquid crystal display devices are widely used in notebook computers, mobile phones, car navigation systems, and the like, and various types of DC voltages are required to drive the TFT-liquid crystal display devices. To do this, a charge pump or a DC-DC converter is used.

또, 입력전원과 해당하는 TFT-액정표시장치내의 구동회로의 출력전압, 영상데이터(R/G/B), 감마(Gamma)전압 등의 사이에는 적절한 타이밍(즉, 시퀀싱)이 필요하게 된다.In addition, proper timing (i.e., sequencing) is required between the input power supply and the output voltage, image data (R / G / B), gamma voltage, etc. of the driving circuit in the corresponding TFT-liquid crystal display device.

일반적으로, 액정표시장치모듈을 위한 타이밍제어집적회로내에서 생성되는 타이밍제어신호는 DE(Data enable)모드와 싱크(H-/V-sync)모드에 기초하게 된다. 여기서, DE모드에서는 그래픽카드로부터 인가되는 데이터인에이블신호에 기초하여 액정표시장치의 구동에 필요한 타이밍제어신호를 생성하는 반면, 싱크모드에서는 그 그래픽카드로부터 제공되는 동기신호(Hsync/Vsync)를 기준으로하여 타이밍제어 신호를 생성하게 된다.In general, a timing control signal generated in a timing control integrated circuit for a liquid crystal display module is based on a DE (data enable) mode and a sink (H- / V-sync) mode. Here, in the DE mode, a timing control signal for driving the liquid crystal display is generated based on the data enable signal applied from the graphics card, while in the sync mode, the synchronization signal (Hsync / Vsync) provided from the graphics card is referenced. This generates a timing control signal.

즉, 그 액정표시장치모듈이 노트북컴퓨터에 적용되는 경우에는 대개 DE모드에 기초하는 타이밍제어가 실행되는 반면, 그 액정표시장치모듈이 모니터에 적용되는 경우에는 대개 동기모드에 기초하는 타이밍제어가 실행된다.That is, when the liquid crystal display module is applied to a notebook computer, timing control based on the DE mode is usually executed, whereas when the liquid crystal display module is applied to the monitor, timing control based on the synchronous mode is usually executed. do.

그런데, 종래에는 그 액정표시장치모듈의 실제적인 적용을 고려하여 타이밍제어회로가 DE모드(즉, 노트북컴퓨터의 사용시) 또는 싱크모드(예컨대, 모니터에의 사용시)에 적용되도록 전용적으로 설계됨에 따라 경제적/시간적인 면에서 불리하게 된다.However, in the related art, in consideration of the practical application of the liquid crystal display module, the timing control circuit is exclusively designed to be applied to the DE mode (i.e., when using a notebook computer) or sink mode (e.g., when using a monitor). It is disadvantageous in terms of economics and time.

그러한 점을 고려하여, 그 액정표시장치모듈의 양립적인 사용을 위해 DE모드와 동기모드를 모두 지원하도록 설계된 타이밍제어회로가 제안되어 있기는 하지만, 그 경우에는 액정표시장치모듈의 노트북컴퓨터 또는 모니터의 적용상태에 따라 외부적으로 핀설정이 필요하게 되어 생산성이 불량해지게 된다.In view of such a point, a timing control circuit designed to support both the DE mode and the synchronous mode has been proposed for the compatible use of the liquid crystal display module. Depending on the application state, pin setting is required externally, resulting in poor productivity.

따라서, 본 발명은 상기한 종래 기술의 사정을 감안하여 이루어진 것으로, 액정표시장치모듈의 입력모드(DE모드/싱크모드)를 자동으로 검출하여 타이밍제어회로에 인가해줌으로써 그 검출된 입력모드에 따라 적응적인 타이밍제어신호가 생성될 수 있도록 하기 위한 액정표시장치모듈의 모드검출회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described prior art, and automatically detects an input mode (DE mode / sink mode) of a liquid crystal display module and applies it to a timing control circuit according to the detected input mode. It is an object of the present invention to provide a mode detection circuit of a liquid crystal display module for allowing an adaptive timing control signal to be generated.

상기한 목적을 달성하기 위해, 본 발명의 바람직한 실시양태에 따르면 그래픽카드로부터 인가되는 모드신호에 대응하여 타이밍제어신호를 생성하는 타이밍제 어부와 그 타이밍제어신호에 기초하여 드라이브신호를 생성하는 드라이브IC를 구비한 액정표시장치모듈에 있어서, 상기 모드신호의 제 1모드신호(DE모드)가 클럭단에 접속된 제 1의 D플립플롭과, 상기 모드신호의 제 2모드신호의 수평동기신호가 클럭단에 접속된 제 2의 D플립플롭, 상기 모드신호의 제 2모드신호의 수직동기신호가 클럭단에 접속된 제 3의 D플립플롭, 상기 제 1∼제 3의 D플립플롭의 출력단의 출력을 앤드처리하는 앤드게이트, 상기 제 1의 D플립플롭의 반전출력과 상기 앤드게이트의 출력을 오아처리하는 오아게이트로 구성되고, 상기 오아게이트 및 앤드게이트로부터 모드검출신호가 상기 타이밍제어부에 출력되는 액정표시장치모듈의 모드검출회로가 제공된다.In order to achieve the above object, according to a preferred embodiment of the present invention, a timing controller for generating a timing control signal in response to a mode signal applied from a graphics card, and a drive IC for generating a drive signal based on the timing control signal. A liquid crystal display module comprising: a first D flip-flop having a first mode signal (DE mode) of the mode signal connected to a clock terminal, and a horizontal synchronizing signal of a second mode signal of the mode signal being clocked The second D flip-flop connected to the stage, the third D flip-flop with the vertical synchronization signal of the second mode signal of the mode signal connected to the clock stage, and the output of the output terminals of the first to third D flip-flops An AND gate for AND processing the signal, an inverted output of the first D flip-flop, and an OR gate for processing the output of the AND gate, and detecting a mode from the OR gate and the AND gate. A mode detection circuit of a liquid crystal display module in which a call is output to the timing controller is provided.

바람직하게, 본 발명에 따르면 상기 모드검출회로는 상기 액정표시장치모듈에 일체로 형성된다.Preferably, according to the present invention, the mode detection circuit is formed integrally with the liquid crystal display module.

상기한 구성의 본 발명에 따른 액정표시장치모듈의 모드검출회로에 의하면, 그래픽카드로부터 인가되는 입력모드신호를 제 1∼제 3의 D플립플롭의 클럭단에 인가하고 그 제 1∼제 3D플립플롭의 출력단을 앤드게이트에 의해 앤드처리함과 더불어 상기 제 1D플립플롭의 출력과 상기 앤드게이트의 출력을 오아게이트에 의해 오아처리하여 상기 오아게이트와 상기 앤드게이트로부터 모드검출신호를 얻어서 타이밍제어부에 인가함으로써 액정표시장치모듈의 입력모드에 적응적인 타이밍제어가 가능하게 되는 것이다.According to the mode detection circuit of the liquid crystal display module according to the present invention having the above-described configuration, the input mode signal applied from the graphics card is applied to the clock stages of the first to third D flip flops, and the first to third D flips. The output terminal of the flop is AND-processed by the AND gate, and the output of the 1D flip-flop and the output of the AND gate are processed by the OR gate to obtain a mode detection signal from the OR gate and the AND gate. By applying it, timing control adaptive to the input mode of the liquid crystal display device module is enabled.

이하, 본 발명에 대해 첨부도면을 참조하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.

도 1은 본 발명에 따른 액정표시장치모듈의 모드검출회로의 적용예를 설명하기 위한 블록구성도이다.1 is a block diagram illustrating an application example of a mode detection circuit of a liquid crystal display module according to the present invention.

도면에서, 노트북컴퓨터 또는 모니터를 위해 그래픽카드(10)의 후단에는 본 발명이 적용되는 LCD모듈(20)이 접속되는 바, 상기 그래픽카드(10)에서는 그 적용상태에 따라 DE모드신호 또는 동기모드신호(H/Vsync)가 출력되거나 DE/동기(H/VSync)모드신호가 출력된다.In the drawing, the LCD module 20 to which the present invention is applied is connected to the rear end of the graphics card 10 for the notebook computer or the monitor, and in the graphics card 10 according to the application state, the DE mode signal or the synchronous mode. The signal H / Vsync is output or the DE / sync mode signal is output.

또, 상기 LCD모듈(20)에는 본 발명에 따라 구성되는 모드검출회로부(22)가 구비됨과 더불어, 그 모드검출회로부(22)의 후단에는 그 모드검출회로(22)에서 제공되는 모드검출신호를 기초로 타이밍제어신호를 발생하는 타이밍제어부(즉, 타이밍제어회로)(24)가 접속되며, 그 타이밍제어부(24)의 후단에는 그 타이밍제어신호를 기초로 실제적인 LCD모듈(20)의 구동에 필요한 신호를 생성하는 드라이브IC(26)가 접속된다.In addition, the LCD module 20 is provided with a mode detection circuit section 22 configured according to the present invention, and the mode detection signal provided from the mode detection circuit 22 is provided at the rear end of the mode detection circuit section 22. A timing control unit (ie, a timing control circuit) 24 for generating a timing control signal is connected on the basis of the timing control unit 24. A rear end of the timing control unit 24 is adapted to drive the actual LCD module 20 based on the timing control signal. Drive ICs 26 which generate the necessary signals are connected.

도 2를 참조하면, 상기 모드검출회로부(22)는 제 1∼제 3의 D플립플롭(30,32,34)을 포함하여 구성된다.Referring to FIG. 2, the mode detection circuit unit 22 includes first to third D flip flops 30, 32, and 34.

상기 제 1의 D플립플롭(30)은 그 입력단(D)이 전원(VDD)에 접속되고 그 클럭신호단(CLK)은 풀업저항(R1)을 매개하여 상기 전원(VDD)에 접속됨과 더불어 상기 그래픽카드(10)로부터의 DE모드신호(DE)에도 접속된다. The first D flip-flop 30 has an input terminal D connected to a power supply VDD and a clock signal terminal CLK connected to the power supply VDD through a pull-up resistor R1. It is also connected to the DE mode signal DE from the graphics card 10.

또, 상기 제 2의 D플립플롭(32)은 그 입력단(D)이 상기 전원(VDD)에 접속되고 그 클럭신호단(CLK)은 풀업저항(R2)을 매개하여 상기 전원(VDD)에 접속됨과 더불어 상기 그래픽카드(10)로부터의 동기모드시에 인가되는 수평동기신호(Hsync)에 도 접속된다. The second D flip-flop 32 has its input terminal D connected to the power supply VDD and its clock signal terminal CLK connected to the power supply VDD via a pull-up resistor R2. In addition, it is also connected to the horizontal synchronization signal (Hsync) applied in the synchronization mode from the graphics card (10).

그리고, 상기 제 3의 D플립플롭(36)은 그 입력단(D)이 상기 전원(VDD)에 접속되고 그 클럭신호단(CLK)은 풀업저항(R3)을 매개하여 상기 전원(VDD)에 접속됨과 더불어 상기 그래픽카드(10)로부터의 동기모드시에 인가되는 수직동기신호(Vsync)에도 접속된다.The third D flip-flop 36 has its input terminal D connected to the power supply VDD and its clock signal terminal CLK connected to the power supply VDD via a pull-up resistor R3. In addition, it is also connected to the vertical synchronization signal (Vsync) applied in the synchronization mode from the graphics card (10).

또, 상기 제 1∼제 3의 D플립플롭(30,32,34)의 리셋트단(RST)은 액티브 로우레벨로 공통적으로 설정된다.The reset stage RST of the first to third D flip-flops 30, 32, and 34 is commonly set to an active low level.

그에 더하여, 상기 제 1∼제 3의 D플립플롭(30,32,34)의 출력단(Q)은 공통으로 앤드게이트(36)에 접속되고, 상기 제 1의 D플립플롭(30)의 반전출력단(QB)과 상기 앤드게이트(36)의 출력은 오아게이트(38)에 접속된다.In addition, the output terminals Q of the first to third D flip flops 30, 32, and 34 are commonly connected to the AND gate 36, and an inverted output terminal of the first D flip flop 30 is provided. QB and the output of the AND gate 36 are connected to the oragate 38.

따라서, 상기 오아게이트(38)의 출력(SO)과 상기 앤드게이트(36)의 출력(S1)에 의해 모드검출신호가 얻어져서 상기 타이밍제어부(24)에 인가되게 된다.Accordingly, the mode detection signal is obtained by the output SO of the ora gate 38 and the output S1 of the AND gate 36, and is applied to the timing controller 24.

즉, 상기 그래픽카드(10)로부터 동기/DE모드에 대응하는 신호가 출력되어 상기 모드검출회로부(22)에 인가되는 경우 상기 제 1∼제 3의 D플립플롭(30,32,34)의 출력단(Q)에서는 하이레벨의 신호가 출력되고, 그에 따라 상기 앤드게이트(36)에서의 앤드(AND)처리결과에 따라 하이레벨의 신호가 출력되며, 그에 따라 상기 오아게이트(38)에서의 오아(OR)처리출력도 하이레벨로 된다.That is, when a signal corresponding to the synchronous / DE mode is output from the graphic card 10 and is applied to the mode detection circuit unit 22, the output terminals of the first to third D flip-flops 30, 32, and 34 are applied. At Q, a high level signal is output, and accordingly, a high level signal is output according to the AND processing result at the AND gate 36. Accordingly, a high level signal is output at the OR gate 38. OR) processing output is also at a high level.

따라서, 오아게이트(38)의 출력(SO)과 상기 앤드게이트(36)의 출력(S1)이 모드 하이레벨로 되어 상기 타이밍제어회로(24)에는 동기/DE모드검출신호로서 인가된다(도 3 참조).Therefore, the output SO of the or gate 38 and the output S1 of the AND gate 36 become the mode high level, and are applied to the timing control circuit 24 as the synchronous / DE mode detection signal (Fig. 3). Reference).

그에 대해, 상기 그래픽카드(10)로부터 동기모드에 따라 수평/수직동기신호(Hsync/Vsync)가 제공되는 경우 상기 제 2 및 제 3의 D플립플롭(32,34)의 출력단(Q)에서는 하이레벨의 신호가 출력되지만 상기 제 1의 D플립플롭(30)의 출력단(Q)은 로우레벨로 됨에 따라 상기 앤드게이트(36)의 출력은 로우레벨로 되는 반면, 상기 제 1의 D플립플롭(30)의 반전출력단(QB)에서 하이레벨을 인가받는 상기 오아게이트(38)에서는 하이레벨신호가 출력된다.On the other hand, when the horizontal / vertical synchronization signal (Hsync / Vsync) is provided from the graphic card 10 according to the synchronization mode, the output terminal Q of the second and third D flip-flops 32 and 34 is high. As the signal of the level is output, the output terminal Q of the first D flip-flop 30 goes low level, so that the output of the AND gate 36 goes low level, while the first D flip flop ( The high level signal is output from the ora gate 38 to which the high level is applied at the inverting output terminal QB of 30.

따라서, 상기 오아게이트(38)의 출력(S0; 하이레벨)과 상기 앤드게이트(AND)의 출력(S1;로우레벨)이 상기 타이밍제어회로(24)에 인가(도 3 참조)되어 동기모드에 대응하는 타이밍제어가 가능하게 된다.Therefore, the output S0 (high level) of the ora gate 38 and the output S1 (low level) of the AND gate AND are applied to the timing control circuit 24 (see FIG. 3) to enter the synchronous mode. Corresponding timing control becomes possible.

그리고, 상기 그래픽카드(10)에서 DE모드에 대응하는 신호(DE)가 제공되는 경우 상기 제 1의 D플립플롭(30)의 출력단(Q)에서만 하이레벨의 신호가 인가됨에 따라 상기 앤드게이트(36)의 출력은 로우레벨로 되고, 상기 제 1의 D플립플롭(30)의 반전출력단(QB)에 접속된 오아게이트(38)에서도 로우레벨이 출력된다.When the signal DE corresponding to the DE mode is provided from the graphic card 10, the AND gate may be applied as a high level signal is applied only at the output terminal Q of the first D flip-flop 30. The output of the circuit 36 becomes low level, and the low level is also output from the ora gate 38 connected to the inverting output terminal QB of the first D flip-flop 30.

즉, 상기 오아게이트(38)의 출력(S0)과 상기 앤드게이트(36)의 출력(S1)이 모두 로우레벨로 설정되어 상기 타이밍제어회로(24)에 인가(도 3 참조)됨에 따라 그 타이밍제어회로(24)에서는 DE모드에 따르는 타이밍제어신호를 생성하게 된다.That is, the timing of the output S0 of the ora gate 38 and the output S1 of the AND gate 36 are both set to the low level and applied to the timing control circuit 24 (see FIG. 3). The control circuit 24 generates a timing control signal in accordance with the DE mode.

한편, 본 발명에 따른 도 2에 도시된 모드검출회로부(22)는 도 1에 예시된 형태로 LCD모듈(20)에 일체로 설계하게 되면 더욱 바람직하게 된다.On the other hand, the mode detection circuit unit 22 shown in FIG. 2 according to the present invention is more preferable if it is designed integrally with the LCD module 20 in the form illustrated in FIG.

상기한 바와 같이, 본 발명에 따른 액정표시장치모듈의 모드검출회로에 의하 면, 액정표시장치모듈에 인가되는 입력모드에 대한 자동적인 검출을 행하여 그 검출된 입력모드에 적응적으로 액정표시장치모듈에 적합한 타이밍제어가 가능하게 됨에 따라 액정표시장치모듈의 타이밍제어를 위한 설계 및 생산에 대한 경제적/시간적인 유리함을 달성할 수 있게 된다.As described above, according to the mode detection circuit of the liquid crystal display device module according to the present invention, an automatic detection of the input mode applied to the liquid crystal display device module is performed to adaptively adapt to the detected input mode. As the timing control suitable for the present invention can be achieved, it is possible to achieve an economical / time advantage for the design and production for the timing control of the liquid crystal display module.

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 등록청구의 범위에 속하는 것으로 보아야 할 것이다.The preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and those skilled in the art will be able to make various modifications, changes, additions, and the like within the spirit and scope of the present invention, and such modifications and modifications fall within the scope of the following claims. Should be seen.

Claims (2)

그래픽카드로부터 인가되는 모드신호에 대응하여 타이밍제어신호를 생성하는 타이밍제어부와 그 타이밍제어신호에 기초하여 드라이브신호를 생성하는 드라이브IC를 구비한 액정표시장치모듈에 있어서,A liquid crystal display module comprising a timing controller for generating a timing control signal in response to a mode signal applied from a graphics card, and a drive IC for generating a drive signal based on the timing control signal. 상기 모드신호의 제 1모드신호(DE모드)가 클럭단에 접속된 제 1의 D플립플롭과,A first D flip-flop connected to a clock terminal of the first mode signal (DE mode) of the mode signal, 상기 모드신호의 제 2모드신호의 수평동기신호가 클럭단에 접속된 제 2의 D플립플롭,A second D flip-flop in which the horizontal synchronization signal of the second mode signal of the mode signal is connected to a clock terminal; 상기 모드신호의 제 2모드신호의 수직동기신호가 클럭단에 접속된 제 3의 D플립플롭,A third D flip-flop in which the vertical synchronization signal of the second mode signal of the mode signal is connected to a clock terminal; 상기 제 1∼제 3의 D플립플롭의 출력단의 출력을 앤드처리하는 앤드게이트,An AND gate for processing an output of an output terminal of the first to third D flip flops, 상기 제 1의 D플립플롭의 반전출력과 상기 앤드게이트의 출력을 오아처리하는 오아게이트로 구성되고, 상기 오아게이트 및 앤드게이트로부터 모드검출신호가 상기 타이밍제어부에 출력되는 것을 특징으로 하는 액정표시장치모듈의 모드검출회로.A liquid crystal display device comprising an inverted output of the first D flip-flop and an ore gate for processing the output of the and gate, and outputting a mode detection signal from the ore gate and the or gate to the timing controller. Module mode detection circuit. 제 1항에 있어서, 상기 모드검출회로는 상기 액정표시장치모듈에 일체로 형성된 것을 특징으로 하는 액정표시장치모듈의 모드검출회로.The mode detection circuit of claim 1, wherein the mode detection circuit is formed integrally with the liquid crystal display module.
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