KR100558476B1 - Semiconductor memory device and write pattern data generating method thereof - Google Patents

Semiconductor memory device and write pattern data generating method thereof Download PDF

Info

Publication number
KR100558476B1
KR100558476B1 KR1020030026507A KR20030026507A KR100558476B1 KR 100558476 B1 KR100558476 B1 KR 100558476B1 KR 1020030026507 A KR1020030026507 A KR 1020030026507A KR 20030026507 A KR20030026507 A KR 20030026507A KR 100558476 B1 KR100558476 B1 KR 100558476B1
Authority
KR
South Korea
Prior art keywords
data
response
pattern data
command
write
Prior art date
Application number
KR1020030026507A
Other languages
Korean (ko)
Other versions
KR20040092260A (en
Inventor
이재웅
채무성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030026507A priority Critical patent/KR100558476B1/en
Publication of KR20040092260A publication Critical patent/KR20040092260A/en
Application granted granted Critical
Publication of KR100558476B1 publication Critical patent/KR100558476B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터 발생방법을 공개한다. 이 장치는 외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령 및 라이트 명령을 발생하는 명령어 디코더, 모드 설정 명령에 응답하여 외부로부터 인가되는 MRS 코드에 응답하여 병렬 비트 테스트 신호 및 복수개의 신호들의 상태를 각각 설정하는 모드 설정 레지스터, 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로, 병렬 비트 테스트 동작시에 적어도 1비트의 데이터에 응답하여 병렬 비트 테스트 신호 및 복수개의 신호들을 조합하여 라이트 패턴 데이터를 발생하는 라이트 패턴 데이터 발생회로, 및 병렬 비트 테스트 신호에 응답하여 라이트 패턴 데이터를 내부 입력 데이터로 출력하거나, 데이터 입력회로로부터 출력되는 복수 비트의 데이터를 내부 입력 데이터로 출력하는 데이터 선택회로로 구성되어 있다. 따라서, 외부로부터 인가되는 적은 수의 MRS 코드를 이용하여 내부적으로 다양한 형태의 라이트 패턴 데이터를 발생할 수 있다.The present invention discloses a semiconductor memory device and a method for generating write pattern data of the device. The device decodes a command signal applied from the outside to generate a mode setting command and a write command, and outputs a state of the parallel bit test signal and a plurality of signals in response to an MRS code applied from the outside in response to the mode setting command. A mode input register for setting each, a data input circuit for inputting and outputting at least one bit of data applied from an external device in response to a write command, and a parallel bit test signal and a plurality of bits in response to at least one bit of data during a parallel bit test operation A light pattern data generating circuit for generating light pattern data by combining the two signals, and outputting the light pattern data as internal input data in response to the parallel bit test signal, or outputting a plurality of bits of data output from the data input circuit. To output Emitter consists of a selection circuit. Therefore, various types of light pattern data may be generated internally using a small number of MRS codes applied from the outside.

Description

반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터 발생방법{Semiconductor memory device and write pattern data generating method thereof}Semiconductor memory device and write pattern data generating method thereof

도1은 종래의 반도체 메모리 장치의 병렬 비트 테스트를 위한 라이트 패턴 데이터 발생 방법을 설명하기 위한 구성을 나타내는 블록도이다.1 is a block diagram illustrating a configuration for describing a write pattern data generation method for a parallel bit test of a conventional semiconductor memory device.

도2는 본 발명의 반도체 메모리 장치의 병렬 비트 테스트를 위한 라이트 패턴 데이터 발생 방법을 설명하기 위한 블록도이다.2 is a block diagram illustrating a write pattern data generation method for parallel bit testing of a semiconductor memory device according to the present invention.

도3은 도2에 나타낸 라이트 패턴 데이터 발생회로의 실시예의 구성을 나타내는 것이다.FIG. 3 shows the configuration of an embodiment of the light pattern data generating circuit shown in FIG.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 병렬 비트 테스트시에 사용되는 모드 설정 레지스터 코드를 줄일 수 있는 반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터 발생방법을 제공하는데 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of reducing a mode setting register code used in parallel bit testing, and a method of generating write pattern data of the device.

종래의 반도체 메모리 장치는 병렬 비트 테스트시에 테스트 패턴을 라이트하기 위하여 각각의 테스트 패턴에 대하여 서로 다른 모드 설정 레지스터 코드(이하, MRS 코드라 한다.)를 설정하여 입력하여야 한다. 예를 들면, 16개의 서로 다른 테스트 패턴을 생성시켜야 하는 경우에 16개의 MRS 코드를 모드 설정 레지스터로 입력하여야 한다. 따라서, 병렬 비트 테스트시에 라이트 동작을 위하여 사용되는 MRS 코드가 너무 많아 다른 용도를 위하여 사용되어야 할 MRS 코드가 부족하게 된다는 문제가 있다.Conventional semiconductor memory devices have to set and input different mode setting register codes (hereinafter, referred to as MRS codes) for each test pattern in order to write the test pattern during the parallel bit test. For example, if 16 different test patterns need to be generated, 16 MRS codes must be entered into the mode setting register. Therefore, there is a problem in that there are too many MRS codes used for write operations in parallel bit test, and thus, there is a shortage of MRS codes to be used for other purposes.

도1은 종래의 반도체 메모리 장치의 병렬 비트 테스트를 위한 라이트 패턴 데이터 발생 방법을 설명하기 위한 구성을 나타내는 블록도로서, 명령어 디코더(10), 모드 설정 레지스터(12), 라이트 패턴 데이터 발생회로(14), 스위치들(16, 20), 데이터 입력 버퍼(18), 및 데이터 멀티플렉서(22)로 구성되어 있다.1 is a block diagram showing a configuration for explaining a write pattern data generation method for a parallel bit test of a conventional semiconductor memory device. The command decoder 10, the mode setting register 12, and the write pattern data generation circuit 14 are shown in FIG. ), Switches 16, 20, data input buffer 18, and data multiplexer 22.

도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 1 will be described below.

명령어 디코더(10)는 외부로부터 인가되는 명령어(COM)에 응답하여 모드 설정 명령(MRS)을 발생한다. 모드 설정 레지스터(12)는 모드 설정 명령(MRS)에 응답하여 외부로부터 인가되는 MRS 코드(IN1 ~ n)를 저장한다. 라이트 패턴 데이터 발생회로(14)는 모드 설정 레지스터(12)로부터 출력되는 MRS 코드에 대응하는 라이트 패턴 데이터를 발생한다. 스위치(16)는 모드 설정 레지스터(12)로부터 출력되는 병렬 비트 테스트 신호(PBTX1)에 응답하여 병렬 비트 테스트 동작시에는 라이트 패턴 데이터 발생회로(14)로부터 출력되는 라이트 패턴 데이터를 전송한다. 데이터 멀티플렉서(22)는 스위치(16)로부터 전송되는 라이트 패턴 데이터 또는 스위치(20)로부터 전송되는 버퍼된 입력 데이터를 멀티플렉싱하여 데이터 입력신호(DIN)를 발생한다. 데이터 입력 버퍼(18)는 외부로부터 입력되는 데이터(Din1 ~ m)를 버퍼한다. 스위치(20)는 모드 설정 레지스터(12)로부터 출력되는 병렬 비트 테스트 신호(PBTX1)에 응답하여 병렬 비트 테스트 동작이 아닌 경우에는 데이터 입력 버퍼(18)로부터 출력되는 버퍼된 데이터를 전송한다.The command decoder 10 generates a mode setting command MRS in response to a command COM applied from the outside. The mode setting register 12 stores MRS codes IN1 to n applied from the outside in response to the mode setting command MRS. The write pattern data generation circuit 14 generates write pattern data corresponding to the MRS code output from the mode setting register 12. The switch 16 transmits the light pattern data output from the write pattern data generation circuit 14 during the parallel bit test operation in response to the parallel bit test signal PBTX1 output from the mode setting register 12. The data multiplexer 22 multiplexes the light pattern data transmitted from the switch 16 or the buffered input data transmitted from the switch 20 to generate a data input signal DIN. The data input buffer 18 buffers data Din1 to m input from the outside. The switch 20 transfers the buffered data output from the data input buffer 18 in the case of no parallel bit test operation in response to the parallel bit test signal PBTX1 output from the mode setting register 12.

종래의 반도체 메모리 장치의 병렬 비트 테스트를 위한 라이트 패턴 데이터 발생 방법을 설명하면 다음과 같다.A write pattern data generation method for a parallel bit test of a conventional semiconductor memory device will now be described.

먼저, 외부로부터 동작 모드를 설정하기 위한 명령어(COM)와 함께 병렬 비트 테스트 신호(PBTX1)를 설정하기 위한 MRS 코드(IN1 ~ n)가 입력되면, 명령어 디코더(10)는 모드 설정 명령(MRS)을 발생하고, 모드 설정 레지스터(12)는 모드 설정 명령(MRS)에 응답하여 MRS 코드(IN1 ~ n)에 대응하는 병렬 비트 테스트 신호(PBTX1)를 발생한다. 그러면, 스위치(16)가 온되고, 스위치(20)는 오프되어, 테스트 라이트 데이터 경로가 열리고 정상 라이트 데이터 경로가 차단된다.First, when the MRS codes IN1 to n for setting the parallel bit test signal PBTX1 are input together with the command COM for setting the operation mode from the outside, the command decoder 10 receives the mode setting command MRS. And the mode setting register 12 generates a parallel bit test signal PBTX1 corresponding to the MRS codes IN1 to n in response to the mode setting command MRS. Then, switch 16 is turned on, switch 20 is turned off, the test write data path is opened and the normal write data path is blocked.

다음으로, 외부로부터 동작 모드를 설정하기 위한 명령어(COM)와 함께 라이트 패턴 데이터를 설정하기 위한 MRS 코드(IN1 ~ n)가 입력되면, 명령어 디코더(10)는 모드 설정 명령(MRS)을 발생하고, 모드 설정 레지스터(12)는 외부로부터 인가되는 MRS 코드(IN1 ~ n)을 저장한다. 라이트 패턴 데이터 발생회로(14)는 모드 설정 레지스터(12)에 저장된 MRS 코드(IN1 ~ n)에 대응하는 라이트 패턴 데이터를 발생한다. 이때, 스위치(16)가 온되어 있으므로 라이트 패턴 데이터 발생회로(14)로부터 출력되는 라이트 패턴 데이터가 스위치(16)를 통하여 데이터 멀티플렉서(22)로 입력된다. 데이터 멀티플렉서(22)는 스위치(16)를 통하여 입력되는 데이터를 멀티플렉싱하여 입력 데이터(DIN)를 발생한다.Next, when the MRS codes IN1 to n for setting the light pattern data are input together with the command COM for setting the operation mode from the outside, the command decoder 10 generates the mode setting command MRS. The mode setting register 12 stores MRS codes IN1 to n applied from the outside. The write pattern data generating circuit 14 generates write pattern data corresponding to the MRS codes IN1 to n stored in the mode setting register 12. At this time, since the switch 16 is turned on, the light pattern data output from the light pattern data generating circuit 14 is input to the data multiplexer 22 through the switch 16. The data multiplexer 22 multiplexes data input through the switch 16 to generate input data DIN.

즉, 종래의 반도체 메모리 장치의 병렬 비트 테스트를 위한 라이트 패턴 데이터 발생 방법은 모드 설정 레지스터(12)로 입력되는 MRS 코드를 변경함에 의해서 다양한 종류의 라이트 패턴 데이터를 발생하며, 별도의 라이트 명령을 인가하지는 않는다. 따라서, 만일 4개의 메모리 셀들에 동시에 라이트 패턴 데이터를 저장한다고 하면, 16개의 다양한 라이트 패턴 데이터를 발생하기 위하여 16개의 MRS 코드를 구비하여야 한다. That is, the conventional write pattern data generation method for the parallel bit test of the semiconductor memory device generates various types of write pattern data by changing the MRS code input to the mode setting register 12, and applies a separate write command. It doesn't. Therefore, if the light pattern data is stored in four memory cells at the same time, 16 MRS codes must be provided to generate 16 various light pattern data.

따라서, 종래의 반도체 메모리 장치의 라이트 패턴 데이터 발생방법은 다양한 라이트 패턴 데이터를 발생하기 위하여 사용되는 MRS 코드가 많아짐에 의해서 다른 용도를 위하여 사용되어야 할 MRS 코드가 부족하게 된다는 문제가 있다.Accordingly, the conventional method for generating light pattern data of a semiconductor memory device has a problem in that MRS codes to be used for other purposes are insufficient due to the increase in the number of MRS codes used to generate various light pattern data.

본 발명의 목적은 병렬 비트 테스트시에 적은 수의 MRS 코드를 이용하여 다양한 라이트 패턴 데이터를 발생할 수 있는 반도체 메모리 장치를 제공하는데 있다.An object of the present invention is to provide a semiconductor memory device capable of generating various write pattern data using a small number of MRS codes in parallel bit test.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 라이트 패턴 데이터 발생방법을 제공하는데 있다. Another object of the present invention is to provide a write pattern data generating method of a semiconductor memory device for achieving the above object.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령 및 라이트 명령을 발생하는 명령어 디코더, 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 MRS 코드에 응답하여 병렬 비트 테스트 신호 및 복수개의 신호들의 상태를 각각 설정하는 모드 설정 레지스터, 상기 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로, 상기 병렬 비트 테스트 동작시에 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 복수개의 신호들을 조합하여 라이트 패턴 데이터를 발생하는 라이트 패턴 데이터 발생회로, 및 상기 병렬 비트 테스트 신호에 응답하여 상기 라이트 패턴 데이터를 내부 입력 데이터로 출력하거나, 상기 데이터 입력회로로부터 출력되는 복수 비트의 데이터를 상기 내부 입력 데이터로 출력하는 데이터 선택회로를 구비하는 것을 특징으로 한다.
상기 데이터 선택회로는 상기 병렬 비트 테스트 신호에 응답하여 상기 라이트 패턴 데이터 발생회로로부터 출력되는 상기 라이트 패턴 데이터를 전송하는 제1스위치, 상기 병렬 비트 테스트 신호에 응답하여 상기 데이터 입력회로로부터 출력되는 상기 적어도 1비트의 데이터를 전송하는 제2스위치, 및 상기 제1스위치로부터 출력되는 데이터 또는 상기 제2스위치로부터 출력되는 데이터를 입력하여 상기 내부 입력 데이터를 발생하는 데이터 멀티플렉서를 구비하는 것을 특징으로 한다.
상기 라이트 패턴 데이터 발생회로는 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 복수개의 신호들을 그대로 출력함에 의해서 상기 라이트 패턴 데이터를 발생하는 전송 회로, 및 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 복수개의 신호들을 반전하여 출력함에 의해서 상기 라이트 패턴 데이터를 발생하는 반전 및 전송 회로를 구비하는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is a command decoder for generating a mode setting command and a write command by decoding a command signal applied from the outside, in response to the MRS code applied from the outside in response to the mode setting command A mode setting register for setting a state of a parallel bit test signal and a plurality of signals, respectively, and a data input circuit for inputting and outputting at least one bit of data applied from an external device in response to the write command; A write pattern data generation circuit for generating write pattern data by combining the parallel bit test signal and the plurality of signals in response to at least one bit of data, and internal input data of the write pattern data in response to the parallel bit test signal; Output to And a plurality of data bits output from the data input circuit characterized in that it comprises a data selection circuit for output to the internal input data.
The data selection circuit is a first switch for transmitting the light pattern data output from the write pattern data generation circuit in response to the parallel bit test signal, and the at least output from the data input circuit in response to the parallel bit test signal. And a data multiplexer for inputting data output from the first switch or data output from the second switch to generate the internal input data.
The write pattern data generating circuit is configured to output the parallel bit test signal and the plurality of signals in response to the at least one bit of data as it is, and a transmission circuit to generate the write pattern data, and to respond to the at least one bit of data. And an inversion and transmission circuit which generates the write pattern data by inverting and outputting the parallel bit test signal and the plurality of signals.

상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 라이트 패턴 데이터 발생방법은 외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령을 발생하는 단계, 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 신호를 입력하여 병렬 비트 테스트 신호 및 복수개의 신호들의 상태를 각각 설정하는 단계, 외부로부터 인가되는 명령 신호를 디코딩하여 라이트 명령을 발생하는 단계, 상기 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하는 단계, 및 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호와 상기 복수개의 신호들을 조합하여 라이트 패턴 데이터를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 라이트 패턴 데이터를 발생하는 단계는 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호와 상기 복수개의 신호들을 그대로 출력함에 의해서 상기 라이트 패턴 데이터를 발생하거나, 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호와 상기 복수개의 신호들을 반전하여 출력함에 의해서 상기 라이트 패턴 데이터를 발생하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of generating a write pattern data of a semiconductor memory device, the method including generating a mode setting command by decoding a command signal applied from the outside, and receiving a signal applied from the outside in response to the mode setting command. Inputting and setting the states of the parallel bit test signal and the plurality of signals, respectively, decoding a command signal applied from the outside, generating a write command, and receiving at least one bit of data applied from the outside in response to the write command. Inputting, and generating light pattern data by combining the parallel bit test signal and the plurality of signals in response to the at least one bit of data.
The generating of the light pattern data may include generating the light pattern data by directly outputting the parallel bit test signal and the plurality of signals in response to the at least one bit of data, or in response to the at least one bit of data. The light pattern data may be generated by inverting and outputting the parallel bit test signal and the plurality of signals.

이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터 발생방법을 설명하면 다음과 같다.Hereinafter, referring to the accompanying drawings, a semiconductor memory device and a method of generating light pattern data thereof will be described.

도2는 본 발명의 반도체 메모리 장치의 병렬 비트 테스트를 위한 라이트 패턴 데이터 발생 방법을 설명하기 위한 블록도이다.2 is a block diagram illustrating a write pattern data generation method for parallel bit testing of a semiconductor memory device according to the present invention.

도2에서, 도1에 나타낸 구성과 동일한 구성을 가지는 블록들은 동일 명칭 및 번호로 나타내었고, 단지 모드 설정 레지스터(30) 및 라이트 패턴 데이터 발생회로(32)의 기능이 모드 설정 레지스터(12) 및 라이트 패턴 데이터 발생회로(14)의 기능과 다르므로 다른 번호로 나타내었다.In Fig. 2, blocks having the same configuration as those shown in Fig. 1 are denoted by the same names and numbers, and only the functions of the mode setting register 30 and the write pattern data generating circuit 32 are assigned to the mode setting register 12 and Since they differ from the function of the write pattern data generating circuit 14, they are indicated by different numbers.

도2에 나타낸 기능 블록들중 도1에 나타낸 기능 블록들과 동일한 기능 블록 에 대한 설명을 생략하고, 모드 설정 레지스터(30)의 신호들(PBTX1, P1BW, P2BW, P3BW)의 상태를 설정하는 방법 및 라이트 패턴 데이터 발생회로(32)의 기능에 대하여 설명하면 다음과 같다.A description of the same functional blocks as the functional blocks shown in FIG. 1 among the functional blocks shown in FIG. 2 is omitted, and a method of setting the states of the signals PBTX1, P1BW, P2BW, and P3BW in the mode setting register 30 is shown. The function of the write pattern data generation circuit 32 will be described as follows.

모드 설정 레지스터(30)는 모드 설정 명령(MRS)에 응답하여 외부로부터 인가되는 MRS 코드를 입력하여 병렬 비트 테스트 신호(PBTX1)를 발생하고, 모드 설정 명령(MRS)에 응답하여 외부로부터 인가되는 MRS 코드를 입력하여 3개의 신호들(P1BW, P2BW, P4BW)의 상태를 각각 설정한다. 그리고, 만일 3개의 신호들(P1BW, P2BW, P4BW)의 상태가 "000"이라면 신호들(P1BW, P2BW, P3BW)의 상태를 설정하기 위한 동작은 수행할 필요가 없다. 따라서, 신호들(P1BW, P2BW, P3BW)의 상태를 설정하기 위하여 필요한 MRS 코드는 3개가 된다.The mode setting register 30 inputs an MRS code applied from the outside in response to the mode setting command MRS to generate a parallel bit test signal PBTX1, and an MRS applied from the outside in response to the mode setting command MRS. A code is input to set the states of the three signals P1BW, P2BW, and P4BW, respectively. If the states of the three signals P1BW, P2BW, and P4BW are "000", the operation for setting the states of the signals P1BW, P2BW, and P3BW need not be performed. Therefore, three MRS codes are required to set the states of the signals P1BW, P2BW, and P3BW.

라이트 패턴 데이터 발생회로(32)는 병렬 비트 테스트 동작시에 라이트 명령(WR)에 응답하여 데이터 입력버퍼(18)로 인가되는 1비트의 데이터(D)의 상태에 따라 모드 설정 레지스터(12)로부터 출력되는 신호(PBTX1, P1BW, P2BW, P4BW)를 그대로 출력하거나, 반전하여 출력한다.The write pattern data generation circuit 32 is provided from the mode setting register 12 in accordance with the state of the one-bit data D applied to the data input buffer 18 in response to the write command WR during the parallel bit test operation. The output signals PBTX1, P1BW, P2BW, and P4BW are output as they are or inverted.

따라서, 병렬 비트 테스트 동작시에 모드 설정 레지스터(30)로부터 출력되는 병렬 비트 테스트 신호(PBTX1)는 "1"로 고정되고, 신호들(P1BW, P2BW, P4BW)은 8가지 상태가 된다. 결과적으로, 모드 설정 레지스터(30)로부터 출력되는 신호들은 8가지 상태가 된다. 라이트 패턴 데이터 발생회로(32)는 데이터(D)에 응답하여 16가지의 라이트 패턴 데이터를 발생한다. Therefore, the parallel bit test signal PBTX1 output from the mode setting register 30 is fixed at " 1 " during the parallel bit test operation, and the signals P1BW, P2BW, and P4BW are in eight states. As a result, the signals output from the mode setting register 30 are in eight states. The write pattern data generating circuit 32 generates 16 kinds of write pattern data in response to the data D. FIG.

도3은 도2에 나타낸 라이트 패턴 데이터 발생회로의 실시예의 구성을 나타내는 것으로, 전송 회로(40), 반전 및 전송 회로(42), 및 인버터(I1)로 구성되어 있 다.FIG. 3 shows the configuration of the embodiment of the light pattern data generating circuit shown in FIG. 2, which is composed of a transmission circuit 40, an inversion and transmission circuit 42, and an inverter I1.

도3에 나타낸 구성의 동작을 설명하면 다음과 같다.The operation of the configuration shown in Fig. 3 is as follows.

전송 회로(40)는 "1"의 데이터(D)에 응답하여 병렬 비트 테스트 신호(PBTX1) 및 신호들(P1BW, P2BW, P4BW)을 그대로 전송한다. 반전 및 전송 회로(42)는 "0"의 데이터(D)에 응답하여 병렬 비트 테스트 신호(PBTX1) 및 신호들(P1BW, P2BW, P4BW)을 반전하여 전송한다.The transmission circuit 40 transmits the parallel bit test signal PBTX1 and the signals P1BW, P2BW, and P4BW as they are in response to the data D of “1”. The inversion and transmission circuit 42 inverts and transmits the parallel bit test signal PBTX1 and the signals P1BW, P2BW, and P4BW in response to the data D of " 0 ".

아래의 표는 본 발명의 반도체 메모리 장치의 라이트 패턴 데이터 발생회로의 라이트 패턴 데이터 발생방법을 설명하기 위한 것이다. The following table is for explaining the write pattern data generating method of the write pattern data generating circuit of the semiconductor memory device of the present invention.

Figure 112003014928067-pat00001
Figure 112003014928067-pat00001

상기 표에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치는 모드 설정 명령(MRS)과 함께 입력되는 신호(IN1 ~ n)에 응답하여 모드 설정 레지스터(30)로부터 출력되는 병렬 비트 테스트 신호(PBTX1)가 "1"로 설정된 상태에서 3개의 신호들(P1BW, P2BW, P4BW)의 상태가 "000", "001", "010", "011", "100", "101", "110" "111"의 8가지 상태로 설정된다. 이와같이 병렬 비트 테스트 신호(PBTX1)와 신호들(P1BW, P2BW, P4BW)의 상태가 설정된 상태에서 라이트 명령과 함께 "1"의 데이터(D)가 입력되면 "1000", "1001", "1010", "1011", "1100", "1101", "1110", "1111"의 8가지의 라이트 패턴 데이터가 발생되고, 라이트 명령과 함께 "0"의 데이터(D)가 입력되면 "0111", "0110", "0101", "0100", "0011", "0010", "0001", "0000"의 8가지의 라이트 패턴 데이터가 발생된다. 즉, 총 16가지의 라이트 패턴 데이터가 발생된다.As shown in the table, in the semiconductor memory device of the present invention, the parallel bit test signal PBTX1 output from the mode setting register 30 is output in response to the signals IN1 to n input together with the mode setting command MRS. The state of the three signals P1BW, P2BW, and P4BW in the state set to "1" is "000", "001", "010", "011", "100", "101", "110" "111 Is set to eight states. As such, when the data D of "1" is input together with the write command while the states of the parallel bit test signal PBTX1 and the signals P1BW, P2BW, and P4BW are set, "1000", "1001", and "1010". , Eight types of light pattern data of "1011", "1100", "1101", "1110", and "1111" are generated, and "0111" when the data D of "0" is input with the write command. Eight kinds of light pattern data of "0110", "0101", "0100", "0011", "0010", "0001", and "0000" are generated. That is, a total of 16 light pattern data are generated.

이제, 본 발명의 반도체 메모리 장치의 병렬 비트 테스트를 위한 라이트 패턴 데이터 발생 방법을 설명하면 다음과 같다.Now, a write pattern data generation method for parallel bit testing of a semiconductor memory device of the present invention will be described.

먼저, 외부로부터 동작 모드를 설정하기 위한 명령어(COM)와 함께 병렬 비트 테스트 신호를 설정하기 위한 MRS 코드(IN1 ~ n)가 인가되면, 명령어 디코더(10)가 모드 설정 명령(MRS)을 발생하고, 모드 설정 레지스터(30)는 모드 설정 명령(MRS)에 응답하여 MRS 코드(IN1 ~ n)에 대응하는 병렬 비트 테스트 신호(PBTX1)를 "1"로 설정한다. 그러면, 스위치(16)가 온되고, 스위치(20)는 오프되어, 테스트 라이트 데이터 경로가 열리고, 정상 라이트 데이터 경로가 차단된다. 이 상태에서, 외부로부터 라이트 동작을 수행하기 위한 명령어(COM)와 함께 1비트의 데이터(Din)가 인가되면, 명령어 디코더(10)가 라이트 명령(WR)을 발생하고, 데이터 입력버퍼(18)는 라이트 명령(WR)에 응답하여 데이터(Din)를 입력하고 버퍼하여 "1" 또는 "0"의 데이터(D)를 발생한다. 라이트 패턴 데이터 발생회로(32)는 모드 설정 레지스터(30)로부터 출력되는 신호가 "1000"이고, 데이터(D)가 "1"이면 "1000"의 라이트 패턴 데이터를 발생하고, 데이터(D)가 "0"이면 "0111"의 라이트 패턴 데이터를 발생한다. 즉, 상기 표의 첫 번째 경우에 대한 동작을 수행한다. First, when the MRS codes IN1 to n for setting the parallel bit test signal are applied together with the command COM for setting the operation mode from the outside, the command decoder 10 generates the mode setting command MRS. The mode setting register 30 sets the parallel bit test signal PBTX1 corresponding to the MRS codes IN1 to n to "1" in response to the mode setting command MRS. The switch 16 is then turned on, the switch 20 is turned off, the test write data path is opened, and the normal write data path is blocked. In this state, when 1-bit data Din is applied together with the command COM for performing the write operation from the outside, the command decoder 10 generates the write command WR and the data input buffer 18. In response to the write command WR, data Din is input and buffered to generate data D of " 1 " or " 0 ". When the signal output from the mode setting register 30 is "1000" and the data D is "1", the write pattern data generation circuit 32 generates light pattern data of "1000", and the data D is If "0", light pattern data of "0111" is generated. That is, the operation of the first case of the table is performed.

그리고, 병렬 비트 테스트 신호(PBTX1)가 "하이"레벨로 설정된 상태에서, 외부로부터 동작 모드를 설정하기 위한 명령어(COM)와 함께 신호(P1BW)를 설정하기 위한 MRS 코드(IN1 ~ n)가 인가되면, 모드 설정 레지스터(30)는 모드 설정 명령(MRS)에 응답하여 MRS 코드(IN1 ~ n)에 대응하는 신호(P1BW)를 "1"로 설정한다. 그러면, 신호들(PBTX1, P1BW, P2BW, P4BW)이 "1100"으로 설정된다. 이 상태에서, 외부로부터 라이트 동작을 수행하기 위한 명령어(COM)와 함께 1비트의 데이터(Din)가 인가되면, 명령어 디코더(10)가 라이트 명령(WR)을 발생하고, 데이터 입력버퍼(18)는 라이트 명령(WR)에 응답하여 데이터(Din)를 입력하고 버퍼하여 "1" 또는 "0"의 데이터(D)를 발생한다. 라이트 패턴 데이터 발생회로(32)는 모드 설정 레지스터(30)로부터 출력되는 신호가 "1100"이고, 데이터(D)가 "1"이면 "1100"의 라이트 패턴 데이터를 발생하고, 데이터(D)가 "0"이면 "0011"의 라이트 패턴 데이터를 발생한다. 즉, 상기 표의 다섯 번째 경우에 대한 동작을 수행한다. Then, when the parallel bit test signal PBTX1 is set to the "high" level, an MRS code IN1 to n for setting the signal P1BW is applied together with the command COM for setting the operation mode from the outside. The mode setting register 30 sets the signal P1BW corresponding to the MRS codes IN1 to n to "1" in response to the mode setting command MRS. Then, the signals PBTX1, P1BW, P2BW, and P4BW are set to "1100". In this state, when 1-bit data Din is applied together with the command COM for performing the write operation from the outside, the command decoder 10 generates the write command WR and the data input buffer 18. In response to the write command WR, data Din is input and buffered to generate data D of " 1 " or " 0 ". When the signal output from the mode setting register 30 is "1100" and the data D is "1", the write pattern data generation circuit 32 generates the write pattern data of "1100", and the data D is If "0", light pattern data of "0011" is generated. That is, the operation of the fifth case of the table is performed.

결과적으로, 본 발명의 반도체 메모리 장치는 모드 설정 명령과 함께 MRS 코드를 입력함에 의해서 신호들(P1BW, P2BW, P4BW)의 상태를 설정하고, 라이트 명령과 함께 입력되는 1비트의 데이터에 응답하여 병렬 비트 테스트 신호(PBTX1) 및 신호들(P1BW, P2BW, P4BW)을 조합하여 16개의 다양한 라이트 패턴 데이터를 발생하는 것이 가능하다.As a result, the semiconductor memory device of the present invention sets the states of the signals P1BW, P2BW, and P4BW by inputting the MRS code together with the mode setting command, and in parallel in response to the 1-bit data input with the write command. It is possible to generate 16 different write pattern data by combining the bit test signal PBTX1 and the signals P1BW, P2BW, and P4BW.

따라서, 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 3개의 MRS 코 드에 응답하여 16개의 다양한 라이트 패턴 데이터를 발생하는 것이 가능하다. 즉, 종래의 반도체 메모리 장치가 외부로부터 인가되는 16개의 MRS 코드에 응답하여 16개의 다양한 라이트 패턴 데이터를 발생하였던 것에 비해서 본 발명의 반도체 메모리 장치는 적은 수의 MRS 코드에 응답하여 16개의 다양한 라이트 패턴 데이터를 발생하는 것이 가능하므로 MRS 코드를 다른 용도로 활용하는 것이 가능하다.Therefore, the semiconductor memory device of the present invention can generate 16 different write pattern data in response to three MRS codes applied from the outside. That is, the semiconductor memory device of the present invention generates 16 various write patterns in response to a small number of MRS codes, whereas a conventional semiconductor memory device generates 16 various write pattern data in response to 16 MRS codes applied from the outside. Since it is possible to generate data, it is possible to utilize the MRS code for other purposes.

상술한 실시예에서는 4개의 메모리 셀들에 4비트의 라이트 패턴 데이터를 동시에 라이트하는 경우를 예로 들어 설명하였으나, 4개 이상의 메모리 셀들에 4비트이상의 라이트 패턴 데이터를 동시에 라이트하는 경우에도 본 발명의 라이트 패턴 데이터 발생방법이 적용될 수 있다.
상술한 실시예의 본 발명의 반도체 메모리 장치의 스위치들(16, 20), 및 데이터 멀티플렉서(22)는 병렬 비트 테스트 동작시의 라이트 동작시에는 라이트 패턴 데이터 발생회로(32)로부터 출력되는 라이트 패턴 데이터를 내부 입력 데이터(DIN)로 선택하여 출력하고, 병렬 비트 테스트 동작이 아닌 경우의 라이트 동작시에는 데이터 입력버퍼(18)로부터 출력되는 데이터를 내부 입력 데이터(DIN)로 선택하여 출력하는 기능을 수행하는 것으로, 하나의 블록으로 구성되어도 상관없다. In the above-described embodiment, the case in which the 4-bit write pattern data is simultaneously written to four memory cells has been described as an example. However, even when the write pattern data of the 4-bit or more is simultaneously written to four or more memory cells, the write pattern of the present invention is used. The data generation method can be applied.
The switches 16 and 20 and the data multiplexer 22 of the semiconductor memory device of the present invention of the above-described embodiment are written out of the write pattern data generation circuit 32 in the write operation in the parallel bit test operation. Selects and outputs the internal input data DIN and selects and outputs the data output from the data input buffer 18 as the internal input data DIN during the write operation when the parallel bit test operation is not performed. In this case, it may be composed of one block.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

본 발명의 반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터 발생방법은 외부로부터 인가되는 적은 수의 MRS 코드를 이용하여 내부적으로 다양한 형태의 라이트 패턴 데이터를 발생할 수 있다.The semiconductor memory device and the method of generating the write pattern data of the present invention may generate various types of write pattern data internally using a small number of MRS codes applied from the outside.

따라서, 기존의 병렬 비트 테스트를 위하여 사용되던 MRS 코드를 다른 용도로 이용할 수가 있게 된다. Therefore, the MRS code used for the conventional parallel bit test can be used for other purposes.

Claims (5)

외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령 및 라이트 명령을 발생하는 명령어 디코더;A command decoder for decoding a command signal applied from the outside and generating a mode setting command and a write command; 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 MRS 코드에 응답하여 병렬 비트 테스트 신호 및 복수개의 신호들의 상태를 각각 설정하는 모드 설정 레지스터;A mode setting register for setting a state of a parallel bit test signal and a plurality of signals in response to an MRS code applied from the outside in response to the mode setting command; 상기 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로; A data input circuit for inputting and outputting at least one bit of data applied from the outside in response to the write command; 상기 병렬 비트 테스트 동작시에 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 복수개의 신호들을 조합하여 라이트 패턴 데이터를 발생하는 라이트 패턴 데이터 발생회로; 및A write pattern data generation circuit configured to generate write pattern data by combining the parallel bit test signal and the plurality of signals in response to the at least one bit of data in the parallel bit test operation; And 상기 병렬 비트 테스트 신호에 응답하여 상기 라이트 패턴 데이터를 내부 입력 데이터로 출력하거나, 상기 데이터 입력회로로부터 출력되는 복수 비트의 데이터를 상기 내부 입력 데이터로 출력하는 데이터 선택회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a data selection circuit configured to output the light pattern data as internal input data in response to the parallel bit test signal, or to output a plurality of bits of data output from the data input circuit as the internal input data. Memory device. 제1항에 있어서, 상기 데이터 선택회로는The method of claim 1, wherein the data selection circuit is 상기 병렬 비트 테스트 신호에 응답하여 상기 라이트 패턴 데이터 발생회로로부터 출력되는 상기 라이트 패턴 데이터를 전송하는 제1스위치;A first switch configured to transmit the light pattern data output from the light pattern data generation circuit in response to the parallel bit test signal; 상기 병렬 비트 테스트 신호에 응답하여 상기 데이터 입력회로로부터 출력되는 상기 적어도 1비트의 데이터를 전송하는 제2스위치; 및A second switch configured to transmit the at least one bit of data output from the data input circuit in response to the parallel bit test signal; And 상기 제1스위치로부터 출력되는 데이터 또는 상기 제2스위치로부터 출력되는 데이터를 입력하여 상기 내부 입력 데이터를 발생하는 데이터 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a data multiplexer configured to input data output from the first switch or data output from the second switch to generate the internal input data. 제1항에 있어서, 상기 라이트 패턴 데이터 발생회로는The circuit of claim 1, wherein the light pattern data generating circuit comprises: 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 복수개의 신호들을 그대로 출력함에 의해서 상기 라이트 패턴 데이터를 발생하는 전송 회로; 및A transmission circuit which generates the write pattern data by outputting the parallel bit test signal and the plurality of signals as they are in response to the at least one bit of data; And 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 복수개의 신호들을 반전하여 출력함에 의해서 상기 라이트 패턴 데이터를 발생하는 반전 및 전송 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And an inversion and transfer circuit for generating the write pattern data by inverting and outputting the parallel bit test signal and the plurality of signals in response to the at least one bit of data. 외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령을 발생하는 단계;Generating a mode setting command by decoding a command signal applied from the outside; 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 신호를 입력하여 병렬 비트 테스트 신호 및 복수개의 신호들의 상태를 각각 설정하는 단계;Setting a state of a parallel bit test signal and a plurality of signals by inputting a signal applied from the outside in response to the mode setting command; 외부로부터 인가되는 명령 신호를 디코딩하여 라이트 명령을 발생하는 단계;Generating a write command by decoding a command signal applied from the outside; 상기 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하는 단계; 및Inputting at least one bit of data applied from the outside in response to the write command; And 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호와 상기 복수개의 신호들을 조합하여 라이트 패턴 데이터를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 패턴 데이터 발생방법.And generating a write pattern data by combining the parallel bit test signal and the plurality of signals in response to the at least one bit of data. 제4항에 있어서, 상기 라이트 패턴 데이터를 발생하는 단계는The method of claim 4, wherein generating the light pattern data comprises: 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호와 상기 복수개의 신호들을 그대로 출력함에 의해서 상기 라이트 패턴 데이터를 발생하거나,The light pattern data may be generated by directly outputting the parallel bit test signal and the plurality of signals in response to the at least one bit of data, or 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호와 상기 복수개의 신호들을 반전하여 출력함에 의해서 상기 라이트 패턴 데이터를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 패턴 데이터 발생방법.And generating the light pattern data by inverting and outputting the parallel bit test signal and the plurality of signals in response to the at least one bit of data.
KR1020030026507A 2003-04-25 2003-04-25 Semiconductor memory device and write pattern data generating method thereof KR100558476B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030026507A KR100558476B1 (en) 2003-04-25 2003-04-25 Semiconductor memory device and write pattern data generating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030026507A KR100558476B1 (en) 2003-04-25 2003-04-25 Semiconductor memory device and write pattern data generating method thereof

Publications (2)

Publication Number Publication Date
KR20040092260A KR20040092260A (en) 2004-11-03
KR100558476B1 true KR100558476B1 (en) 2006-03-07

Family

ID=37372763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030026507A KR100558476B1 (en) 2003-04-25 2003-04-25 Semiconductor memory device and write pattern data generating method thereof

Country Status (1)

Country Link
KR (1) KR100558476B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI775989B (en) * 2018-07-16 2022-09-01 韓商愛思開海力士有限公司 Semiconductor devices

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604888B1 (en) * 2004-07-16 2006-07-31 삼성전자주식회사 Integrated circuit apparatus having improved test circuit and test method of the integrated circuit apparatus
KR100791348B1 (en) 2006-12-15 2008-01-03 삼성전자주식회사 Semiconductor memory device and parallel bit test method thereof
KR101039862B1 (en) 2008-11-11 2011-06-13 주식회사 하이닉스반도체 Semiconductor memory device having clocking mode and operating method of the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000076894A (en) * 1998-09-02 2000-03-14 Nec Corp Built-in self-test circuit
JP2000292495A (en) * 1999-04-02 2000-10-20 Advantest Corp Testing apparatus and test method for semiconductor device
KR20010037848A (en) * 1999-10-20 2001-05-15 윤종용 Semiconductor memory device and parallel bit test method thereof
KR20030002503A (en) * 2001-06-29 2003-01-09 삼성전자 주식회사 Semiconductor memory device having test mode of delay locked loop

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000076894A (en) * 1998-09-02 2000-03-14 Nec Corp Built-in self-test circuit
JP2000292495A (en) * 1999-04-02 2000-10-20 Advantest Corp Testing apparatus and test method for semiconductor device
KR20010037848A (en) * 1999-10-20 2001-05-15 윤종용 Semiconductor memory device and parallel bit test method thereof
KR20030002503A (en) * 2001-06-29 2003-01-09 삼성전자 주식회사 Semiconductor memory device having test mode of delay locked loop

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI775989B (en) * 2018-07-16 2022-09-01 韓商愛思開海力士有限公司 Semiconductor devices

Also Published As

Publication number Publication date
KR20040092260A (en) 2004-11-03

Similar Documents

Publication Publication Date Title
KR970049545A (en) Programmable Parity Checking and Comparison Circuit
KR0160325B1 (en) Semiconductor memory device for inputting data in a unit of bits
US4512012A (en) Time-switch circuit
KR100558492B1 (en) Semiconductor memory device and test pattern data generating method thereof
KR920015374A (en) Semiconductor memory
KR100558476B1 (en) Semiconductor memory device and write pattern data generating method thereof
US6909650B2 (en) Circuit and method for transforming data input/output format in parallel bit test
KR100269319B1 (en) Semiconductor memory device including simultaneous enabling circuit for column select line and control method
US6964000B2 (en) Semiconductor integrated circuit device having a test circuit of a random access memory
JP4051008B2 (en) Semiconductor device
US6646465B2 (en) Programmable logic device including bi-directional shift register
KR100558485B1 (en) Memory module and test method thereof
JPH08235898A (en) Semiconductor device
JPS5992483A (en) Semiconductor memory device
JPS63108747A (en) Gate array integrated circuit
KR0172848B1 (en) Semiconductor memory
JPH06290584A (en) Semiconductor memory
KR100772094B1 (en) Semiconductor memory device for test
RU1805496C (en) Memory circuit
JPH035788A (en) Display device driving lsi
JPH07272498A (en) Semiconductor memory
JPH06201795A (en) Test circuit for semiconductor device
JPH0465575B2 (en)
JP2000046921A (en) Semiconductor device
KR19980022941A (en) Parallel Bit Test (PBT) Control Circuit for Synchronous Semiconductor Memory Device (SDRAM) and Its Control Method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100216

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee