KR100554135B1 - Wordline Bootstrap Circuit - Google Patents

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Abstract

본 발명은 워드라인 부트스트랩 회로에 관한 것으로, 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 한 워드라인 부트스트랩 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wordline bootstrap circuit, wherein a wordline bootstrap circuit can supply a constant read operation voltage to a memory cell connected to a wordline using a bootstrap regulation circuit during a read operation in a flash memory operating at a low voltage. It is about.

본 발명은 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서, 상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와, 상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며, 읽기 동작 인에이블신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하고, 상기 부트스트랩 레귤레이션 회로는, 상기 부트스트랩 회로로부터 출력되는 고전압을 일정한 전압으로 디바이드 하기 위한 전압 디바이더 회로와, 상기 전압 디바이더 회로를 통해 디바이드 된 전압과 기준전압을 비교하고, 그 비교 결과에 따라 상기 부트스트랩 회로의 출력 전압을 일정하게 유지하는 레귤레이션 센스앰프 회로를 포함하여 구성된 워드라인 부트스트랩 회로를 제공한다.The present invention provides a word line bootstrap circuit for supplying a high voltage to a selected word line according to an output of a row decoder during a read operation of a flash memory using a low potential power supply voltage, the method for bootstrapping the low potential power supply voltage to a high voltage. When coupled between a bootstrap circuit and the bootstrap circuit and the row decoder and enabled or disabled in response to a read operation enable signal, the high voltage bootstrapped by the bootstrap circuit is stabilized. And a bootstrap regulation circuit for outputting a read operation voltage, wherein the bootstrap regulation circuit includes a voltage divider circuit for dividing a high voltage output from the bootstrap circuit to a constant voltage, and the voltage divider circuit is divided through the voltage divider circuit. Voltage and Q A word line bootstrap circuit including a regulation sense amplifier circuit for comparing quasi voltages and maintaining a constant output voltage of the bootstrap circuit is provided.

Description

워드라인 부트스트랩 회로Wordline Bootstrap Circuit

본 발명은 워드라인 부트스트랩 회로(Word line bootstrap circuit)에 관한 것으로, 특히 저전압으로 동작하는 플래쉬 메모리에서 읽기(Read) 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 한 워드라인 부트스트랩 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a word line bootstrap circuit, and in particular, a read operation voltage to a memory cell connected to a word line using a bootstrap regulation circuit during a read operation in a flash memory operating at a low voltage. It relates to a word line bootstrap circuit that can supply.

일반적으로, 저전압으로 동작하는 플래쉬 메모리 셀에서는 읽기 동작시 속도(Speed)를 빠르게 하기 위해, 사용되는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 그 이상으로 부트스트래핑(bootstrapping) 하여 워드라인으로 공급하는 부트스트랩 회로를 사용하게 된다.In general, in a flash memory cell operating at a low voltage, in order to increase the speed during a read operation, a word line may be bootstrapped by using a low potential power voltage (Vcc: 2.7 V to 3.6 V) or higher. A bootstrap circuit is used to supply

도 1은 종래의 워드라인 부트스트랩 회로도이다.1 is a conventional word line bootstrap circuit diagram.

로우(Row) 디코더(2)의 출력에 따라 선택되는 워드라인(W/L) 및 비트라인(B/L)간에는 메모리 셀(3)이 접속된다. 부트스트랩 회로(1)에서는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 2배의 고전압(5.4V 내지 7.2V)으로 부트스트래핑 하여 상기 로우 디코더(2)로 공급하게 된다. 상기 로우 디코더(2)에서는 상기 고전위 전원전압(5.4V 내지 7.2V)을 상기 워드라인(W/L)에 접속된 메모리 셀(3)로 공급하게 된다. 이때, 상기 메모리 셀(3)에 대한 읽기 동작을 수행하게 된다.The memory cell 3 is connected between the word line W / L and the bit line B / L selected according to the output of the row decoder 2. The bootstrap circuit 1 bootstraps the low potential power supply voltage (Vcc: 2.7V to 3.6V) to twice the high voltage (5.4V to 7.2V) and supplies it to the row decoder 2. The row decoder 2 supplies the high potential power voltage (5.4V to 7.2V) to the memory cell 3 connected to the word line W / L. At this time, a read operation is performed on the memory cell 3.

그러나, 이러한 종래의 워드라인 부트스트랩 회로는 상기 워드라인(W/L)으로 7.2V의 고전압이 공급될 경우, 상기 선택된 워드라인(W/L)에 접속된 메모리 셀(3)은 많은 스트레스(Stress)를 받게 된다. 즉, 읽기 동작 조건(읽기 동작시 메모리 셀의 워드라인 전압: 4V)보다 큰 전압(7.2V)을 메모리 셀(3)에 반복적으로 인가하게 되면 메모리 셀(3)의 수명이 단축되는 단점이 있다.However, in the conventional word line bootstrap circuit, when a high voltage of 7.2 V is supplied to the word line W / L, the memory cell 3 connected to the selected word line W / L has a large stress ( Stress). That is, if the voltage (7.2V) is repeatedly applied to the memory cell 3 that is greater than the read operation condition (the word line voltage of the memory cell: 4V during the read operation), the lifespan of the memory cell 3 is shortened. .

따라서, 본 발명은 부트스트랩 회로와 로우 디코더간에 부트스트래핑 된 전압을 조정하기 위한 부트스트랩 레귤레이션 회로를 구성함으로써, 상기한 단점을 해결할 수 있는 워드라인 부트스트랩 회로를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a wordline bootstrap circuit that can solve the above disadvantages by configuring a bootstrap regulation circuit for adjusting the bootstrap voltage between the bootstrap circuit and the row decoder.

상술한 목적을 달성하기 위한 본 발명에 따른 워드라인 부트스트랩 회로는 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서, 상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와, 상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며, 읽기 동작 인에이블신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하여 구성된 것을 특징으로 한다. 바람직하게, 상기 부트스트랩 레귤레이션 회로는, 상기 부트스트랩 회로로부터 출력되는 고전압을 일정한 전압으로 디바이드 하기 위한 전압 디바이더 회로와, 상기 전압 디바이더 회로를 통해 디바이드 된 전압과 기준전압을 비교하고, 그 비교 결과에 따라 상기 부트스트랩 회로의 출력 전압을 일정하게 유지하는 레귤레이션 센스앰프 회로를 포함하여 구성된다.The word line bootstrap circuit according to the present invention for achieving the above object is a word line bootstrap circuit for supplying a high voltage to the selected word line according to the output of the row decoder during the read operation of the flash memory using a low potential power supply voltage And a bootstrap circuit for bootstrapping the low potential power supply voltage to a high voltage, the bootstrap circuit and the row decoder, and are enabled or disabled in response to a read operation enable signal. And a bootstrap regulation circuit for outputting the high voltage bootstrapped by the bootstrap circuit as a stable read operation voltage. Preferably, the bootstrap regulation circuit includes a voltage divider circuit for dividing a high voltage output from the bootstrap circuit to a constant voltage, a voltage divided by the voltage divider circuit, and a reference voltage, And a regulation sense amplifier circuit for maintaining a constant output voltage of the bootstrap circuit.

본 발명은 저전압으로 동작하는 플래쉬 메모리에서 읽기 동작시 부트스트랩 회로를 사용할 때, 전압 디바이더 회로와 레귤레이션 센스 앰프 회로로 구성된 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 일정한 전압을 공급하게 된다.The present invention provides a constant voltage to a word line by using a bootstrap regulation circuit consisting of a voltage divider circuit and a regulation sense amplifier circuit when a bootstrap circuit is used in a read operation in a flash memory operating at a low voltage.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2는 본 발명에 따른 워드라인 부트스트랩 회로도이다.2 is a wordline bootstrap circuit diagram in accordance with the present invention.

로우 디코더(12)의 출력에 따라 선택되는 워드라인(W/L) 및 비트라인(B/L)간에는 메모리 셀(13)이 접속된다. 부트스트랩 회로(11)는 저전위 전원전압(Vcc: 2.7V 내지 3.6V)을 부트스트래핑 하여 고전압(5.4V 내지 7.2V)으로 출력하게 된다. 상기 부트스트랩 회로(11)를 통해 생성된 고전압은 부트스트랩 레귤레이션 회로(14)로 공급된다. 상기 부트스트랩 레귤레이션 회로(14)에서는 상기 부트스트랩 회로(11)에서 공급된 고전압(5.4V 내지 7.2V)을 안정된 읽기 동작전압(4V)으로 조정하여 상기 로우 디코더(12)로 공급하게 된다. 상기 로우 디코더(12)에서는 상기 읽기 동작전압(4V)을 상기 워드라인(W/L)에 접속된 메모리 셀(13)로 공급하게 된다. 이때, 상기 메모리 셀(13)에 대한 읽기 동작을 수행하게 된다.The memory cell 13 is connected between the word line W / L and the bit line B / L selected according to the output of the row decoder 12. The bootstrap circuit 11 bootstraps the low potential power supply voltage (Vcc: 2.7V to 3.6V) and outputs the high voltage (5.4V to 7.2V). The high voltage generated through the bootstrap circuit 11 is supplied to the bootstrap regulation circuit 14. The bootstrap regulation circuit 14 adjusts the high voltages (5.4V to 7.2V) supplied from the bootstrap circuit 11 to a stable read operation voltage 4V and supplies them to the row decoder 12. The row decoder 12 supplies the read operation voltage 4V to the memory cell 13 connected to the word line W / L. At this time, the read operation is performed on the memory cell 13.

본 발명에서는 설명의 편의를 위해 하나의 워드라인(W/L) 및 비트라인(B/L)간에 하나의 메모리 셀(13)만을 예를 들어 설명하였다.In the present invention, for convenience of description, only one memory cell 13 is described as an example between one word line W / L and a bit line B / L.

즉, 상기 부트스트랩 회로(11)를 통해 생성된 고전압은 상기 부트스트랩 레귤레이션 회로(14)를 통해 일정한 읽기 동작 전압으로 출력된다. 상기 부트스트랩 레귤레이션 회로(14)를 통해 출력된 일정한 읽기 동작전압은 로우 디코더(12)를 통해 워드라인(W/L)으로 공급되어, 결국 메모리 셀로 공급되게 된다.That is, the high voltage generated through the bootstrap circuit 11 is output at a constant read operation voltage through the bootstrap regulation circuit 14. The constant read operation voltage output through the bootstrap regulation circuit 14 is supplied to the word line W / L through the row decoder 12 and eventually to the memory cell.

도 3은 도 2의 부트스트랩 레귤레이션 회로의 상세 회로도로서, 전압 디바이더 회로(15)와 레귤레이션 센스 앰프 회로(16)로 구성된다.3 is a detailed circuit diagram of the bootstrap regulation circuit of FIG. 2 and includes a voltage divider circuit 15 and a regulation sense amplifier circuit 16.

상기 전압 디바이더 회로(15)는, 부트스트랩 회로(11)의 출력단자 및 제 1 노드(K1)간에는 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)가 직렬로 접속된다. 상기 제 1 노드(K1) 및 접지단자(Vss)간에는 제 4 PMOS 트랜지스터(P1)와 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 1 NMOS 트랜지스터(N1)가 직렬로 접속된다.In the voltage divider circuit 15, first to third PMOS transistors P1 to P3 are connected in series between the output terminal of the bootstrap circuit 11 and the first node K1. A fourth PMOS transistor P1 and a first NMOS transistor N1 for inputting a read operation enable signal RE are connected in series between the first node K1 and the ground terminal Vss.

상기 레귤레이션 센스 앰프 회로(16)는, 전원단자(Vcc) 및 제 2 노드(K2)간에는 인버터(I1)를 경유한 상기 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 5 PMOS 트랜지스터(P5)가 접속된다. 상기 제 2 노드(K2) 및 제 3 노드(K3)간에는 상기 제 3 노드(K3)의 전압을 입력으로 하는 제 6 PMOS 트랜지스터(P6)가 접속된다. 상기 제 2 노드(K2) 및 제 4 노드(K4)간에는 상기 제 3 노드(K3)의 전압을 입력으로 하는 제 7 PMOS 트랜지스터(P7)가 접속된다. 상기 제 3 노드(K3) 및 제 5 노드(K5)간에는 상기 제 1 노드(K1)의 전압을 입력으로 하는 제 2 NMOS 트랜지스터(N2)가 접속된다. 상기 제 4 노드(K4) 및 상기 제 5 노드(K5)간에는 기준전압(Vref)을 입력으로 하는 제 3 NMOS 트랜지스터(N3)가 접속된다. 상기 제 5 노드(K5) 및 접지단자(Vss)간에는 상기 읽기 동작 인에이블신호(RE)를 입력으로 하는 제 4 NMOS 트랜지스터(N4)가 접속된다. 상기 부트스트랩 회로(11)의 출력단자 및 접지단자(Vss)간에 상기 제 4 노드(K4)의 전압을 입력으로 하는 제 5 NMOS 트랜지스터(N5)가 접속된다.The regulation sense amplifier circuit 16 has a fifth PMOS transistor P5 for inputting the read operation enable signal RE via the inverter I1 between the power supply terminal Vcc and the second node K2. Is connected. A sixth PMOS transistor P6 that receives the voltage of the third node K3 as an input between the second node K2 and the third node K3 is connected. A seventh PMOS transistor P7 having a voltage of the third node K3 as an input is connected between the second node K2 and the fourth node K4. A second NMOS transistor N2 having a voltage of the first node K1 as an input is connected between the third node K3 and the fifth node K5. A third NMOS transistor N3 having a reference voltage Vref as an input is connected between the fourth node K4 and the fifth node K5. A fourth NMOS transistor N4 that receives the read operation enable signal RE as an input is connected between the fifth node K5 and the ground terminal Vss. A fifth NMOS transistor N5 having a voltage of the fourth node K4 as an input is connected between the output terminal of the bootstrap circuit 11 and the ground terminal Vss.

상술한 바와 같이 구성된 본 발명에 따른 워드라인 부트스트랩 회로의 동작을 상세히 설명하면 다음과 같다.Referring to the operation of the word line bootstrap circuit according to the present invention configured as described above in detail as follows.

예를 들어, 읽기 동작 인에이블신호(RE)가 하이 상태로 입력될 때, 상기 부트스트랩 회로(11)로부터 공급되는 고전압(5.4V 내지 7.2V)은 상기 부트스트랩 레귤레이션 회로(15)의 전압 디바이더 회로(15)에 의해 일정한 전압으로 디바이드(Devide)되어 제 1 노드(K1)로 출력된다. 이때, 상기 레귤레이션 센스 앰프 회로(16)는 상기 제 1 노드(K1)의 전압과 기준전압(Vref)을 비교하여 상기 제 4 노드(K4)로 하이(High) 또는 로우(Low) 상태로 출력하게 된다.For example, when the read operation enable signal RE is input in a high state, the high voltage (5.4V to 7.2V) supplied from the bootstrap circuit 11 is a voltage divider of the bootstrap regulation circuit 15. The circuit 15 is divided to a constant voltage and output to the first node K1. In this case, the regulation sense amplifier circuit 16 compares the voltage of the first node K1 with the reference voltage Vref and outputs the high or low state to the fourth node K4. do.

즉, 상기 제 1 노드(K1)의 전압이 기준전압(Vref)보다 높은 경우에는 상기 제 3 노드(K3)는 로우 상태로 되고, 상기 제 4 노드(K4)는 하이 상태로 된다. 이때, 상기 제 4 노드(K4)의 전압을 입력으로 하는 상기 제 5 NMOS 트랜지스터(N5)는 턴온 된다. 그러므로, 상기 부트스트랩 회로(11)로부터 공급되는 고전압의 일부가 상기 제 5 NMOS 트랜지스터(N5)를 통해 더 걸린 만큼의 전압이 바이 패스(By pass) 되게 된다. 그러나, 상기 제 1 노드(K1)의 전압이 기준전압(Vref)보다 낮은 경우에는 상기 제 3 노드(K3)는 하이 상태로 되고, 상기 제 4 노드(K4)는 로우 상태로 된다. 이때, 상기 제 4 노드(K4)의 전압을 입력으로 하는 상기 제 5 NMOS 트랜지스터(N5)가 턴오프 되어 상기 부트스트랩 회로(11)로부터 공급되는 고전압은 로우 디코더(12)로 공급되게 된다.That is, when the voltage of the first node K1 is higher than the reference voltage Vref, the third node K3 goes low and the fourth node K4 goes high. At this time, the fifth NMOS transistor N5, which receives the voltage of the fourth node K4, is turned on. Therefore, as long as a part of the high voltage supplied from the bootstrap circuit 11 takes more through the fifth NMOS transistor N5, the voltage is bypassed. However, when the voltage of the first node K1 is lower than the reference voltage Vref, the third node K3 becomes high and the fourth node K4 becomes low. In this case, the fifth NMOS transistor N5, which takes the voltage of the fourth node K4 as an input, is turned off so that the high voltage supplied from the bootstrap circuit 11 is supplied to the row decoder 12.

즉, 본 발명은 상기 부트스트랩 회로(11)로부터 공급되는 고전압이 읽기 동작 전압보다 클 경우에는 상기 부트스트랩 레귤레이션 회로(14)를 통해 조정하여 일정한 읽기 동작 전압이 공급될 수 있도록 함으로써, 안정된 읽기 동작을 수행할 수 있게 된다.That is, according to the present invention, when the high voltage supplied from the bootstrap circuit 11 is greater than the read operation voltage, the read strap voltage is adjusted through the bootstrap regulation circuit 14 so that a constant read operation voltage can be supplied. Will be able to perform

상술한 바와 같이 본 발명에 의하면 저전압으로 동작하는 플래쉬 메모리에서 읽기(Read) 동작시 부트스트랩 레귤레이션 회로를 사용하여 워드라인에 접속된 메모리 셀로 일정한 읽기 동작 전압을 공급할 수 있도록 함으로써, 저전압으로 동작하는 플래쉬 메모리에서 스트레스로 인한 메모리 셀의 수명 단축을 방지할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, when a read operation is performed in a flash memory operating at a low voltage, a flash operating at a low voltage is provided by supplying a constant read operation voltage to a memory cell connected to a word line using a bootstrap regulation circuit. There is an excellent effect to prevent the life cycle of the memory cell due to stress in the memory.

도 1은 종래의 워드라인 부트스트랩 회로도.1 is a conventional wordline bootstrap circuit diagram.

도 2는 본 발명에 따른 워드라인 부트스트랩 회로도.2 is a wordline bootstrap circuit diagram in accordance with the present invention;

도 3은 도 2의 부트스트랩 레귤레이션 회로의 상세 회로도.3 is a detailed circuit diagram of the bootstrap regulation circuit of FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11: 부트스트랩 회로 12: 로우 디코더11: bootstrap circuit 12: low decoder

13: 메모리 셀 14: 부트스트랩 레귤레이션 회로13: memory cell 14: bootstrap regulation circuit

15: 전압 디바이더 회로 16: 레귤레이션 센스앰프 회로15: Voltage Divider Circuit 16: Regulation Sense Amplifier Circuit

Claims (4)

저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 워드라인 부트스트랩 회로에 있어서,A word line bootstrap circuit for supplying a high voltage to a selected word line according to an output of a row decoder during a read operation of a flash memory using a low potential power supply voltage. 상기 저전위 전원전압을 고전압으로 부트스트래핑 하기 위한 부트스트랩 회로와,A bootstrap circuit for bootstrapping the low potential power voltage to a high voltage, 상기 부트스트랩 회로 및 상기 로우 디코더간에 접속되며, 읽기 동작 인에이블신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 부트스트랩 회로에 의해 부트스트래핑 된 고전압을 안정된 읽기 동작 전압으로 출력하기 위한 부트스트랩 레귤레이션 회로를 포함하고,Is coupled between the bootstrap circuit and the row decoder, and when enabled or disabled in response to a read operation enable signal and enabled, outputs a high voltage bootstrapped by the bootstrap circuit as a stable read operation voltage. A bootstrap regulation circuit for 상기 부트스트랩 레귤레이션 회로는, 상기 부트스트랩 회로로부터 출력되는 고전압을 알정한 전압으로 디바이드 하기 위한 전압 디바이더 회로와, 상기 전압 디바이더 회로를 통해 디바이드 된 전압과 기준전압을 비교하고, 그 비교 결과에 따라 상기 부트스트랩 회로의 출력 전압을 일정하게 유지하는 레귤레이션 센스앰프 회로를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.The bootstrap regulation circuit may include a voltage divider circuit for dividing a high voltage output from the bootstrap circuit to a predetermined voltage, a voltage divided by the voltage divider circuit, and a reference voltage, and according to a result of the comparison. A word line bootstrap circuit, comprising a regulation sense amplifier circuit for maintaining a constant output voltage of the bootstrap circuit. 제 1 항에 있어서, 상기 전압 디바이더 회로는,The method of claim 1, wherein the voltage divider circuit, 상기 부트스트랩 회로의 출력단자에 직렬로 접속되는 다수의 PMOS 트랜지스터와,A plurality of PMOS transistors connected in series with the output terminal of the bootstrap circuit; 직렬 접속된 상기 다수의 PMOS 트랜지스터 중 최종단에 직렬된 PMOS 트랜지스터와 접지단자 사이에 연결되고, 상기 읽기 동작 인에이블신호에 응답하여, 턴 온 또는 오프되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 워드라인 부트 스트랩 회로.And a NMOS transistor connected between a PMOS transistor serially connected to a final terminal of the plurality of PMOS transistors connected in series and a ground terminal and turned on or off in response to the read operation enable signal. Bootstrap circuit. 제 1 항에 있어서,The method of claim 1, 상기 전압 디바이더 회로는 상기 부트스트랩 회로의 출력단자 및 제 1 노드간에 직렬로 접속되는 제 1 내지 제 3 PMOS 트랜지스터와,The voltage divider circuit may include first to third PMOS transistors connected in series between an output terminal of the bootstrap circuit and a first node; 상기 제 1 노드 및 접지단자간에 직렬로 접속되는 제 4 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.And a fourth PMOS transistor and a first NMOS transistor connected in series between the first node and the ground terminal. 제 1 항에 있어서,The method of claim 1, 상기 레귤레이션 센스앰프 회로는 전원단자 및 제 2 노드간에 접속되며 인버터를 경유한 읽기 동작 인에이블신호를 입력으로 하는 제 5 PMOS 트랜지스터와,The regulation sense amplifier circuit includes a fifth PMOS transistor connected between a power supply terminal and a second node and receiving a read operation enable signal via an inverter; 상기 제 2 노드 및 제 3 노드간에 접속되며 상기 제 3 노드의 전압을 입력으로 하는 제 6 PMOS 트랜지스터와,A sixth PMOS transistor connected between the second node and a third node and receiving a voltage of the third node as an input; 상기 제 2 노드 및 제 4 노드간에 접속되며 상기 제 3 노드의 전압을 입력으로 하는 제 7 PMOS 트랜지스터와,A seventh PMOS transistor connected between the second node and a fourth node and receiving a voltage of the third node as an input; 상기 제 3 노드 및 제 5 노드간에 접속되며 상기 제 1 노드의 전압을 입력으로 하는 제 2 NMOS 트랜지스터와,A second NMOS transistor connected between the third node and a fifth node and receiving a voltage of the first node as an input; 상기 제 4 노드 및 상기 제 5 노드간에 접속되며 기준전압을 입력으로 하는 제 3 NMOS 트랜지스터와,A third NMOS transistor connected between the fourth node and the fifth node and receiving a reference voltage; 상기 제 5 노드 및 접지단자간에 접속되며 상기 읽기 동작 인에이블신호를 입력으로 하는 제 4 NMOS 트랜지스터와,A fourth NMOS transistor connected between the fifth node and the ground terminal and receiving the read operation enable signal as an input; 상기 부트스트랩 회로의 출력단자 및 접지단자간에 접속되며 상기 제 4 노드의 전압을 입력으로 하는 제 5 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.And a fifth NMOS transistor connected between an output terminal of the bootstrap circuit and a ground terminal and having a voltage of the fourth node as an input.
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