KR100552840B1 - A method for forming selective silicide of a semiconductor device and the semiconductor device with the same - Google Patents

A method for forming selective silicide of a semiconductor device and the semiconductor device with the same Download PDF

Info

Publication number
KR100552840B1
KR100552840B1 KR1020030087185A KR20030087185A KR100552840B1 KR 100552840 B1 KR100552840 B1 KR 100552840B1 KR 1020030087185 A KR1020030087185 A KR 1020030087185A KR 20030087185 A KR20030087185 A KR 20030087185A KR 100552840 B1 KR100552840 B1 KR 100552840B1
Authority
KR
South Korea
Prior art keywords
gate
silicide
semiconductor device
film
forming
Prior art date
Application number
KR1020030087185A
Other languages
Korean (ko)
Other versions
KR20050053932A (en
Inventor
김석수
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030087185A priority Critical patent/KR100552840B1/en
Publication of KR20050053932A publication Critical patent/KR20050053932A/en
Application granted granted Critical
Publication of KR100552840B1 publication Critical patent/KR100552840B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer

Abstract

본 발명은 반도체 소자의 게이트의 크기가 작아지더라도 안정한 실리사이드를 형성할 수 있고, 게이트 상부에만 실리사이드를 형성할 수 있는 반도체 소자의 선택적 실리사이드 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 선택적 실리사이드 형성 방법은, 게이트들이 형성된 반도체 기판 상부에 절연막을 형성하고, 상기 절연막이 형성된 기판 상부의 상기 게이트들 사이 공간에 희생막을 매립한다. 상기 게이트 상부에 형성된 절연막을 식각하여 게이트 상부 및 측벽의 소정 부분을 드러나도록 한다. 상기 희생막을 제거하고, 상기 절연막이 일부 제거된 상기 게이트의 상부 및 측벽에 금속 실리사이드를 선택적으로 형성한다. 본 발명에 따르면, 실리사이드 제조 공정을 단순화시키면서 게이트에만 선택적으로 실리사이드를 형성할 수 있고, 동시에 게이트 측벽에도 실리사이드를 형성하여 소자의 폭이 축소하더라도, 안정적인 실리사이드 영역을 확보할 수 있어 게이트 저항을 낮춤으로써 반도체 소자의 특성을 향상시킬 수 있다.The present invention relates to a method for forming a selective silicide of a semiconductor device capable of forming a stable silicide even when the gate size of the semiconductor device is small, and forming a silicide only on the gate. In the selective silicide forming method of a semiconductor device according to the present invention, an insulating film is formed on a semiconductor substrate on which gates are formed, and a sacrificial film is buried in a space between the gates on the substrate on which the insulating film is formed. The insulating layer formed on the gate is etched to expose certain portions of the gate and sidewalls. The sacrificial layer is removed, and metal silicide is selectively formed on the sidewalls and the sidewalls of the gate from which the insulating layer is partially removed. According to the present invention, silicide may be selectively formed only on the gate while simplifying the silicide manufacturing process, and at the same time, silicide may also be formed on the gate sidewall to reduce the gate resistance by securing a stable silicide region even if the width of the device is reduced. The characteristics of the semiconductor device can be improved.

실리사이드, 게이트, 스페이서, 희생막Silicides, gates, spacers, sacrificial films

Description

반도체 소자의 선택적 실리사이드 형성 방법 및 이 실리사이드막을 갖는 반도체 소자{A method for forming selective silicide of a semiconductor device and the semiconductor device with the same}A method for forming selective silicide of a semiconductor device and the semiconductor device with the same}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 실리사이드 형성 방법을 나타내는 공정들을 순차적으로 나타내는 도면들이다.1A to 1C are diagrams sequentially illustrating processes illustrating a method of forming silicide of a semiconductor device according to the related art.

도 2a 내지 2f는 본 발명에 따른 반도체 소자의 선택적 실리사이드 형성 방법을 나타내는 공정들을 순차적으로 나타내는 도면들이다.2A to 2F are diagrams sequentially illustrating processes illustrating a method of forming a selective silicide of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 선택적 실리사이드 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 게이트의 크기가 작아지더라도 안정한 실리사이드를 형성할 수 있고, 게이트에만 실리사이드를 형성할 수 있는 반도체 소자의 선택적 실리사이드 형성 방법에 관한 것이다.The present invention relates to a method of forming a selective silicide of a semiconductor device, and more particularly, to form a stable silicide even if the gate size of the semiconductor device is small, and to form a silicide of a semiconductor device capable of forming silicide only on the gate. It is about a method.

반도체 소자가 고집적화됨에 따라 게이트와 활성 영역(Active Region)의 크기가 작아지고 있고, 이로 인해 저항이 증가하게 되어 반도체 소자의 특성을 저하시키게 된다. 따라서 최근에는 게이트와 활성 영역에 실리사이드를 형성하는 기술 이 보편화되고 있으나, 게이트의 크기가 계속 작아짐에 따라서 안정한 실리사이드 형성을 위한 여러 가지 방법이 제시되고 있다.As the semiconductor devices are highly integrated, the gate and the active region are reduced in size, which increases resistance and degrades the characteristics of the semiconductor device. Therefore, in recent years, a technique for forming silicide in the gate and the active region has become common, but as the size of the gate continues to decrease, various methods for forming a stable silicide have been proposed.

이러한 안정한 실리사이드 형성을 위한 방법들 중의 하나로서, 게이트 스페이서를 식각할 때 과도 식각을 하여 노출되는 게이트의 표면적을 크게 하는 방법이 있다.As one of methods for forming such a stable silicide, there is a method of increasing the surface area of the gate exposed by over-etching when etching the gate spacer.

그러나 이러한 방법 또한 한계가 있기 때문에 0.18㎛ 수준 이하에서는 실리사이드 형성 물질이 티타늄(Ti)에서 코발트(Co)로 바뀌어 가고 있다. 이러한 공정은 통상적인 반도체 제조 방법에서 반도체 소자의 디자인룰(Design Rule)이 작아질수록 상기 게이트의 표면적이 작아져서 안정한 실리사이드 형성을 어렵게 한다.However, this method also has a limit, the silicide-forming material is changing from titanium (Ti) to cobalt (Co) below 0.18㎛ level. This process, in the conventional semiconductor manufacturing method, the smaller the design rule (semiconductor) of the semiconductor device, the smaller the surface area of the gate, making it difficult to form a stable silicide.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 실리사이드 형성 방법을 나타내는 공정들을 순차적으로 나타내는 도면들이다.1A to 1C are diagrams sequentially illustrating processes illustrating a method of forming silicide of a semiconductor device according to the related art.

종래의 실리사이드 형성 방법은, 도 1a에 도시된 바와 같이, 반도체 기판(11)의 상부에 게이트(13)를 형성한다.In the conventional silicide forming method, as shown in FIG. 1A, the gate 13 is formed on the semiconductor substrate 11.

다음으로, 도 1b에 도시된 바와 같이, 상기 게이트(13)가 있는 기판(11) 전체에 스페이서 물질을 증착한 후 전면 식각을 실시하여 게이트(13) 측벽에 제1 스페이서(15)와 제2 스페이서(17)를 형성한다.Next, as shown in FIG. 1B, after the spacer material is deposited on the entire substrate 11 having the gate 13, the entire surface is etched to form a first spacer 15 and a second spacer on the sidewall of the gate 13. The spacer 17 is formed.

다음으로, 도 1c에 도시된 바와 같이, 상기 게이트(13)의 측면에 형성된 제1 및 제2 스페이서(15, 17)를 과도 전면 식각하여 에치 오프(Etch-off)가 이루어지도록 함으로써 후술되는 공정에서 더욱 안정적인 실리사이드를 형성할 수 있도록 한다. 여기서 도면부호 B는 상기 게이트(13)의 상부 끝단이 노출된 부위로서, 이 부 분이 후술되는 실리사이드 공정에 의해 실리사이드막이 된다.Next, as illustrated in FIG. 1C, a process described later by etching the first and second spacers 15 and 17 formed on the side surface of the gate 13 by excessively etching the entire surface may be etched off. To form more stable silicides. Here, reference numeral B denotes a portion where the upper end of the gate 13 is exposed, and this portion becomes a silicide film by a silicide process described later.

후술되는 실리사이드 형성 공정에서 기판(11)과 게이트(13)에 증착되는 금속 물질과의 반응을 위해서 반도체 기판(11)의 활성 영역과 게이트(13)의 상부에 잔존하는 자연 산화막 또는 제1 스페이서(15)의 형성을 위해 증착되는 산화막인 제1 절연막에 의해서 잔존하는 산화막을 제거하기 위한 세정 공정을 실시한다.In the silicide forming process described below, a natural oxide film or a first spacer remaining on the active region of the semiconductor substrate 11 and the gate 13 to react with the metal material deposited on the substrate 11 and the gate 13. A cleaning process for removing the remaining oxide film is performed by the first insulating film which is an oxide film deposited for the formation of 15).

그리고, 상기 결과물 전면에 실리사이드용 금속으로서, 예를 들어, 티타늄(Ti)을 증착하고 어닐링(annealing) 공정을 실시한다.Then, for example, titanium (Ti) is deposited on the entire surface of the resultant as a metal for silicide, and an annealing process is performed.

그러면 상기 제1 및 제2 스페이서(15, 17)를 제외하고 게이트(13) 및 소스/드레인 접합의 반도체 기판과 티타늄(Ti)이 실리사이드 반응을 하여 티타늄 실리사이드막(TiSi)이 형성된다. 그리고 다시 세정 공정을 실시하여 실리사이드화되지 않은 티타늄을 제거함으로써, 종래 실리사이드 제조 공정이 완료된다.Then, except for the first and second spacers 15 and 17, a titanium silicide layer TiSi is formed by a silicide reaction between the gate 13 and the semiconductor substrate of the source / drain junction and titanium (Ti). The washing process is then performed again to remove unsilicided titanium, thereby completing the conventional silicide manufacturing process.

한편, 참고적으로, 본 발명의 동일 출원인에 의해 출원된 대한민국 특허공개번호 제2003-55689호에는 "반도체 소자의 실리사이드막 형성 방법"이 개시되어 있는 바, 패턴의 폭이 축소됨에 따라 안정한 실리사이드 형성을 위해 게이트 표면적을 증가시키기 위한 방법으로서 T자-형태의 게이트 구조를 제공하는 반도체 소자의 실리사이드막 형성 방법이 개시되어 있다.For reference, Korean Patent Publication No. 2003-55689 filed by the same applicant of the present invention discloses a "method of forming a silicide film of a semiconductor device", and thus, stable silicide is formed as the width of the pattern is reduced. For this purpose, a method of forming a silicide film of a semiconductor device providing a T-shaped gate structure as a method for increasing the gate surface area is disclosed.

보다 구체적으로, 상기 선출원 특허는, 반도체 기판 상부에 절연막을 형성하고, 절연막에 게이트가 형성될 홈을 식각한 후에 홈에 도전막을 매립하고, 이를 T 구조로 패터닝하여 게이트와 T 구조의 게이트에 맞추어 절연막을 식각하여 게이트의 옵션 부분인 측벽에 스페이서를 형성하는 것과 같이 다마신 공정을 이용하여 게 이트 적극 및 스페이서를 형성한 후에 게이트와 반도체 기판의 소스/드레인 영역에 실리사이드막을 형성함으로써, 게이트의 상부 표면적을 증가시켜서 0.18㎛ 이하의 미세 공정에서도 충분한 실리사이드를 형성하게 된다.More specifically, the prior application patent forms an insulating film on the semiconductor substrate, and after etching the grooves in which the gates are to be formed in the insulating film, the conductive film is embedded in the grooves, and patterned into a T structure to match the gate and the gate of the T structure. After forming the gate active and spacer using the damascene process by etching the insulating film to form a spacer on the sidewall which is an optional part of the gate, a silicide film is formed in the source / drain regions of the gate and the semiconductor substrate, thereby The surface area is increased to form sufficient silicide even in fine processes of 0.18 mu m or less.

그러나 종래의 실리사이드 제조 방법은 활성 영역(C)의 산화막(도시되지 않음)도 동시에 식각되어 상기 게이트 상부(A)와 상기 활성 영역(C)에 동시에 실리사이드가 형성되어, 상기 게이트 상부(A)에만 실리사이드를 형성하는 반도체 소자에는 적용할 수 없다는 문제점이 있다.However, in the conventional silicide manufacturing method, the oxide layer (not shown) of the active region C is also etched at the same time so that silicide is simultaneously formed on the gate top A and the active region C, so that only the gate top A is formed. There is a problem in that it cannot be applied to a semiconductor device forming silicide.

상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 제조 공정을 단순화시키면서 게이트에만 선택적으로 안정된 실리사이드를 형성할 수 있는 반도체 소자의 선택적 실리사이드 형성 방법 및 이 실리사이드막을 갖는 반도체 소자를 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a method for forming a selective silicide of a semiconductor device capable of forming a stable silicide selectively only on a gate while simplifying a manufacturing process of the semiconductor device, and a semiconductor device having the silicide film.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 선택적 실리사이드 형성 방법은,As a means for achieving the above object, a method for forming a selective silicide of a semiconductor device according to the present invention,

게이트들이 형성된 반도체 기판 상부에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate on which the gates are formed;

상기 절연막이 형성된 기판상의 상기 게이트들 사이 공간에 희생막을 매립하는 단계;Filling a sacrificial film in a space between the gates on a substrate on which the insulating film is formed;

상기 게이트 상부 및 측벽 일부가 드러나도록 상기 절연막을 식각하는 단계;Etching the insulating film to expose portions of the gate and sidewalls;

상기 희생막을 제거하는 단계; 및Removing the sacrificial layer; And

상기 절연막 식각에 의해 드러난 상기 게이트의 상부 및 측벽에 금속 실리사이드를 선택적으로 형성하는 단계Selectively forming a metal silicide on top and sidewalls of the gate exposed by the insulating layer etching

를 포함한다.It includes.

여기서, 상기 절연막은 산화막 또는 질화막을 증착하여 형성되는 것을 특징으로 한다. 그리고, 상기 절연막은 상기 반도체 기판 상부에 형성되어 소스/드레인이 형성되는 활성 영역의 실리사이드화를 방지하는 것을 특징으로 한다.Here, the insulating film is characterized in that formed by depositing an oxide film or a nitride film. The insulating layer may be formed on the semiconductor substrate to prevent silicide of an active region in which a source / drain is formed.

여기서, 상기 희생막은 상기 게이트 상부에 형성된 절연막이 노출되도록 형성되는 것을 특징으로 하는데, 이는 절연막 식각시 활성영역의 절연막이 희생막에 의해 보호되도록 하여 상기 절연막 식각이 게이트의 상부 및 측벽 일부에서만 이루어지도록 하기 위한 것이며, 상기 희생막은 감광막 또는 SOG(Spin On Glass) 물질을 증착하여 형성하는 것이 바람직하다.Here, the sacrificial layer is formed so that the insulating layer formed on the gate is exposed, so that the insulating layer of the active region is protected by the sacrificial layer during the etching of the insulating layer so that the insulating layer is etched only on the top and sidewalls of the gate. The sacrificial film is preferably formed by depositing a photoresist film or a spin on glass (SOG) material.

여기서, 상기 희생막으로서 상기 감광막을 증착한 경우, 상기 게이트 상부에 형성되는 감광막은 에치 백(Etch-Back)을 이용하여 제거하는 것을 특징으로 한다.Here, when the photoresist is deposited as the sacrificial layer, the photoresist formed on the gate is removed by using an etch-back.

한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 선택적인 게이트 실리사이드막을 구비한 반도체 소자는,On the other hand, as another means for achieving the above object, a semiconductor device having a selective gate silicide film according to the present invention,

반도체 기판 상에 형성된 게이트;A gate formed on the semiconductor substrate;

상기 게이트의 측벽 일부 및 상기 게이트 사이의 반도체 기판 표면에 형성된 절연막; 및An insulating film formed on a portion of a sidewall of the gate and a surface of a semiconductor substrate between the gate; And

상기 스페이서가 형성되지 않은 영역의 게이트 상부 및 일부 측벽에 선택적으로 형성된 실리사이드막A silicide layer selectively formed on an upper portion of the gate and some sidewalls of the region where the spacer is not formed

을 포함한다.It includes.

여기서, 상기 절연막은 산화막 또는 질화막을 증착하여 형성되며, 상기 스페 이서는 소스/드레인이 형성되는 영역의 실리사이드화를 방지하는 것을 특징으로 한다.Here, the insulating film is formed by depositing an oxide film or a nitride film, the spacer is characterized in that the silicide prevention of the region where the source / drain is formed.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 선택적 실리사이드 형성 방법을 상세히 설명한다.Hereinafter, a method of forming a selective silicide of a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 2f는 본 발명에 따른 반도체 소자의 선택적 실리사이드 형성 방법을 나타내는 공정들을 순차적으로 나타내는 도면들이다.2A to 2F are diagrams sequentially illustrating processes illustrating a method of forming a selective silicide of a semiconductor device according to the present invention.

본 발명에 따른 선택적 실리사이드 형성 방법은, 도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 게이트(23)를 형성한다.In the selective silicide forming method according to the present invention, as shown in FIG. 2A, the gate 23 is formed on the semiconductor substrate 21.

다음으로, 도 2b에 도시된 바와 같이, 상기 게이트(23)가 형성된 반도체 기판(21)의 전면에 산화막 또는 질화막을 증착하여 절연막(25)을 형성한다. 상기 게이트(23)의 측벽에 형성되는 절연막(25)은 적어도 하나 이상의 층으로 이루어질 수 있다. 일례로, 상기 절연막(25)은 산화막 또는 질화막의 단층 구조로 이루어지거나, 산화막 및 질화막이 적층된 다층 구조로 이루어질 수 있다.Next, as illustrated in FIG. 2B, an insulating film 25 is formed by depositing an oxide film or a nitride film on the entire surface of the semiconductor substrate 21 on which the gate 23 is formed. The insulating layer 25 formed on the sidewall of the gate 23 may be formed of at least one layer. For example, the insulating layer 25 may have a single layer structure of an oxide film or a nitride film, or may have a multilayer structure in which an oxide film and a nitride film are stacked.

다음으로, 도 2c에 도시된 바와 같이, 상기 게이트(23) 사이에 희생막(27)을 증착한다. 이때, 상기 희생막(25)은 상기 게이트(23) 상부의 절연막(25)이 노출되도록 증착한다. 여기서, 상기 희생막은 절연막 식각시 활성영역의 절연막이 희생막에 의해 보호되도록 하여 상기 절연막 식각이 게이트의 상부 및 측벽 일부에서만 이루어질 수 있도록 작용한다.
상기 희생막(27)은 감광막을 증착하여 형성할 수 있고, 또한 도포법에 의해 형성되는 산화 실리콘계 절연막인 SOG(Spin On Glass: SOG)를 증착하여 형성할 수 있다.Next, as shown in FIG. 2C, a sacrificial layer 27 is deposited between the gates 23. In this case, the sacrificial layer 25 is deposited to expose the insulating layer 25 on the gate 23. In this case, the sacrificial layer serves to protect the insulating layer of the active region by the sacrificial layer during the etching of the insulating layer so that the insulating layer can be etched only on the upper portion and the sidewall of the gate.
The sacrificial film 27 may be formed by depositing a photosensitive film, and may be formed by depositing spin on glass (SOG), which is a silicon oxide-based insulating film formed by a coating method.

다음으로, 도 2d에 도시된 바와 같이, 상기 절연막(25)을 건식 식각 방법으로 식각한다. 여기서, 도면부호 D는 식각 부분을 나타내며, 도면부호 25'는 식각 후의 절연막을 나타낸다.Next, as shown in FIG. 2D, the insulating layer 25 is etched by a dry etching method. Here, reference numeral D denotes an etching portion, and reference numeral 25 'denotes an insulating film after etching.

다음으로, 도 2e에 도시된 바와 같이, 상기 희생막(27)을 제거한다. 여기서, 상기 희생막(27)으로 상기 감광막을 증착한 경우, 상기 게이트(23) 상부에 형성되는 감광막을 그대로 남겨 두어도 되는데, 이는 상기 게이트(23) 상부에 있는 감광막의 두께보다 상기 게이트(23) 사이에 증착되는 감광막(27)의 두께가 두꺼우므로, 이후 상기 게이트(23) 상부의 감광막이 전면 식각(Etch-Back)을 통해 제거될 수 있기 때문이다.Next, as shown in FIG. 2E, the sacrificial layer 27 is removed. Here, when the photosensitive film is deposited with the sacrificial layer 27, the photosensitive film formed on the gate 23 may be left as it is, which is larger than the thickness of the photosensitive film on the gate 23. Since the thickness of the photoresist layer 27 deposited therebetween is thick, the photoresist layer on the gate 23 may be removed through etching-back.

한편, 상기 절연막(25) 형성을 위해 반도체 기판(21)의 상부에 증착된 산화막(도시되지 않음)이나 자연 산화막(도시되지 않음)이 상기 게이트(23) 및 반도체 기판(21)의 활성 영역에 존재할 수 있는데, 이러한 산화막은 후술되는 공정중 실리사이드화되지 않은 금속 물질의 제거를 위한 세정 공정을 통해 제거할 수 있다.Meanwhile, an oxide film (not shown) or a natural oxide film (not shown) deposited on the semiconductor substrate 21 to form the insulating layer 25 may be formed in the active regions of the gate 23 and the semiconductor substrate 21. The oxide layer may be removed through a cleaning process for removing unsilicided metal materials in the process described below.

다음으로, 도 2f에 도시된 바와 같이, 상기 결과물 전면에 실리사이드용 금속막으로서, 예를 들어, 티타늄(Ti)을 증착한 후에 어닐링 공정을 실시한다. 이에 따라, 상기 게이트(23)의 표면과 티타늄(Ti)이 실리사이드 반응을 하여 티타늄 실리사이드막(TiSi)(29)이 형성된다. 즉, 상기 게이트(23) 상부 및 측벽의 일부, 즉 도면부호 E로 표시된 노출 영역에서 후속 실리사이드 형성 공정에 의해 실리사이드(29)가 형성된다.Next, as illustrated in FIG. 2F, an annealing process is performed after depositing titanium (Ti), for example, as a silicide metal film on the entire surface of the resultant product. As a result, a titanium silicide layer (TiSi) 29 is formed by a silicide reaction between the surface of the gate 23 and titanium (Ti). That is, the silicide 29 is formed by a subsequent silicide forming process in the upper portion of the gate 23 and a part of the sidewall, that is, the exposed region indicated by the reference E.

이후 다시 세정 공정을 실시하여 실리사이드화되지 않은 티타늄을 제거함으로써 본 발명에 따른 살리사이드 공정이 완료된다.Thereafter, the salicide process according to the present invention is completed by performing a washing process again to remove unsilicided titanium.

한편, 전술한 공정으로 제조되는 본 발명에 따른 선택적인 실리사이드막을 구비한 반도체 소자는, 반도체 기판(21) 상에 형성된 게이트(23); 상기 게이트(23)의 측벽 일부 및 상기 게이트(23) 사이의 반도체 기판(21) 표면에 형성된 절연막(25'); 및 상기 절연막(25')이 형성되지 않은 영역의 게이트(23) 표면에 선택적으로 형성된 실리사이드막(29)을 포함한다.On the other hand, the semiconductor device having the selective silicide film according to the present invention manufactured by the above-described process, the gate device formed on the semiconductor substrate 21; An insulating film 25 'formed on a portion of a sidewall of the gate 23 and a surface of the semiconductor substrate 21 between the gate 23; And a silicide layer 29 selectively formed on a surface of the gate 23 in a region where the insulating layer 25 'is not formed.

여기서, 상기 절연막(25')은 산화막 또는 질화막을 증착하여 형성된다.Here, the insulating film 25 ′ is formed by depositing an oxide film or a nitride film.

그리고, 상기 절연막(25')은 상기 반도체 기판(21)의 소스/드레인 영역의 실리사이드화를 방지하여 상기 게이트(23)의 상부 및 측벽의 상단부에만 선택적으로 실리사이드가 이루어지게 된다.In addition, the insulating layer 25 ′ prevents suicide of the source / drain regions of the semiconductor substrate 21 so that silicide is selectively formed only on the upper portion of the gate 23 and the upper end of the sidewall.

결국, 본 발명은 반도체 소자의 게이트의 크기가 작아져도 안정한 실리사이드를 형성할 수 있고, 게이트의 일부 영역에만 실리사이드를 형성할 수 있다.As a result, the present invention can form stable silicide even if the gate size of the semiconductor device is small, and can form silicide only in a part of the gate.

위에서는 본 발명의 바람직한 실시예를 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다.While the preferred embodiments of the present invention have been described above, these embodiments are intended to illustrate rather than limit the invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments are possible without departing from the technical details of the present invention.

본 발명에 따른 반도체 소자의 선택적 실리사이드 형성 방법은 제조 공정을 단순화시키면서 게이트에만 선택적으로 실리사이드를 형성할 수 있다.The selective silicide forming method of the semiconductor device according to the present invention may selectively form silicide only on the gate while simplifying the manufacturing process.

또한, 본 발명에 따르면, 게이트 측벽에도 실리사이드를 형성하여 게이트 저항을 낮춤으로써 반도체 소자의 특성을 향상시킬 수 있다.In addition, according to the present invention, the silicide may be formed on the gate sidewall to lower the gate resistance, thereby improving the characteristics of the semiconductor device.

Claims (6)

(정정)게이트들이 형성된 반도체 기판 상부에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate on which the (correction) gates are formed; 상기 게이트 상부의 절연막이 노출되도록 상기 절연막이 형성된 상기 기판상의 상기 게이트들 사이 공간에 희생막을 매립하는 단계;Filling a sacrificial film in a space between the gates on the substrate on which the insulating film is formed so that the insulating film over the gate is exposed; 상기 게이트의 상부 및 측벽 일부가 드러나도록 상기 절연막을 식각하는 단계;Etching the insulating film to expose portions of the top and sidewalls of the gate; 상기 희생막을 제거하는 단계; 및Removing the sacrificial layer; And 상기 절연막 식각에 의해 드러난 상기 게이트의 상부 및 측벽에 금속 실리사이드를 선택적으로 형성하는 단계Selectively forming a metal silicide on top and sidewalls of the gate exposed by the insulating layer etching 를 포함하는 반도체 소자의 선택적 실리사이드 형성 방법.Selective silicide forming method of a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 절연막은 산화막 또는 질화막을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 선택적 실리사이드 형성 방법.And the insulating film is formed by depositing an oxide film or a nitride film. (삭제)(delete) (정정)제 1항에 있어서,(Correction) According to claim 1, 상기 희생막은 감광막 또는 SOG(Spin On Glass) 물질을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 선택적 실리사이드 형성 방법.The sacrificial layer may be formed by depositing a photoresist layer or a spin on glass (SOG) material. 제 1항, 제2항 및 제4항 중 어느 한 항에 기재된 선택적 실리사이드 형성 방법에 의해 형성된 실리사이드막을 구비한 반도체 소자로서,A semiconductor device comprising a silicide film formed by the selective silicide formation method according to any one of claims 1, 2 and 4. 반도체 기판 상에 형성된 게이트;A gate formed on the semiconductor substrate; 상기 게이트의 측벽 일부 및 상기 게이트 사이의 반도체 기판 표면에 형성된 절연막; 및An insulating film formed on a portion of a sidewall of the gate and a surface of a semiconductor substrate between the gate; And 상기 절연막이 형성되지 않은 상기 게이트의 상부 및 측면 일부에 선택적으로 형성된 실리사이드막A silicide layer selectively formed on a portion of the top and side surfaces of the gate where the insulating layer is not formed 을 포함하는 선택적인 게이트 실리사이드막을 구비한 반도체 소자.A semiconductor device having an optional gate silicide film comprising a. 제 5항에 있어서,The method of claim 5, 상기 절연막은 산화막 또는 질화막으로 이루어지는 것을 특징으로 하는 선택적인 게이트 실리사이드막을 구비한 반도체 소자.And the insulating film is formed of an oxide film or a nitride film.
KR1020030087185A 2003-12-03 2003-12-03 A method for forming selective silicide of a semiconductor device and the semiconductor device with the same KR100552840B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030087185A KR100552840B1 (en) 2003-12-03 2003-12-03 A method for forming selective silicide of a semiconductor device and the semiconductor device with the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030087185A KR100552840B1 (en) 2003-12-03 2003-12-03 A method for forming selective silicide of a semiconductor device and the semiconductor device with the same

Publications (2)

Publication Number Publication Date
KR20050053932A KR20050053932A (en) 2005-06-10
KR100552840B1 true KR100552840B1 (en) 2006-02-22

Family

ID=37249330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030087185A KR100552840B1 (en) 2003-12-03 2003-12-03 A method for forming selective silicide of a semiconductor device and the semiconductor device with the same

Country Status (1)

Country Link
KR (1) KR100552840B1 (en)

Also Published As

Publication number Publication date
KR20050053932A (en) 2005-06-10

Similar Documents

Publication Publication Date Title
US7094672B2 (en) Method for forming self-aligned contact in semiconductor device
US7575990B2 (en) Method of forming self-aligned contacts and local interconnects
KR100469129B1 (en) Non-volatile memory device and Method of manufacturing the same
US7638384B2 (en) Method of fabricating a semiconductor device
US7501672B2 (en) Method and structure for a self-aligned silicided word line and polysilicon plug during the formation of a semiconductor device
US7601598B2 (en) Reverse metal process for creating a metal silicide transistor gate structure
US7115491B2 (en) Method for forming self-aligned contact in semiconductor device
TWI582841B (en) Method for fabricating transistor gate and semiconductor device comprising transistor gate
US6103623A (en) Method for fabricating a tungsten plug structure and an overlying interconnect metal structure without a tungsten etch back or CMP procedure
US7557038B2 (en) Method for fabricating self-aligned contact hole
US20110165768A1 (en) Semiconductor Device Having a Modified Recess Channel Gate and a Method for Fabricating the Same
US7569444B2 (en) Transistor and method for manufacturing thereof
KR100552840B1 (en) A method for forming selective silicide of a semiconductor device and the semiconductor device with the same
JPH11121621A (en) Method of forming self-aligned contact hole
US6528372B2 (en) Sidewall spacer definition of gates
JP4391354B2 (en) Method of forming flash memory using sidewall method
JP4662943B2 (en) How to prevent an increase in contact hole width during contact formation
KR100327428B1 (en) Method for forming a semiconductor device
KR100673225B1 (en) Method of manufacturing a flash memory cell
JP2002110966A (en) Method of manufacturing semiconductor device and the semiconductor device
KR100591181B1 (en) Semiconductor device and method of manufacturing the same
US6586162B2 (en) Simple photo development step to form TiSix gate in DRAM process
KR100550345B1 (en) Method for forming silicide layer of semiconductor device
US7700451B2 (en) Method of manufacturing a transistor
KR100541703B1 (en) Method for forming gate of semiconductor device using double layer patterning

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee