KR100509471B1 - Improved PN Code Generator - Google Patents
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Abstract
본 발명은 개선된 PN 코드 생성기에 관한 것이다. The present invention relates to an improved PN code generator.
그 생성기는 복수 채널의 롱코드, I 채널 쇼트 코드 및 Q 채널 쇼트 코드로부터 I PN 코드 및 Q PN 코드를 생성하기 위한 PN 생성기에 있어서, 상기 롱코드와 쇼트 코드 각각을 소정 비트씩 병렬코드로 변환하고, 상기 변환 결과를 병렬로 출력하기 위한 복수개의 직병렬 변환기; 상기 복수개의 직병렬 변환기에서 변환된 병렬 코드를 저장하기 위한 복수개의 메모리; 현재 심벌 시간에 해당하는 코드를 라이트 어드레스로 발생하는 라이트 어드레스 발생부; 현재 심벌 시간과 심벌 옵셋의 차이에 해당하는 값을 리드 어드레스로 발생하는 리드 어드레스 발생부; 상기 라이트 어드레스를 디코딩한 값과, 상기 라이트 어드레스 및 리드 어드레스에 따라 라이트할 메모리와 리드할 메모리를 선택하기 위한 메모리 선택부; 채널 선택신호에 의해 상기 복수개의 메모리에서 독출한 병렬 코드를 결합하여 I PN 코드와 Q PN 코드를 생성하기 위한 PN 코드 선택부를 포함함을 특징으로 한다.The generator is a PN generator for generating an I PN code and a Q PN code from a long channel, an I channel short code and a Q channel short code of a plurality of channels, and converts each of the long code and the short code into a parallel code by a predetermined bit. A plurality of serial-to-parallel converters for outputting the conversion results in parallel; A plurality of memories for storing the parallel codes converted by the plurality of serial-to-parallel converters; A write address generator for generating a code corresponding to a current symbol time as a write address; A read address generator configured to generate a value corresponding to a difference between a current symbol time and a symbol offset as a read address; A memory selector for selecting a memory to be written and a memory to be read according to the decoded value of the write address, the write address and the read address; And a PN code selector for generating an I PN code and a Q PN code by combining parallel codes read from the plurality of memories by a channel selection signal.
본 발명에 따르면, PN 옵셋의 설정이 용이하므로 써처의 성능을 향상시킬 뿐 아니라 핑거의 결합작업도 쉽게 되는 장점이 있다. 또한, 다수의 rake 처리가 용이하여 다채널을 수용하는 모뎀에서 병렬 구조의 효율을 극대화 할 수 있다.According to the present invention, since the setting of the PN offset is easy, not only the performance of the searcher is improved but also the coupling operation of the fingers is easy. In addition, it is easy to process a large number of rakes to maximize the efficiency of the parallel structure in a modem that accommodates multiple channels.
Description
본 발명은 코드 분할 다중 접속(Code Division Multiple Access; CDMA)에 관한 것으로 보다 상세하게는 CDMA 방식의 송신기 및 수신기에 사용되는 PN 코드 생성기(Pseudo Noise Code Gennerator)에 관한 것이다. The present invention relates to Code Division Multiple Access (CDMA), and more particularly, to a PNudo code generator (PN) for use in a CDMA transmitter and receiver.
CDMA 방식은 원래 군용으로 쓰이던 주파수 대역확산(Spread Spectrum)기술을 민간용 이동통신에 도입한 것으로, 수용용량을 획기적으로 증가시킬 수 있고 기존의 아날로그 방식보다 광역이어서 셀 수가 줄어들고, 주파수 계획이 간단하며, 데이터 통신에 우수하기 때문에 대도시에 적합하다는 장점이 있다. The CDMA method introduces spread spectrum technology, which was originally used for military use, in civilian mobile communication. It can dramatically increase the capacity and is wider than the existing analog method, resulting in fewer cells, simpler frequency planning, It has the advantage of being suitable for large cities because it is excellent for data communication.
한편, PN 코드는 순회부호(Cyclic Code)의 일종으로서 일정한 자기상관특성을 가지고 있으며 2원부호로써 인위적으로 발생시킨 주기를 갖는 1과 0의 부호화된 계열로 정의된다. PN 코드는 복수개의 플립플롭으로 된 쉬프트 레지스터와 mod-2 가산기를 사용하여 쉽게 구성할 수 있다. PN 코드는 PN 코드 생성기에서 발생되며, 옵셋(Offset)을 다르게 하여 신호를 구별한다. On the other hand, PN code is a kind of cyclic code (Cyclic Code) is defined as a series of coded 1 and 0 having a certain autocorrelation characteristics and a period artificially generated by binary code. The PN code can be easily configured using multiple flip-flop shift registers and a mod-2 adder. The PN code is generated in the PN code generator, and signals are distinguished by different offsets.
이러한 PN 생성기는 대역확산을 위해 CDMA 방식에서는 필수적이다. 또한 옵셋은 기지국의 구별과 rake 수신기 구성시 rake 수신기를 찾는 데 필수적이며, 또한 동기를 획득하고 유지하는데 수시로 옵셋의 변경이 필요하게 된다. Such a PN generator is essential in the CDMA scheme for spread spectrum. In addition, the offset is essential for identifying the base station and finding the rake receiver when configuring the rake receiver, and also needs to change the offset from time to time to acquire and maintain synchronization.
도 1은 종래의 PN 생성기의 블록도이다. 1 is a block diagram of a conventional PN generator.
도 1에 도시된 PN 생성기는 Long 코드 생성기(10), Short 코드 I 생성기(2), Short 코드 Q 생성기(14), 제1 및 제2EXOR(16, 18)를 포함한다. The PN generator shown in FIG. 1 includes a long code generator 10, a short code I generator 2, a short code Q generator 14, and first and second EXORs 16 and 18.
즉, 종래의 PN 생성기는 크게 Long 코드 생성기(10) 및 Short 코드 생성기(12, 14)로 구성된다. That is, the conventional PN generator is largely composed of the long code generator 10 and the short code generators 12 and 14.
Long 코드 생성 다항식 P(X)는 다음과 같다. Long code generation polynomial P (X) is
P(X) = X42 + X35 + X33 + X31 + X27 + X26 + X25 + X22 + X21 + X19 + X18 + X17 + X16 + X10 + X7 + X5 + X3 + X2 + X + 1P (X) = X 42 + X 35 + X 33 + X 31 + X 27 + X 26 + X 25 + X 22 + X 21 + X 19 + X 18 + X 17 + X 16 + X 10 + X 7 + X 5 + X 3 + X 2 + X + 1
Long 코드의 발생주기는 242 - 1이다. 따라서, 242 - 1 내에서는 랜덤한 비트값을 갖지만, 그러한 랜덤값의 모임인 242 - 1 단위 별로는 주기적이 된다.The occurrence period of the long code is 2 42-1 . Thus, 242-1 within the bit has the value one random meeting of 242 of such a random value - By one unit is cyclic.
Short 코드 생성 다항식 Pi(X)(Short 코드 I 생성다항식) 및 Pq(X)(Short 코드 Q 생성다항식)은 각각 다음과 같다. Short code generation polynomials Pi (X) (Short code I generation polynomial) and Pq (X) (Short code Q generation polynomial) are as follows.
Pi(X) = X15 + X13 + X9+ X8 + X7 + X5 + 1Pi (X) = X 15 + X 13 + X 9 + X 8 + X 7 + X 5 + 1
Pq(X) = X15 + X12 + X11 + X10 + X6+ X5 + X4 + X3 + 1Pq (X) = X 15 + X 12 + X 11 + X 10 + X 6 + X 5 + X 4 + X 3 + 1
Short 코드의 발생주기는 215이다. 따라서, 215 내에서는 랜덤한 비트값을 갖지만, 그러한 랜덤값의 모임인 215 단위 별로는 주기적이 된다.The occurrence period of the short code is 2 15 . Therefore, although 2 15 has a random bit value, it is periodic for every 2 15 units that are a collection of such random values.
Long 코드 생성기(10)에서 생성된 Long 코드와 Short 코드 생성기(12)에서 생성된 Short 코드 I는 제1EXOR(16)에서 배타적 논리합되어 I PN 코드를 생성한다.The long code generated by the long code generator 10 and the short code I generated by the short code generator 12 are exclusively ORed in the first EXOR 16 to generate an I PN code.
Long 코드 생성기(10)에서 생성된 Long 코드와 Short 코드 Q 생성기(14)에서 생성된 Short 코드 Q는 제2EXOR(18)에서 배타적 논리합되어 Q PN 코드를 생성한다. The long code generated by the long code generator 10 and the short code Q generated by the short code Q generator 14 are exclusively ORed in the second EXOR 18 to generate a Q PN code.
Long 코드 생성기(10) 및 Short 코드 생성기(12, 14)는 chip 클록이 발생할 때 마다 각각의 주기를 갖는 PN 코드를 비트 시이퀀스로 발생한다. The long code generator 10 and the short code generators 12 and 14 generate PN codes having respective periods in bit sequences each time a chip clock is generated.
도 1에 도시된 종래의 PN 코드 생성기는 2초 마다 초기화되도록 되어 있는데, 옵셋을 갖는 PN 코드를 얻으려면 추가의 기준 타이머에서 일정시간(목적하는 옵셋)에 PN 생성기를 초기화화여 PN 코드를 얻게된다. The conventional PN code generator shown in FIG. 1 is configured to be initialized every two seconds. To obtain a PN code having an offset, the PN generator is initialized at a predetermined time (target offset) by an additional reference timer to obtain a PN code. .
따라서, 옵셋에 따라서 즉각적으로 PN 코드를 얻을 수 없고, 다항식에 초기화 값에 의한 옵셋 조정은 모든 주기에 따른 상태값을 저장하고 있어야 하므로 하드웨어 또는 소프트웨어의 부담이 매우 크다는 문제점이 발생한다. 이 경우 써처(Searcher; 송신된 신호 중 최고 파워 신호단 검출수단) 및 핑거(Finger; 써처가 검출한 신호단 각각을 변조하는 수단)의 성능도 떨어지게 된다. Therefore, the PN code cannot be obtained immediately according to the offset, and the offset adjustment by the initialization value in the polynomial has to store the state value for every period, which causes a problem in that the burden of hardware or software is very large. In this case, the performance of the searcher (the highest power signal stage detecting means among the transmitted signals) and the finger (mechanism for modulating each of the signal stages detected by the searcher) are also degraded.
본 발명의 목적은, 상기와 같은 문제점을 해결하기 위해, PN 코드의 옵셋을 복수개의 심벌 구간 내에서 가변시킴으로서 써처(Searcher) 및 핑거(Finger)의 성능을 향상시키기 위한 개선된 PN 코드 생성기를 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide an improved PN code generator for improving the performance of a searcher and a finger by varying an offset of a PN code within a plurality of symbol intervals to solve the above problems. It is.
상기의 목적을 달성하기 위하여,In order to achieve the above object,
복수 채널의 롱코드, I 채널 쇼트 코드 및 Q 채널 쇼트 코드로부터 I PN 코드 및 Q PN 코드를 생성하기 위한 PN 생성기에 있어서, 상기 롱코드와 쇼트 코드 각각을 소정 비트씩 병렬코드로 변환하고, 상기 변환 결과를 병렬로 출력하기 위한 복수개의 직병렬 변환기; 상기 복수개의 직병렬 변환기에서 변환된 병렬 코드를 저장하기 위한 복수개의 메모리; 현재 심벌 시간에 해당하는 코드를 라이트 어드레스로 발생하는 라이트 어드레스 발생부; 현재 심벌 시간과 심벌 옵셋의 차이에 해당하는 값을 리드 어드레스로 발생하는 리드 어드레스 발생부; 상기 라이트 어드레스를 디코딩한 값과, 상기 라이트 어드레스 및 리드 어드레스에 따라 라이트할 메모리와 리드할 메모리를 선택하기 위한 메모리 선택부; 채널 선택신호에 의해 상기 복수개의 메모리에서 독출한 병렬 코드를 결합하여 I PN 코드와 Q PN 코드를 생성하기 위한 PN 코드 선택부를 포함함을 특징으로 하는 개선된 PN 코드 생성기가 제공된다.A PN generator for generating an I PN code and a Q PN code from a long channel, an I channel short code, and a Q channel short code of a plurality of channels, wherein the long code and the short code are converted into parallel codes by predetermined bits, respectively, A plurality of serial-to-parallel converters for outputting the conversion results in parallel; A plurality of memories for storing the parallel codes converted by the plurality of serial-to-parallel converters; A write address generator for generating a code corresponding to a current symbol time as a write address; A read address generator configured to generate a value corresponding to a difference between a current symbol time and a symbol offset as a read address; A memory selector for selecting a memory to be written and a memory to be read according to the decoded value of the write address, the write address and the read address; An improved PN code generator is provided that includes a PN code selector for generating an I PN code and a Q PN code by combining parallel codes read from the plurality of memories by a channel selection signal.
상기 PN 코드 선택부는, 채널 선택신호에 의해 상기 메모리에서 독출된 복수개의 롱코드에서 어느 하나의 채널 코드를 선택하여 출력하기 위한 선택부; 상기 선택부에서 선택된 어느 하나의 채널의 롱코드와 상기 메모리에서 독출된 I 채널 쇼트 코드를 논리연산하여 출력하기 위한 제1논리 게이트; 및 상기 선택부에서 선택된 어느 하나의 채널의 롱코드와 상기 메모리에서 독출된 Q 채널 쇼트 코드를 논리연산하여 출력하기 위한 제2논리 게이트를 포함함을 특징으로 한다. The PN code selector may include: a selector configured to select and output one channel code from a plurality of long codes read from the memory by a channel select signal; A first logic gate for performing a logic operation on the long code of any one channel selected by the selector and the I channel short code read from the memory; And a second logic gate for performing a logic operation on the long code of any one channel selected by the selector and the Q channel short code read from the memory.
이어서, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 개선된 PN 코드 생성기의 일실시예의 블록도이다. 2 is a block diagram of one embodiment of an improved PN code generator in accordance with the present invention.
도 2에 도시된 PN 코드 생성기는 Long Code 0 - 3 생성기(202-208), Short Code I 및 Q생성기(210, 212), 제1 - 제6직병렬변환기(214-224), 제1 - 제6메모리(226-236), GPS 타이머(238), 라이트 어드레스 발생부(240), 리드 어드레스 발생부(242), 디코더(243), 메모리 선택부(244), PN 코드 선택기(246)를 포함한다.The PN code generator shown in FIG. 2 includes the Long Code 0-3 generator 202-208, the Short Code I and Q generators 210 and 212, the first through sixth serial-to-parallel converters 214-224, and the first through The sixth memory 226-236, the GPS timer 238, the write address generator 240, the read address generator 242, the decoder 243, the memory selector 244, and the PN code selector 246. Include.
도 2에 도시된 PN 코드 생성기는 4채널인 경우를 예로 든 것이다. The PN code generator shown in FIG. 2 is an example of four channels.
Long Code 0 - 3 생성기(202-208)는 0 - 3 채널의 롱코드를 순차비트로(직렬로) 발생한다. Short Code I 생성기(210)는 I 채널의 Short Code를 순차비트로(직렬로) 발생한다. Short Code Q 생성기(212)는 Q 채널의 Short Code를 순차비트로(직렬로) 발생한다. The Long Code 0-3 generators 202-208 generate the long codes of the 0-3 channels in sequential bits (in series). The short code I generator 210 generates the short codes of the I channel in sequential bits (serially). The short code Q generator 212 generates the short codes of the Q channel in sequential bits (in series).
제1 - 제6직병렬변환기(214-224)는 각 채널의 코드를 4비트씩 병렬로 변환하여 24 비트의 병렬 코드 데이터를 발생하여 출력한다. The first to sixth serial-to-parallel converters 214 to 224 convert the code of each channel into four bits in parallel to generate and output 24-bit parallel code data.
GPS 타이머(238)는 칩클럭과 동기 기준시간 신호에 의해 최대 2초까지의 시간을 나타내는 타이머로 동작하여 라이트, 리드 어드레서 발생의 기준값을 생성한다. 칩클럭은 예컨대 1.2288MHZ의 32배인 39.3216MHZ로 한다. The GPS timer 238 operates as a timer indicating a time up to two seconds by the chip clock and the synchronous reference time signal to generate a reference value for the generation of write and read addressers. The chip clock is, for example, 39.3216MHZ, which is 32 times 1.21.2MHZ.
라이트 어드레스 발생부(240)와 리드 어드레스 발생부(242)는 GPS 타이머(238)로부터 현재시간 값에 따른 어드레스를 발생한다. 즉, 라이트 어드레스 발생부(240)는 GPS 타이머(238)의 시간값(현재 심벌 타임)을 그대로 라이트 어드레스로 발생한다. 리드 어드레스 발생부(242)는 GPS 타이머(238)의 시간값에서 심벌의 옵셋을 뺀 값을 리드 어드레스로 발생한다. The write address generator 240 and the read address generator 242 generate an address according to the current time value from the GPS timer 238. That is, the write address generator 240 generates the time value (current symbol time) of the GPS timer 238 as the write address. The read address generator 242 generates a value obtained by subtracting the symbol offset from the time value of the GPS timer 238 as the read address.
디코더(243)는 라이트 어드레스 발생부(240)에서 발생된 어드레스 중 최상위 3비트를 디코딩하여 메모리 선택신호(제1메모리 선택신호 - 제6메모리 선택신호)를 발생한다. The decoder 243 decodes the most significant 3 bits of the addresses generated by the write address generator 240 to generate a memory selection signal (first memory selection signal-sixth memory selection signal).
메모리 선택부(244)는 디코더에서 발생된 메모리 선택신호와, 라이트 어드레스 발생부(240)와 리드 어드레스 발생부(242)에서 발생된 라이트 및 리드 어드레스에 근거하여 6개의 메모리 중 하나를 라이트 모드로 설정하고, 나머지 다섯 개 메모리 중 하나를 리드 모드로 설정한다. The memory selector 244 selects one of six memories in the write mode based on the memory select signal generated by the decoder and the write and read addresses generated by the write address generator 240 and the read address generator 242. And set one of the remaining five memories to read mode.
제1 - 제6메모리(226 - 236) 중에서 메모리 선택부(244)에 의해 라이트 모드로 설정된 메모리는 제1 - 제6직병렬변환기(214-224)에서 변환된 병렬 코드 데이터 중 현재 시간에 해당하는 병렬 코드 데이터를 라이트하게 된다. The memory set in the write mode by the memory selector 244 among the first through sixth memories 226 through 236 corresponds to the current time of the parallel code data converted by the first through sixth parallel converters 214 through 224. Writes parallel code data.
한편, 메모리 선택부(244)에 의해 리드 모드로 설정된 메모리는 제1 - 제6직병렬변환기(214-224)에서 변환된 병렬 코드 데이터 중 옵셋에 따른 어드레스에 해당하는 병렬 코드 데이터를 리드하여 출력하게 된다. 라이트 모드 또는 리드 모드로 설정되지 아니한 메모리는 아무 동작을 하지 않지만, GPS 타이머(238)와 옵셋에 따라서 다음 번에 라이트 모드로 설정되거나 리드 모드로 설정될 수 있다. Meanwhile, the memory set in the read mode by the memory selector 244 reads and outputs parallel code data corresponding to an address according to an offset among the parallel code data converted by the first through sixth parallel converters 214-224. Done. The memory that is not set to the write mode or the read mode does not operate at all, but may be set to the write mode or the read mode next time according to the GPS timer 238 and the offset.
도 3는 제1 - 제6메모리(226 - 236) 각각의 메모리 포맷을 나타낸 도면이다. 3 is a diagram illustrating a memory format of each of the first to sixth memories 226 to 236.
도 3에 도시된 메모리 포맷은 I 및 Q 코드와, 4채널의 롱코드가 각각 4비트씩 총 24비트가 라이트 또는 리드가 되도록 되어 있다. 세로 방향의 0-1은 메모리 어드레스의 일부(2이하는 편의상 생략함)를 나타내고, 가로 방향의 0-7 은 가장 오래전(0)에부터 가장 최근(7) 순서로 라이트가 되는 순서 중 일부(8 이하는 편의상 생략함)를 나타낸다. In the memory format shown in Fig. 3, the I and Q codes and four long codes of four channels each have 24 bits for writing or reading a total of 24 bits. 0-1 in the vertical direction indicates a part of the memory address (less than 2 is omitted for convenience), and 0-7 in the horizontal direction indicates some of the writing order from the oldest (0) to the most recent (7) order (8). The following is omitted for convenience).
PN 코드 선택기(246)는 제1 - 제6메모리(226-236)에서 읽어진 값에서 4채널의 롱코드와 I 채널 및 Q 채널 쇼트 코드를 결합하여 I PN 코드와 Q PN 코드를 생성한다. The PN code selector 246 combines the four channels long code, the I channel and the Q channel short code from the values read from the first to sixth memories 226 to 236 to generate an I PN code and a Q PN code.
도 4는 PN 코드 선택기(246)의 상세블록도이다. 4 is a detailed block diagram of the PN code selector 246.
도 4에 도시된 PN 코드 선택기는 MUX(246a), 제1EXOR(246b) 및 제2EXOR(246c)를 나타낸다. The PN code selector shown in FIG. 4 represents MUX 246a, first EXOR 246b, and second EXOR 246c.
제1 - 제6메모리(226-236)에서 리드된 24 비트 중 4채널의 롱코드 16비트는 MUX(246a)로 입력되어 채널 선택신호(현재의 rake 타임에 할당된 채널의 선택신호)에 의해 어느 한 채널의 4비트가 출력된다. The long code 16 bits of four channels among the 24 bits read from the first to sixth memories 226 to 236 are inputted to the MUX 246a, and are inputted by the channel selection signal (the channel selection signal assigned to the current rake time). Four bits of either channel are output.
I 채널 및 Q 채널 쇼트 코드 4비트는 각각 제1EXOR(246b) 및 제2EXOR(246c)로 입력된다. Four bits of the I channel and Q channel short code are input to the first EXOR 246b and the second EXOR 246c, respectively.
제1EXOR(246b)는 I 채널 쇼트 코드 4비트와 MUX(246a)에서 출력된 어느 한 채널 코드 4비트를 배타적 논리합하여 I PN 코드를 출력한다. The first EXOR 246b outputs an I PN code by performing an exclusive OR on the I channel short code 4 bits and any one channel code 4 bits output from the MUX 246a.
제2EXOR(246c)는 Q 채널 쇼트 코드 4비트와 MUX(246a)에서 출력된 어느 한 채널 코드 4비트를 배타적 논리합하여 Q PN 코드를 출력한다. The second EXOR 246c outputs the Q PN code by performing exclusive OR on the Q channel short code 4 bits and any one channel code 4 bits output from the MUX 246a.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상내에서 당업자에 의한 변형이 가능함은 물론이다. 예컨대, 본 발명의 실시예에서는 4채널의 롱코드인 경우를 예로 들어 설명하였으나, 다른 채널의 롱코드인 경우에도 당연히 적용이 된다. 또한 메모리를 6개 사용한 경우에 대해 설명하였으나 메모리의 개수는 가감할 수 있다. 그리고, PN 코드 선택기에서 PN 코드를 생성하기 위해 EXOR 게이트를 사용하였으나 다른 논리 게이트를 사용할 수 있음은 물론이다. The present invention is not limited to the above-described embodiment, and of course, modifications may be made by those skilled in the art within the spirit of the present invention. For example, in the exemplary embodiment of the present invention, the case of the long code of the four channels has been described as an example, but the case of the long code of the other channel is naturally applied. In the case where six memories are used, the number of memories can be added or subtracted. In addition, although the EXOR gate is used to generate the PN code in the PN code selector, other logic gates may be used.
본 발명에 따르면, PN 옵셋의 설정이 용이하므로 써처의 성능을 향상시킬 뿐 아니라 핑거의 결합작업도 쉽게 되는 장점이 있다. 또한, 다수의 rake 처리가 용이하여 다채널을 수용하는 모뎀에서 병렬 구조의 효율을 극대화 할 수 있다. According to the present invention, since the setting of the PN offset is easy, not only the performance of the searcher is improved but also the coupling operation of the fingers is easy. In addition, it is easy to process a large number of rakes to maximize the efficiency of the parallel structure in a modem that accommodates multiple channels.
도 1은 종래의 PN 생성기의 블록도이다. 1 is a block diagram of a conventional PN generator.
도 2는 본 발명에 따른 개선된 PN 코드 생성기의 일실시예의 블록도이다. 2 is a block diagram of one embodiment of an improved PN code generator in accordance with the present invention.
도 3는 제1 - 제6메모리(226 - 236) 각각의 메모리 포맷을 나타낸 도면이다. 3 is a diagram illustrating a memory format of each of the first to sixth memories 226 to 236.
도 4는 PN 코드 선택기(246)의 상세블록도이다. 4 is a detailed block diagram of the PN code selector 246.
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| KR10-1998-0029939A KR100509471B1 (en) | 1998-07-24 | 1998-07-24 | Improved PN Code Generator |
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