KR100490305B1 - Cell capturing Apparatus and Method in ATM Cell Switch Block - Google Patents
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Abstract
본 발명은 에이티엠(ATM) 셀(Cell) 포획(Capture)에 관한것으로, 특히 에이티엠 셀 노드에서 발생한 에이티엠 셀을 스위칭해주는 기능을 가진 블럭에서, 각 노드에서 발생한 셀 데이터를 선택/포획할 수 있게한 에이티엠 셀 스위칭 블럭에서의 셀 포획 장치 및 방법에 관한 것이다. TECHNICAL FIELD The present invention relates to ATM cell capture, and particularly to select / capture cell data generated at each node in a block having a function of switching an AT cell generated at an AT cell. An apparatus and method for cell capture in an ATM cell switching block are described .
본 발명은 물리계층부에서 발생한 셀들이 ATM Switch를 통해 다시 물리계층부의 목적지 PHY로 스위칭 될 때, ATM Switch가 내놓는 Utopia level 어드레스와 제어 신호를 가지고 프로세서 정합에서 레지스터에 미리 정해 놓은 PHY와 비교하여 같은경우에, 상기 PHY로 나가는 셀들만, 셀 포획 FIFO에 쓰도록 하여 사용자가 프로세서 정합을 통하여 포획한 셀들을 읽어/모니터링 하도록 하는 것을 특징으로 한다. According to the present invention, when cells generated in the physical layer unit are switched back to the destination PHY of the physical layer unit through the ATM switch, the same value is compared with the PHY pre-determined in the register at the processor matching with the Utopia level address and control signal issued by the ATM switch. In this case, only the cells going out of the PHY are written to the cell capture FIFO so that the user reads / monitors the captured cells through processor matching.
따라서 본 발명은 ATM 스위칭 블록에서의 셀 트래픽 양을 알 수 있고 셀 데이터 분석을 가능하여, 스위칭 시스템의 유지 보수 및 개별 PHY 포트의 정상 유무를 알아 낼 수 있다. 또한 특정 목적지로 나가는 셀들을 모니터링 할 수 있게 한다.Therefore, the present invention can know the amount of cell traffic in the ATM switching block and can analyze the cell data, so that maintenance of the switching system and normal status of individual PHY ports can be found. It also allows you to monitor cells going to a specific destination.
Description
본 발명은 에이티엠(ATM) 셀(Cell) 포획(Capture)에 관한것으로, 특히 에이티엠 셀 노드에서 발생한 에이티엠 셀을 스위칭해주는 기능을 가진 블럭에서, 각 노드에서 발생한 셀 데이터를 선택/포획할 수 있도록 하여 스위칭 네트워크의 유지보수에 적합하도록 한 FIFO기능을 가진 메모리를 이용한 에이티엠 셀 스위칭 블럭에서의 셀 포획 장치 및 방법에 관한 것이다. TECHNICAL FIELD The present invention relates to ATM cell capture, and particularly to select / capture cell data generated at each node in a block having a function of switching an AT cell generated at an AT cell. The present invention relates to an apparatus and method for capturing a cell in an AT cell switching block using a memory having a FIFO function, which is suitable for maintenance of a switching network .
더욱 상세하게는 본 발명은, 물리계층부에서 발생한 셀들이 ATM Switch를 통해 다시 물리계층부의 목적지 PHY로 스위칭 될 때, ATM Switch가 내놓는 Utopia level 어드레스와 제어 신호를 가지고 프로세서 정합에서 레지스터에 미리 정해 놓은 PHY와 비교하여 같은경우에, 상기 PHY로 나가는 셀들만, 셀 포획 FIFO에 쓰도록 하여 사용자가 프로세서 정합을 통하여 포획한 셀들을 읽어/모니터링 하여 ATM 스위칭 블록에서의 셀 트래픽 양을 알 수 있고 셀 데이터 분석을 가능하게 한다. 따라서,스위칭 시스템의 유지 보수 및 개별 PHY 포트의 정상 유무를 알아 낼 수 있게 하기 위한 에이티엠 셀 스위칭 블럭에서의 셀 포획 장치 및 방법에 관한 것이다. More specifically, the present invention, when cells generated in the physical layer unit is switched back to the destination PHY of the physical layer unit through the ATM switch, having a Utopia level address and a control signal issued by the ATM switch is predetermined in the register in the processor matching In the same case compared to the PHY, only the cells going out of the PHY are written to the cell capture FIFO so that the user can read / monitor the captured cells through processor matching to know the amount of cell traffic in the ATM switching block and the cell data. Enable analysis. Accordingly, the present invention relates to a cell capture device and method in an AT cell switching block to enable maintenance of a switching system and to determine whether an individual PHY port is normally present .
도 1은 종래의 물리계층부와 에이티엠 스위칭부간의 데이터 및 신호 흐름도이다.1 is a data and signal flow diagram between a conventional physical layer unit and ATM switching unit.
먼저 CLAV는 Cell Avaliable 약어로 보내고자 하는 셀이 존재할때 '0'이 '1'로 변하게 된다. 따라서 '1'은 유효한 값을 의미한다.CLAV is the abbreviation for Cell Avaliable. When there is a cell to send, '0' is changed to '1'. Thus, '1' means a valid value.
또한 UTOPIA(Universal Test and Operations Physical I/F For ATM) Level 2에 대해 설명하면, ATM 표준에서 ATM Layer와 그 아래에 있는 Physical Layer간에 간의 표준이며 이 두개의 Layer간에 데이터를 주고 받기 위한 데이터와 제어 신호들의 표준이다.In addition, UTOPIA (Universal Test and Operations Physical I / F For ATM) Level 2 is described, which is the standard between the ATM Layer and the Physical Layer beneath it. It is a standard of signals.
이하 도 1의 에이티엠 스위칭부(10)와 물리계층부(20)의 구성을 설명한다.Hereinafter, the configurations of the ATM switching unit 10 and the physical layer unit 20 of FIG. 1 will be described.
도 1에서 PHY#(Physical Layer 정합)(20a~20d)는 ATM 셀 스위칭을 원하는 Physical layer정합이며 이 때 이 정합은 Utopia level 2를 만족한다. 도 1에 나타난 바와 같이 각각의 PHY#들은 CLAV를 출력하고, ATM Switch(10)로부터 Utopia level 2 Address , Data ,SOC,CLK ,Enable 을 받는다.In FIG. 1, PHY # (Physical Layer Matching) 20a to 20d is a physical layer matching for ATM cell switching, and this matching satisfies Utopia level 2. FIG. As shown in FIG. 1, each PHY # outputs a CLAV and receives a Utopia level 2 Address, Data, SOC, CLK, and Enable from the ATM switch 10.
도 1의 동작을 설명하면, 각 PHY(20a~20d)는 전송하고자 하는 셀이 있을 경우, ATM Switch(10)가 출력하는 Utopia level 2 Address에 맞춰서 CLAV를 출력한다. 이 때 ATM Switch(10)는 해당 PHY로부터 CLK과 Enable을 분배하여 Utopia level 2에 맞춰 데이터를 읽어 온 다음 내부 스위칭을 통하여 목적지 PHY로 역시 Utopia level 2로 셀을 전송한다.Referring to the operation of Figure 1, each PHY (20a ~ 20d), when there is a cell to be transmitted, outputs the CLAV in accordance with the Utopia level 2 Address output by the ATM Switch 10. At this time, the ATM switch 10 distributes the CLK and enable from the corresponding PHY, reads data according to Utopia level 2, and then transmits the cell to the Utopia level 2 to the destination PHY through the internal switching.
그런데 종래의 에이티엠 스위칭부와 물리계층부간의 동작에 있어서는, 특정 PHY로 나가는 셀들을 모니터링 할 필요가 있을 때 방법이 없었다. However, in the conventional operation between the AT switching unit and the physical layer unit, there is no method when it is necessary to monitor the cells going out to a specific PHY.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해, 특정 PHY로 나가는 셀들을 모니터하기위한 셀포획부를 부가한 것으로, 상기 셀 포획부내에는 각 노드로부터 발생한 셀들을 스위칭 IC가 스위칭을 할 때 내놓게 되는 유토피아 2 레벨 어드레스와 제어 신호를 받아들이는 셀 포획 제어부와; 상기 셀 포획 제어부의 수신 제어부로부터 결정된 ATM 셀들을 셀 단위로 저장하기 위한 셀 포획 FIFO 메모리부와; 상기 셀 포획FIFO와, 셀 포획 제어부에 있는 레지스터에 읽기 쓰기를 하고 셀 포획 FIFO로부터 포획한 셀 데이터를 읽어들이는 프로세서 정합을 두어 셀 포획을 위한 장치 및 방법을 제안한다. Therefore, in order to solve the above problem, the present invention adds a cell capture unit for monitoring cells that go out to a specific PHY, and in the cell capture unit, a utopia is presented when the switching IC switches cells generated from each node. A cell capture control unit which receives a two level address and a control signal; A cell capture FIFO memory unit for storing ATM cells determined by the reception control unit of the cell capture control unit on a cell basis; An apparatus and method for cell capture are proposed by matching a cell capture FIFO with a processor that reads and writes to a register in a cell capture controller and reads cell data captured from the cell capture FIFO .
본 발명의 셀 포획을 위한 시스템은, 보내고자 하는 셀이 있음을 표시하는 신호를 출력하는 물리계층부와; 상기 물리계층부의 출력을 유토피아 레벨로 수신하여 내부 스위칭을 통하여 목적지 물리계층(PHY)으로 셀을 전송하는 에이티엠 스위칭부와; 상기 에이티엠 스위칭에서 출력한 신호를 이용하여 셀을 포획하는 셀 포획부를 포함하는 것을 특징으로 한다.The system for cell capture of the present invention comprises: a physical layer unit for outputting a signal indicating that there is a cell to be sent; An ATM switching unit for receiving the output of the physical layer unit at a utopia level and transmitting a cell to a destination physical layer (PHY) through internal switching; And a cell trap unit for capturing a cell by using the signal output from the ATM switching.
또한 본 발명의 셀 포획부내에는 각 노드로부터 발생한 셀들을 스위칭 IC가 스위칭을 할 때 내놓게 되는 유토피아 2 레벨 어드레스와 제어 신호를 받아들이는 셀 포획 제어부와; 상기 셀 포획 제어부의 수신 제어부로부터 결정된 ATM 셀 들을 셀 단위로 저장하기위한 셀 포획 FIFO 메모리부와; 상기 셀 포획FIFO와, 셀 포획 제어부에 있는 레지스터에 읽기 쓰기를 하고 셀 포획 FIFO로부터 포획한 셀 데이터를 읽어들이는 프로세서 정합을 포함하는 것을 특징으로 한다.In addition, the cell capture unit of the present invention includes a cell capture control unit which receives a utopia two-level address and a control signal which are generated when the switching IC switches cells generated from each node; A cell capture FIFO memory unit for storing ATM cells determined by the reception control unit of the cell capture control unit on a cell basis; And a processor match that reads and writes the cell capture FIFO and a register in the cell capture control unit and reads cell data captured from the cell capture FIFO.
또한 본 발명의 셀 포획 제어부내에는 PHY 번호를 저장하는 PHY 번호 레지스터와; ATM Switch에서 출력하는 Utopia level 어드레스와 PHY 번호 레지스터값을비교하는 어드레스 비교부와; 상기 어드레스 비교부로부터 어드레스 유효 신호와 셀 계수기로부터 제어를 받아 FIFO 쓰기 신호를 발생 시키는 쓰기 신호 발생부와; 포획할 셀의 개수를 나타내 주는 셀 레지스터와 들어오는 셀들을 계수하는 셀 계수기로 이루어져 있는것을 특징으로 한다.In addition, the cell capture control unit of the present invention and the PHY number register for storing the PHY number; An address comparison unit for comparing a Utopia level address output from the ATM switch with a PHY number register value; A write signal generation unit configured to generate an FIFO write signal under control of an address valid signal and a cell counter from the address comparison unit; It consists of a cell register that indicates the number of cells to be captured and a cell counter that counts incoming cells.
본 발명의 다른 목적, 특징들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects and features of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.
이하 첨부된 도면을 참조하여 본 발명에 따른 셀 포획 장치 및 방법을 설명한다. Hereinafter, a cell capture apparatus and method according to the present invention will be described with reference to the accompanying drawings .
도 2는 본 발명의 셀 포획을 위한 구성도로, 도 1의 구성에 셀 포획부(30)를 부가 하였다.FIG. 2 is a diagram illustrating a cell capture of the present invention, in which a cell capture unit 30 is added to the configuration of FIG. 1.
도 2의 에이티엠 스위칭부(10)와 물리계층부(20) 및 셀 포획부(30)의 구성을 설명한다.The configuration of the ATM switching unit 10, the physical layer unit 20, and the cell capture unit 30 of FIG. 2 will be described.
도 2에서 PHY#(Physical Layer 정합)(20a~20c)는 ATM 셀 스위칭을 원하는 Physical layer정합이며 이 때 이 정합은 Utopia level 2를 만족한다. 도 2에 나타난 바와 같이 각각의 PHY#들은 CLAV를 출력하고, ATM Switch(10)로부터 Utopia level 2 Address , Data ,SOC,CLK ,Enable 을 받는다. 그리고 ATM 스위치(10)로 출력된 신호들은 셀 포획부(30)에 입력된다.In FIG. 2, physical layer matching (PHY #) 20a to 20c is a physical layer matching for switching ATM cells, and this matching satisfies Utopia level 2. FIG. As shown in FIG. 2, each PHY # outputs CLAV and receives Utopia level 2 Address, Data, SOC, CLK, and Enable from the ATM switch 10. The signals output to the ATM switch 10 are input to the cell capture unit 30.
상기 셀 포획부(30)는 세부분으로 구성된다.The cell catcher 30 is composed of subdivisions.
각 노드로부터 발생한 셀들을 스위칭 IC가 스위칭을 할 때 내놓게 되는 유토피아 2 레벨 어드레스와 제어 신호를 받아들이는 셀 포획 제어부(30a)와, 상기 셀 포획 제어부의 수신 제어부로부터 결정된 ATM 셀 들을 셀 단위로 저장하기위한 셀 포획 FIFO 메모리부(30c)와, 상기 셀 포획FIFO와 셀 포획 제어부에 있는 레지스터에 읽기 쓰기를 하고 셀 포획 FIFO로부터 포획한 셀 데이터를 읽어들이는 프로세서 정합(30b)을 포함하여 구성된다.Cell capture control unit 30a which receives a utopia 2-level address and a control signal which are generated when the switching IC switches cells generated from each node, and store ATM cells determined by the reception control unit of the cell capture control unit on a cell basis. And a cell matching FIFO memory section 30c, and a processor matching 30b that reads and writes to the cell capture FIFO and the registers in the cell capture control section and reads the cell data captured from the cell capture FIFO.
다시한번 상기 셀 포획부(30)를 설명하면, 셀 포획 제어부분(30a)은 입력으로 ATM Switch에서 내놓는 UTOPIA 2 어드레스와 SOC(Start of Cell) , Clock , Enable을 받아들이고, 프로세서 정합(30b)으로부터는 내부 레지스터 쓰기 읽기를 위한 어드레스 및 프로세서 데이터가 입력된다. 출력으로는 셀 포획 FIFO(30c)의 쓰기 신호 및 초기화 신호를 내놓는다.Referring again to the cell capture section 30, the cell capture control section 30a accepts UTOPIA 2 address, SOC (Start of Cell), Clock, Enable from the ATM Switch as inputs, and from the processor matching 30b. Inputs an address and processor data for an internal register write read. As the output, a write signal and an initialization signal of the cell capture FIFO 30c are issued.
셀 포획 FIFO(30c)는 셀포획 제어부(30a)로 부터 쓰기신호 및 초기화 신호가 입력되고 셀 데이터 버스의 데이터 버스가 입력으로 정합 되어 있다. 출력 데이터는 프로세서 정합(30b)의 데이터 버스와 정합 되어 있으며 셀 포획 FIFO(30c)의 읽기 신호는 프로세서 정합(30b)으로부터 입력된다.The cell capture FIFO 30c receives a write signal and an initialization signal from the cell capture control unit 30a, and the data bus of the cell data bus is matched with the input. The output data is matched with the data bus of the processor match 30b and the read signal of the cell capture FIFO 30c is input from the processor match 30b.
프로세서 정합(30b)은 셀 포획 제어부(30a)에 있는 레지스터를 읽기 쓰기 하기 위한 데이터 버스와 제어신호가 입/출력으로 구성되어 있다.The processor matching 30b includes a data bus and a control signal for reading and writing a register in the cell capture control unit 30a.
도 3은 상기 셀 포획 제어부(30a)내의 구성도이다.3 is a schematic diagram of the cell capture control unit 30a.
상기 셀 포획 제어부내에는 PHY 번호를 저장하는 PHY 번호 레지스터(31)와, ATM Switch에서 출력하는 Utopia level 어드레스와 PHY 번호 레지스터값을비교하는 어드레스 비교부(32)와, 상기 어드레스 비교부로부터 어드레스 유효 신호와 셀 계수기로부터 제어를 받아 FIFO 쓰기 신호를 발생 시키는 쓰기 신호 발생부(33)와, 포획할 셀의 개수를 나타내 주는 셀 레지스터와 들어오는 셀들을 계수하는 셀 계수기(34)로 이루어져 있다.The cell capture control section has a PHY number register 31 for storing a PHY number, an address comparison section 32 for comparing a Utopia level address output from an ATM switch and a PHY number register value, and an address validity from the address comparison section. A write signal generator 33 generates a FIFO write signal under control of a signal and a cell counter, a cell register indicating the number of cells to be captured, and a cell counter 34 that counts incoming cells.
이하 도 2.3 의 동작을 설명한다.Hereinafter, the operation of FIG. 2.3 will be described.
먼저 도2의 에이티엠 스위칭부(10)에서 셀 포획부(30)로의 TX 부분을 설명한다.First, the TX portion of the AT switch 10 of FIG. 2 to the cell capture unit 30 will be described.
ATM layer(ATM Switch)(10)는 동기가 되는 클럭을 Physical layer(20)에 제공한다. 이 때 Physical layer는 FIFO가 되며, 상기 FIFO는 rate matching 기능(데이터를 버퍼링하는 역활)을 가지고 있다. 동작에 있어, ATM switch는 utopia address를 내놓아 각 PHY포트들을 폴링한다. 이때 해당 Phy(FIFO)는 자기에 배정된 어드레스를 ATM Switch가 내놓고 자기가 전송할 데이터가 있을 때 CLAV를 '1'값으로 내놓는. 그러면 ATM Layer(Switch)는 CLAV가 '1'값인것을 보고 TX Enble을 내놓아 FIFO로부터 데이터를 읽어온다. 이 때 데이터는 53바이트등 규정된 길이여야 하며 규정된 길이를 알려주는 것이 SOC (Start of Cell)이다. 즉, SOC는 새로운 셀이 시작 될때 처음 1클럭동안(주기) '1'값을 유지한다. 따라서 ATM Switch 에서는 항상 셀의 처음을 인식할수 있다.The ATM layer (ATM Switch) 10 provides a synchronized clock to the physical layer 20. At this time, the physical layer becomes a FIFO, and the FIFO has a rate matching function (role buffering data). In operation, the ATM switch polls each PHY port by publishing its utopia address. At this time, the corresponding Phy (FIFO) presents the address assigned to itself and the CLAV value is '1' when there is data to be transmitted. The ATM Layer (Switch) then sees the CLAV value '1' and issues a TX Enble to read data from the FIFO. In this case, the data should be 53 bytes in length and it is SOC (Start of Cell). That is, the SOC maintains a value of '1' for the first clock (cycle) when a new cell starts. Therefore, the ATM switch can always recognize the beginning of the cell.
도 2,3의 동작을 설명하면, 도 1 에서와 같이 임의의 PHY 에서 발생한 ATM 셀들은 ATM SWITCH(10)을 거쳐 그 목적지 PHY에 스위칭이 된다. 이 때 ATM Switch는 목적지 PHY 번호를, 어드레스를 통해서 내놓고 동시에 그에 필요한 제어 신호를 내놓는다. 셀 포획 제어부(30a)는 이 신호들을 해석하여 선택적인 셀들을 셀 포획 FIFO(30c)에 라이트 하여 프로세서 정합부(30c)가 읽어 가게 한다. 자세한 동작은 다음과 같다.2 and 3, as shown in FIG. 1, ATM cells generated in any PHY are switched to the destination PHY via the ATM SWITCH 10. At this time, the ATM switch issues the destination PHY number through the address and simultaneously issues the necessary control signals. The cell capture control section 30a interprets these signals and writes the selected cells to the cell capture FIFO 30c so that the processor matching section 30c reads them. The detailed operation is as follows.
도 2의 좌측과 같이 ATM 셀 스위칭 기능을 하는 종래의 구조가 있을 때 프로세서는 PHY 1,2,3 중에서 포획 하고자 하는 PHY 번호를 도 3에 있는 PHY 번호 레지스터(31)에 기록해 놓는다.When there is a conventional structure for ATM cell switching as shown in the left side of FIG. 2, the processor records the PHY number to be captured among the PHYs 1,2 and 3 in the PHY number register 31 shown in FIG. 3.
도 3에 나타난바와 같이 어드레스 비교부(32)는 ATM Switch(10)가 어드레스를 내놓으면 프로세서 정합부(30b)가 기록해 놓은 PHY 번호와 비교하여 같으면 쓰기 신호 발생부로 셀 유효 신호를 준다. 이 셀 유효 신호는 비교하는 어드레스가 같지 않으면 발생하지 않는다.As shown in FIG. 3, when the ATM switch 10 issues an address, the address comparison unit 32 compares the PHY number recorded by the processor matching unit 30b to give the cell valid signal to the write signal generation unit. This cell valid signal does not occur unless the addresses to be compared are the same.
쓰기 신호 발생부(33)는 어드레스 유효 신호가 있고 Enable이 '0'값으로 변했을때 CLK신호에 맞춰 FIFO 쓰기 신호를 발생 시킨다. The write signal generator 33 generates a FIFO write signal in accordance with the CLK signal when there is an address valid signal and Enable is changed to a value of '0'.
이때 셀 계수기(34)는 쓰기 신호 발생부(33)에서 FIFO 쓰기 신호를 계수하여 프로세서 정합부(30b)에서 입력해 놓은 셀 수 만큼 계수가 되면 쓰기 신호 발생부(33)로 하여금 FIFO 쓰기 신호를 발생을 막는다. 즉, 셀 포획 FIFO에는 프로세서 정합부에서 미리 규정해 놓은 수 만큼의 셀만 저장된다. At this time, the cell counter 34 counts the FIFO write signal by the write signal generator 33 and counts the number of cells input by the processor matching unit 30b, thereby causing the write signal generator 33 to output the FIFO write signal. Prevent occurrence That is, the cell capture FIFO stores only the number of cells predefined by the processor matching unit.
셀 포획 FIFO(30c)는 1개 이상의 셀이 저장이 되면 프로세서 정합부(30b)에 셀 저장 신호를 변경하여 저장된 셀을 읽어가게 한다. When one or more cells are stored, the cell capture FIFO 30c changes the cell storage signal to the processor matching unit 30b to read the stored cells.
셀 계수기(34)에는 사용자가 포획 하고자 하는 PHY로 출력되는 셀의 개수를 정해 놓는 레지스터가 있으며 셀의 포획 시작을 알리는 Enable신호가 들어간다. 그래서 셀 계수기는 프로세서 정합을 통하여 사용자가 셀 포획 시작 시점을 Enable로 변경 하면 이 때부터 PHY 번호 레지스터(31)에 있는 PHY로 나가는 셀들을 셀 계수 레지스터 만큼 계수하도록 쓰기 신호 발생부를 Enable시키고 그 이상이 되면 Disable시킨다The cell counter 34 has a register for determining the number of cells output to the PHY to be captured by the user, and an enable signal for starting the capture of the cell is input. Therefore, if the user changes the cell capture start time to Enable through processor matching, the cell counter enables the write signal generation unit to count the outgoing cells to the PHY in the PHY number register 31 by the cell count register. Disable when
도 4는 상기 도 2와 3을 다시 설명한 실시예 흐름도이다.4 is a flowchart illustrating an exemplary embodiment of FIGS. 2 and 3 again.
포획하고자 하는 PHY번호를 PHY 번호 레지스터에 저장한다. (단계 41).Store the PHY number you want to capture in the PHY number register. (Step 41).
이후에 ATM SWITCH에서 출력한 어드레스와 상기 PHY번호가 같은가를 비교한다.(단계 42).Thereafter, it is compared whether the address output from the ATM SWITCH and the PHY number are the same (step 42).
상기 비교결과 같으면 쓰기신호 발생부로 셀 유효신호를 인가하고, 같지 않으면 상기 단계 41를 반복한다.(단계 43).If the comparison result is equal, the cell valid signal is applied to the write signal generator, and if not, the operation 41 is repeated (step 43).
쓰기신호 발생부는 어드레스 유효신호가 있고, 인에이블이 '0'값으로 변했을때 클럭에 맞추어 FIFO에 쓰기신호를 발생한다. (단계 44).The write signal generator generates the write signal to the FIFO in accordance with the clock when the address valid signal is present and the enable is changed to a value of '0'. (Step 44).
이때 셀 계수기는 FIFO 쓰기신호를 계수한다. (단계 45).At this time, the cell counter counts the FIFO write signal. (Step 45).
상기 계수결과 프로세서 정합부에서 규정해 놓은 수만큼 계수되었는가를 판단하여, 미리 규정해 놓은 만큼 계수되었을시 FIFO쓰기신호 발생을 억제하고 미리 규정해 놓은 수만큼 셀만 저장후 셀 포획 FIFO에서 읽는 과정을 한다. (단계 46,47).It is determined whether the counting result is counted by the processor matching unit, and when counting the predetermined amount, the generation of the FIFO write signal is suppressed and only the predetermined number of cells are stored and the cell capture FIFO is read. . (Step 46,47).
상기한 바와 같이 본 발명에서는 셀 포획 장치 및 방법을 구현한 것으로, 물리계층부에서 발생한 셀들이 ATM Switch를 통해 다시 물리계층부의 목적지 PHY로 스위칭 될 때, ATM Switch가 내놓는 Utopia level 어드레스와 제어 신호를 가지고 프로세서 정합에서 레지스터에 미리 정해 놓은 PHY와 비교하여 같은경우에, 상기 PHY로 나가는 셀들만, 셀 포획 FIFO에 쓰도록 하여 사용자가 프로세서 정합을 통하여 포획한 셀들을 읽어/모니터링 하도록 한것이다.As described above, the present invention implements a cell capture device and method, and when the cells generated in the physical layer unit are switched back to the destination PHY of the physical layer unit through the ATM switch, the Utopia level address and the control signal issued by the ATM switch are output. In this case, only the cells going out of the PHY are written to the cell capture FIFO so that the user reads / monitors the cells captured through the processor matching.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. Although the preferred embodiment of the present invention has been described above, the present invention may use various changes, modifications, and equivalents. It is clear that the present invention can be applied in the same manner by appropriately modifying the above embodiments.
따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다. Accordingly, the above description does not limit the scope of the invention as defined by the limitations of the following claims.
본 발명은 Utopia level 2로 ATM 셀을 스위칭하여 주는 블럭에 셀 포획 기능을 추가하여 사용자가 원하는 PHY(Physical Layer) 로 나가는 셀들을 일정한 수 만큼 포획 하게 하므로써 ATM 스위칭 블록에서의 셀 트래픽 양을 알 수 있고 셀 데이터 분석을 가능하게 한다. The present invention adds a cell capture function to a block for switching ATM cells at Utopia level 2 so as to capture a certain number of cells going out to a physical layer (PHY) desired by the user so that the amount of cell traffic in the ATM switching block can be known. And enables cell data analysis.
따라서, 스위칭 시스템의 유지 보수 및 개별 PHY 포트의 정상 유무를 알아 낼 수 있으며, 또한 특정 목적지로 나가는 셀들을 모니터링 할 수 있게 한다.Thus, it is possible to find out whether the maintenance of the switching system and the individual PHY port is normal, and also to monitor the cells going to a specific destination.
도 1은 종래의 물리계층부와 에이티엠 스위칭부간의 데이터 및 신호 흐름도1 is a data and signal flow diagram between a conventional physical layer unit and ATM switching unit
도 2는 본 발명의 셀 포획을 위한 구성도2 is a block diagram for cell capture of the present invention
도 3은 상기 셀 포획 제어부내의 구성도3 is a block diagram of the cell capture control unit;
도 4는 상기 도 2와 3을 다시 설명한 실시예 흐름도4 is a flowchart illustrating an embodiment of the above-described embodiments described with reference to FIGS. 2 and 3 again.
Claims (3)
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2000
- 2000-12-29 KR KR10-2000-0084990A patent/KR100490305B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
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