KR100486649B1 - Method for forming salicide of a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 반도체 구조물의 실리사이드층을 형성할 영역에 비정질 폴리막을 형성하는 단계와, 구조물 전면에 실리사이드 형성 소오스를 증착하는 단계와, 구조물을 열처리하여 실리사이드층을 형성하는 단계와, 실리사이드층이 형성된 영역을 제외한 일부 영역을 식각하여 실리사이드 형성 소오스를 제거하는 단계를 포함하며, 비정질 폴리막에 의하여 실리사이드층이 두껍게 형성되어 게이트 배선의 저항이 낮아져 반도체 소자의 전기적 특성이 향상되는 이점이 있다.The present invention relates to a method of forming a silicide of a semiconductor device, the method comprising: forming an amorphous poly film in a region where a silicide layer of a semiconductor structure is to be formed, depositing a silicide forming source on the entire surface of the structure, and heat treating the structure to form a silicide layer And removing the silicide forming source by etching some regions other than the region where the silicide layer is formed, and the silicide layer is thickly formed by an amorphous poly film, thereby lowering the resistance of the gate wiring, thereby reducing the electrical characteristics of the semiconductor device. This has the advantage of being improved.
Description
본 발명은 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 더욱 상세하게는 실리사이드층을 형성할 영역에 실리콘 이온의 이동을 쉽게 하는 비정질 폴리막을 형성하여 실리사이드층이 두껍게 형성되도록 한 반도체 소자의 실리사이드 형성 방법에 관한 것이다.The present invention relates to a method of forming a silicide of a semiconductor device, and more particularly, to a method of forming a silicide of a semiconductor device in which an amorphous poly film which facilitates movement of silicon ions is formed in a region where a silicide layer is to be formed, so that the silicide layer is formed thick. It is about.
실리사이드 공정은 트랜지스터 형성시 소오스/드레인, LDD(Lightly Doped Drain) 영역 형성 후에 소자의 소오스/드레인 확산 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료를 스퍼터링 후 어닐하며 이때 산화물층위의 금속은 반응이 일어나지 않으므로 습식각을 통하여 소오스/드레인 및 게이트 상부를 제외한 영역의 메탈을 제거하는 일련의 공정을 말한다.The silicide process is performed in order to reduce the resistance of the source / drain diffusion region and the gate wiring after forming the source / drain and lightly doped drain (LDD) regions during transistor formation. After sputtering a material such as Ti), the metal on the oxide layer is a series of processes for removing metals in regions other than the source / drain and the gate through wet etching since no reaction occurs.
특히 고속을 구현하여야 하는 로직 소자에서는 게이트 저항과 콘택의 저항 증가로 인하여 퍼포먼스 측면에서 큰 문제가 발생하는데 이는 구조적인 측면에서 첫째, 콘택 홀 크기를 작게 할 경우 콘택 저항값을 보증하지 못하며 이는 상호연결 상에서의 지연을 초래하며 소자 전체적으로 고속을 구현하지 못한다. 둘째, 기존의 확산 구조에서는 시트 저항이 크기 때문에 자연히 배선과의 콘택 저항도 크다. 이 또한 초고속을 구현하여야 하는 로직 소자에서는 치명적 장해 요인이다. 따라서 확산 시트 저항을 개선하여 콘택 저항을 감소시킬 수 있는 실리사이드 공정을 채택하게 된다.Particularly, in the logic device that needs to realize high speed, there is a big problem in performance due to the increase of the gate resistance and the resistance of the contact. In terms of structure, first, when the contact hole size is reduced, the contact resistance value is not guaranteed. It causes delay in phase and does not realize high speed as a whole. Second, since the sheet resistance is large in the conventional diffusion structure, the contact resistance with the wiring is also large. This is also a fatal obstacle for logic devices that require high speeds. Therefore, a silicide process that can reduce the contact resistance by improving the diffusion sheet resistance is adopted.
도 1a 내지 도 1d는 종래 기술에 따른 실리사이드 공정이 채택된 반도체 소자의 공정 단면도로서, MOSFET 소자의 폴리 게이트 전극과 소오스/드레인 영역에 실리사이드를 형성하여 소자의 동작 특성을 향상시키는 일반적인 기술이다.1A to 1D are cross-sectional views of a semiconductor device employing a silicide process according to the related art, and are a general technique of improving silicidation in a poly gate electrode and a source / drain region of a MOSFET device to improve operating characteristics of the device.
먼저, 반도체 기판(1)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation)공정으로 소자 격리층(2)을 형성한다. 이와 같은 소자 격리층(2)의 형성 공정으로 실제 소자가 형성될 활성 영역(Active Region)을 정의한다.First, the device isolation layer 2 is formed in the device isolation region of the semiconductor substrate 1 by field oxidation or shallow trench isolation (STI). In the process of forming the device isolation layer 2, an active region in which an actual device is to be formed is defined.
상기 활성 영역에 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 산화막(3)과 게이트 전극(4)을 형성하며, 게이트 전극(4)의 측면에 게이트 측벽(5)을 형성한다.An oxide film and a polysilicon layer are formed in the active region and selectively patterned to form a gate oxide film 3 and a gate electrode 4, and a gate sidewall 5 is formed on the side of the gate electrode 4.
게이트 전극(4)의 양측의 활성 영역 기판 하부에 불순물 이온을 주입하여 소오스/드레인 영역(6)을 형성한다.(도 1a 참조)Impurity ions are implanted under the active region substrates on both sides of the gate electrode 4 to form the source / drain regions 6 (see FIG. 1A).
다음으로, 활성 영역에 이온 주입(↓)을 실시하여 실리콘 계면을 비정질화시킨다.(도 1b 참조)Next, ion implantation (↓) is performed in the active region to amorphous the silicon interface (see FIG. 1B).
그리고, 구조물 전면에 실리사이드 형성 소오스(7)를 스퍼터링하여 증착한다. 여기서, 실리사이드 형성 소오스(7)는 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료가 이용된다.(도 1c 참조)Then, the silicide forming source 7 is sputtered and deposited on the entire structure. Here, the silicide-forming source 7 is made of a group 8 metal element (Ni, Co, Pt or the like) or titanium (Ti) or the like (see FIG. 1C).
이후, 어닐 공정으로 열처리하여 실리사이드층(8)을 형성하며, 소오스/드레인 및 게이트 상부를 제외한 영역을 습식각하여 실리콘 이온과 반응되지 않은 실리사이드 형성 소오스(7)를 제거한다.(도 1d 참조)Thereafter, the annealing process is performed to form the silicide layer 8, and the region except for the top of the source / drain and the gate is wet-etched to remove the silicide forming source 7 which is not reacted with silicon ions (see FIG. 1D).
그러나, 상술한 바와 같은 종래 기술에 따라 제조된 반도체 소자는 실리사이드층의 두께를 만족할만한 수준으로 형성하지 못하였으며, 이에 따라 게이트 배선의 저항이 높아 반도체 소자의 전기적 특성이 저하되는 문제점이 있었다.However, the semiconductor device manufactured according to the prior art as described above did not form the silicide layer to a satisfactory level. Accordingly, the resistance of the gate wiring was high, resulting in a decrease in electrical characteristics of the semiconductor device.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 실리사이드층을 형성할 영역에 실리콘 이온의 이동을 쉽게 하는 비정질 폴리막을 형성하여 실리사이드층이 두껍게 형성되도록 함으로써, 게이트 배선의 저항을 낮추어 반도체 소자의 전기적 특성을 향상시키는 데 그 목적이 있다.The present invention has been proposed to solve such a conventional problem, by forming an amorphous poly film that facilitates the movement of silicon ions in the region where the silicide layer is to be formed, so that the silicide layer is formed thick, thereby lowering the resistance of the gate wiring to the semiconductor device. The purpose is to improve the electrical properties of the.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 실리사이드 형성 방법은, 소자들이 형성된 반도체 구조물의 활성 영역에 실리사이드층을 형성하여 동작 특성을 향상시키는 반도체 소자의 실리사이드 형성 방법에 있어서, 반도체 기판에 활성 영역을 정의하는 소자 격리층을 형성하는 단계와, 상기 활성 영역에 산화막과 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 산화막과 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측면에 게이트 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 상기 활성 영역 기판 하부에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 영역이 형성된 상기 구조물 전면에 상기 비정질 폴리막을 형성하는 단계와, 상기 소오스/드레인 영역 및 상기 게이트 전극 상부 영역을 제외한 영역의 상기 비정질 폴리막을 식각하여 부분적으로 제거하는 단계와, 상기 구조물 전면에 실리사이드 형성 소오스를 증착하는 단계와, 상기 구조물을 열처리하여 실리사이드층을 형성하는 단계와, 상기 실리사이드층이 형성된 영역을 제외한 일부 영역을 식각하여 상기 실리사이드 형성 소오스를 제거하는 단계를 포함한다.The silicide formation method of a semiconductor device according to the present invention for achieving the above object is a silicide formation method of a semiconductor device in which a silicide layer is formed in an active region of a semiconductor structure in which the devices are formed, thereby improving operating characteristics. Forming a device isolation layer defining an active region, forming and selectively patterning an oxide film and a polysilicon layer in the active region to form a gate oxide film and a gate electrode, and forming a gate sidewall on the side of the gate electrode Forming a source / drain region by implanting impurity ions into the lower portion of the active region substrate on both sides of the gate electrode, and forming the amorphous poly layer on the entire surface of the structure in which the source / drain region is formed; The source / drain region and the gay Etching and partially removing the amorphous poly film in a region other than the upper electrode region, depositing a silicide forming source on the entire surface of the structure, heat treating the structure to form a silicide layer, and the silicide layer is Etching the partial region except the formed region to remove the silicide forming source.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.There may be a plurality of embodiments of the present invention. Hereinafter, preferred embodiments will be described in detail with reference to the accompanying drawings. This embodiment allows for a better understanding of the objects, features and advantages of the present invention.
도 2a 내지 도 2e는 본 발명에 따른 실리사이드 공정이 채택된 반도체 소자의 공정 단면도이다.2A to 2E are cross-sectional views of a semiconductor device employing a silicide process according to the present invention.
먼저, 반도체 기판(101)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation)공정으로 소자 격리층(102)을 형성한다. 이와 같은 소자 격리층(102)의 형성 공정으로 실제 소자가 형성될 활성 영역(Active Region)을 정의한다.First, the device isolation layer 102 is formed in the device isolation region of the semiconductor substrate 101 by field oxidation or shallow trench isolation (STI). The formation process of the device isolation layer 102 defines an active region in which an actual device is to be formed.
상기 활성 영역에 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 산화막(103)과 게이트 전극(104)을 형성하며, 게이트 전극(104)의 측면에 게이트 측벽(105)을 형성한다.An oxide film and a polysilicon layer are formed in the active region and selectively patterned to form a gate oxide film 103 and a gate electrode 104, and a gate sidewall 105 is formed on the side of the gate electrode 104.
게이트 전극(104)의 양측의 활성 영역 기판 하부에 불순물 이온을 주입하여 소오스/드레인 영역(106)을 형성한다.(도 2a 참조)Impurity ions are implanted under the active region substrates on both sides of the gate electrode 104 to form the source / drain regions 106 (see FIG. 2A).
다음으로, 퍼니스에서 500∼550℃의 온도 조건으로 구조물 전면에 비정질 폴리막(201)을 형성한다. 이때 비정질 폴리막(201)은 400∼700Å의 두께로 형성하는 것이 바람직하다. 비정질 폴리막(201)은 후속의 실리사이드 형성시 실리콘 이온의 이동을 쉽게 하여 실리사이드 형성을 용이하게 한다.(도 2b 참조)Next, an amorphous poly film 201 is formed on the entire surface of the structure under a temperature condition of 500 to 550 ° C. in the furnace. At this time, the amorphous poly film 201 is preferably formed to a thickness of 400 ~ 700 400. The amorphous poly film 201 facilitates the movement of silicon ions during subsequent silicide formation to facilitate silicide formation (see FIG. 2B).
그리고, 추후 공정에서 실리사이드층을 형성할 영역, 즉 소오스/드레인 및 게이트 상부 영역을 제외한 영역을 습식각하여 비정질 폴리막(201)을 부분적으로 제거한다.(도 2c 참조)Subsequently, the amorphous poly film 201 is partially removed by wet etching a region in which a silicide layer is to be formed, that is, regions other than the source / drain and gate upper regions in a later process (see FIG. 2C).
이후, 구조물 전면에 실리사이드 형성 소오스(107)를 스퍼터링하여 증착한다. 여기서, 실리사이드 형성 소오스(107)는 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료가 이용된다.(도 2d 참조)Thereafter, the silicide forming source 107 is deposited on the front surface of the structure by sputtering. Here, the silicide-forming source 107 is made of a group 8 metal element (Ni, Co, Pt, etc.) or a material such as titanium (Ti). (See Fig. 2D).
다음으로, 어닐 공정으로 열처리하여 실리사이드층(208)을 형성하는데, 이때 비정질 폴리막(201)은 실리콘 이온의 이동을 쉽게 하여 실리사이드층(208)은 충분히 두껍게 형성된다. 이후, 소오스드레인 및 게이트 상부를 제외한 영역을 습식각하여 실리콘 이온과 반응되지 않은 실리사이드 형성 소오스(107)를 제거한다.(도 2e 참조)Next, the silicide layer 208 is formed by annealing to form the silicide layer 208. At this time, the amorphous poly film 201 facilitates the movement of silicon ions, and the silicide layer 208 is sufficiently thick. Thereafter, the regions except for the source drain and the upper gate are wet-etched to remove the silicide forming source 107 that has not reacted with the silicon ions (see FIG. 2E).
상기에서는 본 발명의 바람직한 실시예를 설명하고 이를 도면에 나타내었으나 본 발명은 당업자에 의하여 여러 가지 실시예로 구현될 수 있음이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위를 통하여 나타나 있는 기술적 사상에 포함된다고 하여야 할 것이다.In the above described preferred embodiments of the present invention and shown in the drawings, it is apparent that the present invention can be implemented in various embodiments by those skilled in the art. Such modified embodiments should be included in the technical spirit shown through the claims of the present invention.
전술한 바와 같이 본 발명은 비정질 폴리막에 의하여 실리사이드층이 두껍게 형성되며, 이로 인하여 게이트 배선의 저항이 낮아져 반도체 소자의 전기적 특성이 향상되는 효과가 있다.As described above, the silicide layer is thickly formed by the amorphous poly film, thereby lowering the resistance of the gate wiring, thereby improving the electrical characteristics of the semiconductor device.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도,1A to 1E are cross-sectional views illustrating a silicide forming method of a semiconductor device according to the prior art;
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도.2A to 2E are cross-sectional views illustrating a silicide forming method of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 소자 격리층101 semiconductor substrate 102 device isolation layer
103 : 게이트 산화막 104 : 게이트 전극103 gate oxide film 104 gate electrode
105 : 게이트 측벽 106 : 소오스/드레인 영역105: gate sidewall 106: source / drain region
107 : 실리사이드 형성 소오스 201 : 비정질 폴리막107: silicide forming source 201: amorphous poly film
208 : 실리사이드층208: silicide layer
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Payment date: 20080401 Year of fee payment: 4 |
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