KR100486253B1 - 수직형 트랜지스터의 제조방법 - Google Patents
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Abstract
게이트 전극이 채널 영역을 완전히 둘러싸는 수직형 트랜지스터의 제조방법에 관하여 개시한다. 본 발명에 일 실시예에 의한 수직형 트랜지스터의 제조방법은 먼저 활성 영역과 격리 영역이 정의되어 있는 반도체 기판을 준비하고, 이 활성 영역에 이온을 주입하여 제1 소스/드레인 영역을 형성한다. 그리고, 반도체 기판 상의 전면에 층간 절연막을 형성한 다음, 이를 패터닝함으로써 제1 소스/드레인 영역의 일부를 노출시키는 채널 및 게이트 전극 형성용 홀을 층간 절연막에 형성한다. 그리고, 채널 및 게이트 전극 형성용 홀에 의해 노출된 층간 절연막의 측벽에 스페이서를 형성하고, 이 스페이서 사이의 채널 및 게이트 전극 형성용 홀을 매립하는 단결정 실리콘 패턴을 수직으로 형성한 뒤에 스페이서를 제거한다. 그리고, 단결정 실리콘 패턴의 표면에 게이트 산화막을 형성하고, 이 게이트 산화막을 둘러싸는 게이트 전극을 스페이서가 제거된 공간에 형성한다.
Description
본 발명은 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는 채널 영역을 게이트 전극이 전부 둘러싸고 있는 수직형 트랜지스터를 제조하는 방법에 관한 것이다.
반도체 장치의 고집적화를 이루기 위하여 개별 소자의 크기는 계속 작아지고 있다. 그리고 소자의 크기가 줄어들면서 집적도도 더욱 증가하고 있다. 하지만, 이러한 경향을 지속적으로 뒷받침하기 위해서는 여러 가지 문제를 해결해야 한다. 그 중의 하나가 소자가 점유하는 면적을 줄이면서 성능이 우수한 트랜지스터를 제조하는 것이다.
트랜지스터가 점유하는 면적을 줄이기 위한 방법으로 게이트 전극의 길이와 폭 즉 채널(channel)의 길이와 폭을 줄이는 방법이 있다. 그러나 게이트 전극의 길이를 줄이는 것은 쇼트 채널 효과(short channel effect)를 발생시킬 우려가 있다. 쇼트 채널 효과로 인하여 문턱 전압(threshold voltage)이 감소하거나 펀치 쓰루우(punch through)현상이 발생하는 등의 문제가 야기될 수 있다. 또한, 게이트 전극의 길이가 짧아지면 문턱 전압 이하의 전압(subthreshold voltage)에서도 트랜지스터의 전기적인 특성이 나빠지는 등의 문제가 생길 수 있다. 그리고 채널의 폭이 줄어들면서 충분한 드레인 전류를 확보할 수 없는 등 트랜지스터의 전류 특성이 나빠질 수 있다.
쇼트 채널 효과가 발생하는 것을 방지하고 또한 트랜지스터의 전류 특성을 개선하기 위하여 여러 가지 방법이 제시되고 있다. 그러나 종전의 방법으로는 디자인 룰이 계속 감소하고 있는 추세를 고려하면 상기한 문제를 근본적으로 해결하기는 쉽지 않다.
집적도의 증가를 뒷받침하면서 동시에 게이트 전극의 길이도 충분하게 확보할 수 있는 하나의 방법으로 트랜지스터를 수직으로 제조하는 방법이 제시되었다. 수직형 트랜지스터는 게이트의 길이가 수직방향으로 정해지기 때문에 소자의 미세화에 따른 제한을 상대적으로 적게 받는다. 또한 수직형 트랜지스터는 게이트 전극의 일면 또는 전면을 트랜지스터의 동작을 제어하는데 사용할 수 있으므로 채널의 폭을 충분하게 확보하여 트랜지스터의 전류 특성을 개선하는 것도 가능하다.
종래에는 수직형 트랜지스터를 제조하기 위하여 반도체 기판을 식각하여 반도체 기판의 내부에 수직형 트랜지스터를 형성하거나 아니면 트랜지스터를 구성하는 각 요소들을 각각 제조하는 방법 등을 사용하였다. 그러나 상기한 방법들은 그 공정이 상당히 까다롭고 안정성이 검증되지 않은 방법 등을 사용하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 효율적이면서 그리고 기존의 검증된 공정을 이용하여, 단위 셀 사이즈의 감소를 충분히 뒷받침할 수 있고 충분한 게이트 길이를 확보할 수 있으며 또한 전류 특성이 향상된 수직형 트랜지스터를 제조하는 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 수직형 트랜지스터의 제조방법은 활성 영역과 격리 영역이 정의되어 있는 반도체 기판을 준비하고, 상기 반도체 기판의 상기 활성 영역에 이온을 주입하여 제1 소스/드레인 영역을 형성한다. 그리고, 상기 반도체 기판 상의 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝함으로써 상기 제1 소스/드레인 영역의 일부를 노출시키는 채널 및 게이트 전극 형성용 홀을 상기 층간 절연막에 형성한다. 그리고, 상기 채널 및 게이트 전극 형성용 홀에 의해 노출된 상기 층간 절연막의 측벽에 스페이서를 형성하고, 상기 스페이서 사이의 상기 채널 및 게이트 전극 형성용 홀을 매립하는 단결정 실리콘 패턴을 수직으로 형성한 다음 상기 스페이서를 제거한다. 그리고, 상기 단결정 실리콘 패턴의 표면에 게이트 산화막을 형성하고 상기 게이트 산화막을 둘러싸는 게이트 전극을 상기 스페이서가 제거된 공간에 형성한다. 본 발명에 의하면 채널 영역으로서 역할을 하는 단결정 실리콘 패턴이 기둥처럼 수직으로 형성되기 때문에 충분한 게이트 길이를 확보할 수 있고, 게이트 전극이 채널 영역을 둘러싸기 때문에 채널과 게이트 전극의 접촉 면적이 증가하여 트랜지스터의 전류 특성을 향상시킬 수 있다. 또한, 트랜지스터가 차지하는 평면 공간이 줄어들기 때문에 특히 디램(DRAM)과 같이 집적도가 높은 반도체 소자에 유용하다.
삭제
상기한 실시예의 일 측면에 의하면, 상기 스페이서는 상기 층간 절연막과 식각 선택비가 우수한 물질로 형성할 수 있다. 그리고, 상기 게이트 전극을 형성하는 단계 이후에 상기 단결정 실리콘 패턴의 상단에 제 2 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제 2 소스/드레인 영역을 형성하는 단계는 이온 주입법 또는 확산법을 사용하여 수행할 수 있다.상기한 실시예의 다른 측면에 의하면, 상기 제 2 소스/드레인 영역을 형성하는 단계 이후에, 상기 층간 절연막을 패터닝함으로써 상기 제 1 소스/드레인 영역의 다른 부분을 노출시키는 콘택 홀을 형성한 다음, 상기 콘택 홀을 도전 물질로 매립하여 상기 제 1 소스/드레인 영역의 다른 부분과 연결되는 콘택 패드를 형성할 수도 있다. 이 경우, 상기 콘택 홀 및 콘택 패드 형성 단계는 자기 정렬 콘택(Self Aligned Contact : SAC) 형성방법을 이용하여 수행하는 것이 바람직한데, 예컨대 먼저 상기 게이트 전극의 상단을 가리는 캡핑막(capping layer)을 형성하고, 상기 캡핑막을 식각 마스크로 사용하여 상기 층간 절연막을 패터닝함으로써 상기 콘택 홀을 형성한 다음, 계속해서 상기 콘택 홀을 도전 물질로 매립하여 상기 제 1 소스/드레인 영역의 다른 부분과 연결되는 콘택 패드를 형성한다.이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
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도 1 내지 도 7은 본 발명에 따라 수직형 트랜지스터를 제조하는 한가지 방법을 보여주기 위한 도면이다. 먼저 도 1을 참조하면 활성 영역(active area)과 격리 영역(isolation area)이 정의되어 있는 반도체 기판(10)에 이온을 주입한다. 본 실시예에서 활성 영역은 트렌치 격리막(12)에 의하여 서로 격리되어 있으나, 다른 방법이 사용될 수도 있다. 활성 영역에 이온이 주입되면 전계 효과 트랜지스터(FET)의 제 1 소스/드레인 영역(15)이 만들어진다.
다음으로 도 2를 참조하면, 상기한 반도체 기판 상에 층간 절연막(20)을 소정의 두께로 증착한다. 층간 절연막(20)은 실리콘 산화막으로 형성하는 것이 일반적이다. 그리고 층간 절연막(20)은 만들어질 트랜지스터의 채널 길이를 고려하여 충분한 두께로 증착한다. 다음으로 포토리소그라피 및 식각 공정을 이용하여 채널 및 게이트 전극 형성 영역을 한정하는 패터닝을 실시한다. 그 결과, 층간 절연막(20)에는 제 1 소스/드레인 영역(15)의 일부를 노출시키는 채널 및 게이트 전극 형성용 홀이 형성된다.
도 3 내지 도 5를 참조하면, 패턴된 채널 및 게이트 전극 형성 영역 중에서 활성 영역 상에만 단결정 실리콘 패턴을 성장시킨다. 이 단결정 실리콘 패턴은 트랜지스터의 채널 영역(24)이 된다. 패턴된 채널 및 게이트 형성 영역은 도면의 단면에 수직한 방향으로 활성 영역과 격리 영역에 걸쳐 길게 한정되는 것과는 달리 채널 영역(24)은 활성 영역 상에만 형성이 된다.
채널 영역(24)을 형성하는 구체적인 과정을 살펴보면, 먼저 도 3에서와 같이 채널 및 게이트 전극 형성용 홀에 노출된 층간 절연막(20)의 측벽에 스페이서(22)를 형성한다. 스페이서(22)는 층간 절연막(20)에 대하여 식각 선택비가 큰 물질인 것이 바람직하다. 예컨대 층간 절연막(20)이 실리콘 산화물로 형성되는 경우에는 스페이서(22)는 실리콘 질화물 등을 사용하여 형성한다. 스페이서(22)를 형성하기 위해서 예를 들면, 스페이서 형성용막(미도시)을 층간 절연막과 채널 및 게이트 전극 형성 영역 상에 증착한 후에 에치백 등의 식각 공정을 사용하여 스페이서 형성용막을 선택적으로 식각함으로써 스페이서(22)를 만든다.
도 4를 참조하면, 스페이서(22) 사이에 단결정 실리콘 패턴을 형성하여 채널 영역(24)을 만든다. 단결정 실리콘 패턴은 스페이서(22) 사이의 공간 중에서 활성 영역 상에만 형성한다. 단결정 실리콘 패턴을 형성하기 위하여 선택적 에피택시 성장법(selective epitaxial growth : SEG) 등의 방법이 사용될 수 있다. 이 경우 단결정 실리콘막은 반도체 웨이퍼 기판으로부터 위로 수직한 방향으로만 성장한다. 그러면 막대(rod) 모양의 채널 영역(24)이 만들어진다.
도 5를 참조하면, 채널 영역(24)을 형성한 다음에 스페이서(22)를 제거한다. 스페이서(22)는 층간 절연막(20)에 대하여 식각 선택비가 우수하기 때문에 습식 식각이나 건식 식각 등 이 분야 통상적인 방법을 사용하여 제거할 수 있다. 스페이서(22)가 제거되면 채널 및 게이트 전극 형성용 홀에 채널 영역(22)인 단결정 실리콘패턴의 막대(rod)만 남아 있는 구조가 된다. 다음으로, 열 산화법 등의 공정을 사용하여 채널 영역(24)의 표면에 실리콘 산화막을 형성한다. 이 실리콘 산화막이 게이트 산화막(26)이 된다.
도 6을 참조하면, 채널 및 게이트 전극 형성 영역의 빈 공간 즉 게이트 산화막(26)과 층간 절연막(20) 사이의 공간에 도전 물질을 증착한다. 도전 물질로는 도핑된 폴리 실리콘이나 금속 물질 등이 사용될 수 있다. 증착 과정에서 층간 절연막 상에도 증착이 일어난다. 층간 절연막 상의 도전 물질을 제거하기 위하여 에치백 등의 공정을 사용한다. 그러면 도면에서와 같이 약간의 리세스(recess)가 생기며 게이트 전극(28)이 만들어진다. 게이트 전극(28)은 막대 형태로 수직으로 세워져 있는 채널 영역(24)의 측면을 완전히 둘러싸고 있다.
도 7을 참조하면, 채널 영역(24)의 상부 즉 단결정 실리콘 패턴의 상단에 이온을 주입하여 제 2 소스/드레인 영역(30)을 형성한다. 이온을 주입하기 위해서 여러 가지 방법이 사용될 수 있다. 예컨대 이온 주입법을 사용하여 직접 필요한 이온을 주입할 수도 있고 아니면 채널 영역(24)의 상부와 연결되는 도핑된 폴리 실리콘으로 만들어진 콘택(미도시) 등으로부터 이온을 확산시켜서 제조하는 것도 가능하다. 후자의 경우에는 확산 공정이 단결정 실리콘막과 연결되는 콘택을 그 상부에 형성한 후에 진행하게 된다.
도 8을 참조하면, 기판(10) 내의 제 1 소스/드레인 영역(15)의 다른 영역과 연결되는 콘택 패드(34)를 형성하는 공정을 보여주고 있다. 콘택이 미세화되면 포토 공정을 이용하여 콘택의 형성을 위한 패턴을 형성하는 것보다 자기 정렬법(self aligned method)을 이용하는 것이 더욱 바람직하다. 이를 위하여 우선 게이트 전극(28) 주위의 있는 층간 절연막(20)의 상부 모서리 부분을 식각하여 그루브(groove)를 형성한다. 다음으로 상기 그루브에 실리콘 질화막 등을 매립하여 캡핑막(32)을 형성한다. 그리고 이 캡핑막(32)을 이용하여 자기 정렬법으로 층간 절연막에 콘택홀을 형성한 다음, 이 콘택홀에 콘택 물질을 매립하면 콘택 패드(34)가 만들어진다.
본 발명의 실시예에 의하면 우선 채널 영역을 게이트 전극이 완전히 둘러싸고 있는 수직형 트랜지스터를 제조할 수 있다. 상기한 트랜지스터는 채널이 수직으로 만들어지므로 충분한 게이트 길이를 확보할 수 있어 쇼트 채널 효과(short channel effect)가 발생하는 것을 방지할 수 있다.
트랜지스터가 차지하는 평면 공간이 줄어들기 때문에 집적화를 뒷받침할 수 있고 따라서 본 발명은 디램(DRAM)과 같이 상당히 집적도가 높은 분야에 유용하게 이용할 수 있다. 즉, 채널 영역의 폭이 종래의 채널 길이와 같다고 하더라도 제 2 소스/드레인 영역이 채널 영역의 상부에 형성되기 때문에 그 만큼 점유 면적이 줄어들게 된다. 전체적으로는 활성 영역이 차지하는 공간을 그 만큼 줄일 수 있게 된다. 또한, 게이트 전극이 채널 영역을 완전히 둘러싸기 때문에 트랜지스터의 전류 특성도 향상된다.
또한, 본 실시예에 의하면 상기한 특성을 가진 수직형 트랜지스터를 종래의 평면 트랜지스터의 제조 공정에 사용되는 공정을 이용하여 효율적으로 제조할 수 있다. 또한, 기존의 검증된 공정을 이용하므로 제조 공정이 안정적이다.
도 1 내지 도 7은 본 발명의 실시예에 따라 수직형 트랜지스터를 제조하는 방법을 보여주기 위한 도면이고,
도 8은 수직형 트랜지스터를 포함하고 있는 본 발명에 의한 반도체 소자에 콘택을 추가적으로 형성하는 방법을 보여주기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 웨이퍼 기판 12 : 트렌치 격리막
15 : 제 1 소스/드레인 영역 20 : 층간 절연막
22 : 스페이서 24 : 채널 영역
26 : 게이트 산화막 28 : 게이트 전극
30 : 제2 소스/드레인 영역 32 : 캡핑막
34 : 콘택
Claims (8)
- 활성 영역과 격리 영역이 정의되어 있는 반도체 기판을 준비하는 단계;상기 반도체 기판의 상기 활성 영역에 이온을 주입하여 제1 소스/드레인 영역을 형성하는 단계;상기 반도체 기판 상의 전면에 층간 절연막을 형성하는 단계;상기 층간 절연막을 패터닝함으로써 상기 제1 소스/드레인 영역의 일부를 노출시키는 채널 및 게이트 전극 형성용 홀을 상기 층간 절연막에 형성하는 단계;상기 채널 및 게이트 전극 형성용 홀에 의해 노출된 상기 층간 절연막의 측벽에 스페이서를 형성하는 단계;상기 스페이서 사이의 상기 채널 및 게이트 전극 형성용 홀을 매립하는 단결정 실리콘 패턴을 수직으로 형성하는 단계;상기 스페이서를 제거하는 단계;상기 단결정 실리콘 패턴의 표면에 게이트 산화막을 형성하는 단계; 및상기 게이트 산화막을 둘러싸는 게이트 전극을 상기 스페이서가 제거된 공간에 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터 제조방법.
- 삭제
- 제1항에 있어서, 상기 스페이서는 상기 층간 절연막과 식각 선택비가 우수한 물질로 형성하는 것을 특징으로 하는 수직형 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 전극을 형성하는 단계 이후에상기 단결정 실리콘 패턴의 상단에 제 2 소스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제 2 소스/드레인 영역을 형성하는 단계는 이온 주입법 또는 확산법을 사용하여 수행하는 것을 특징으로 하는 수직형 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제 2 소스/드레인 영역을 형성하는 단계 이후에,상기 층간 절연막을 패터닝함으로써 상기 제 1 소스/드레인 영역의 다른 부분을 노출시키는 콘택 홀을 형성하는 단계; 및상기 콘택 홀을 도전 물질로 매립하여 상기 제 1 소스/드레인 영역의 다른 부분과 연결되는 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터 제조방법.
- 제6항에 있어서, 상기 콘택 홀 및 콘택 패드 형성 단계는 자기 정렬 콘택(Self Aligned Contact : SAC) 형성방법을 이용하여 수행하는 것을 특징으로 하는 수직형 트랜지스터의 제조방법.
- 제7항에 있어서, 상기 자기 정렬 콘택 형성방법을 이용한 콘택 홀 및 콘택 패드 형성 단계는,상기 게이트 전극의 상단을 가리는 캡핑막(capping layer)을 형성하는 단계;상기 캡핑막을 식각 마스크로 사용하여 상기 층간 절연막을 패터닝함으로써 상기 콘택 홀을 형성하는 단계; 및상기 콘택 홀을 도전 물질로 매립하여 상기 제 1 소스/드레인 영역의 다른 부분과 연결되는 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터 제조방법.
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