KR100466057B1

KR100466057B1 - 확산 스펙트럼 통신 시스템들에서 피크 전력 감소를 위한시스템 및 방법

Info

Publication number: KR100466057B1
Application number: KR10-2002-7014082A
Authority: KR
Inventors: 매츄 제이. 헌톤
Original assignee: 파워웨이브 테크놀로지스, 인크.
Priority date: 2000-04-19
Filing date: 2001-02-28
Publication date: 2005-01-13
Also published as: CA2406757A1; AU2001241825A1; KR20020089512A; CN1425242A; CA2406757C; CN1284345C; EP1281262A4; EP1281262A1

Abstract

본 발명은 시스템으로부터 전송된 심볼들의 신호 대역을 제한하기 위한 필터를 구비하는 형태의 확산 스펙트럼 통신 시스템에서 신호 피크 감소를 위한 시스템 및 방법에 관한 것이다. 신호 피크 감소 유닛(122)은 필터 임펄스 응답 함수에 대응하는 필터 계수 값들을 이용함으로써 입력 심볼들에 대한 필터의 효과를 예측하는 필터 예측기(146)를 구비하는 필터(126) 앞에 제공된다. 출력신호가 미리 결정된 피크 제한값을 초과하도록 예측된 입력 심볼들이 조정된다. 입력 심볼들에 인가될 필수적인 피크 감소를 계산하기 위한 적당한 알고리즘들의 몇몇 예들이 개시된다. 피크 감소 유닛은 조정된 심볼들을 프로세싱하기 위해 필터에 조정된 심볼들 및 통신 시스템 출력에 제공한다.

Description

확산 스펙트럼 통신 시스템들에서 피크 전력 감소를 위한 시스템 및 방법{System and method for peak power reduction in spread spectrum communications systems}

(관련된 출원 정보)

본 출원은 2000년 4월 19일에 출원된 임시 출원 번호 60/198,516 및 2000년 6월 20일에 출원된 임시 출원 번호 60/212,892 및 정규 출원 번호 09/746,167의 우선권을 주장하며, 그것들의 개시 내용은 본 명세서에 참고로 포함된다.

기지국들(base stations) 및 다중 모바일 사용자들(multiple mobile users)사이에 전송을 이용하는 무선 통신 시스템들(Wireless communications systems)은 현대 통신들의 하부 구조의 중요 구성요소이다.(그런 무선 통신 시스템들은 본 명세서에 있어서는 이 용어가 때때로 관련되는 통신 시스템들의 특정한 형태들 또는 특정한 주파수 대역들로 용어 셀룰러를 제한하지 않고 간단히 "셀룰러" 통신 시스템들이라 칭한다.) 이들 셀룰러 시스템들은 이용 가능한 장비 특히, 셀룰러 기지국 장비의 능력에 대해 부담을 주는(taxing) 증가하는 성능 요구하에 놓여있다. 이들 증가하는 성능 요구들은 주어진 채널들에 대한 대역폭 요구들 뿐만 아니라 주어진 셀룰러 영역 내의 증가하는 사용자들의 수 모두가 원인이다. 증가하는 셀룰러 전화 사용자들의 수는 물론 쉽게 알 수 있는 것이며, 이런 경향은 셀룰러 전화들의 편리 함 늦추어질 것 같지않다. 두 번째 고려할 점은 주로 인터넷 액세스 및 셀룰러 전화 시스템을 통한 데이터 전송과 다른 유형들의 데이터 전송과 같은, 셀룰러 전화 시스템들에 의해 제공되는 증가된 함수성의 유형들 때문이다. 이들 고려할 점들은 각각의 채널들에 대한 보다 넓은 대역폭 뿐만 아니라 셀룰러 전화 캐리어들(cellular phone carriers)에 제공되는 이용 가능한 스펙트럼 내의 보다 많은 채널들에 대한 요구를 낳는다.

가능한 한 이용 가능한 주파수 스펙트럼으로 많은 채널들을 피팅(fitting)하는 전통적인 접근방법은 좁은 주파수 대역(narrow frequency band)에 각각의 채널을 위치시키는 것이다. 그러나, 각각의 채널들은 각각의 셀룰러 시스템 사용자들 사이에 상당한 간섭(interference)을 회피하기 위해 주파수에서 충분히 멀리 떨어져야 한다. 또한, 주어진 채널에 대한 주파수 대역이 좁으면 좁을수록 특정 채널에대해 이용 가능한 밴드는 더욱 작아진다.

디지털 셀룰러 시스템들에 점점 더 채택되어오고 있는, 주어진 주파수 스펙트럼에서 채널들의 최대 수를 제공하는 대안적인 접근방법은 코드 분할 다중 접속 확산 스펙트럼 통신이다. 디지털 정보가 하나의 위치에서 또다른 위치로 전송될 때, 데이터 비트들은 전송전에 데이터 심볼들로 변형된다. 전송된 신호의 대역폭은 전송된 데이터 비트 당 송신된 심볼들의 수의 함수(function)이다. 코드 분할 다중 접속 확산 스펙트럼 통신에서, 보다 많은 심볼들이 송신될 데이터 비트들 이상으로 전송된다. 특히, 송신될 각각의 데이터 비트에 대해서, 멀티 심볼 코드가 전송된다. 코드를 식별하는, 수신기는 송신된 데이터 비트를 복원(recovering)하는 전송된 신호를 디코딩한다. 고유한 코드들(unique codes)의 적당한 선택으로, 많은 사용자들은 각각의 채널이 코딩을 통해 직교(orthogonal)하기 때문에, 간섭 없이 동일한 대역폭에서 통신할 수 있다. 코드 분할 다중 접속 확산 스펙트럼 셀룰러 시스템에서, 확산 코드는 물론 주어진 셀룰러 제공기로 이용 가능한 스펙트럼 내에서, 비교적 넓은 주파수 스펙트럼을 가로질러(across)하는 각각의 채널로부터 데이터를 확산하도록 통상 선택된다. 이것은 채널들 사이에 간섭을 최소화하고 이용 가능한 주파수 스펙트럼에서 채널들의 수를 최대화한다. 일반적으로, 코드 분할 다중 접속 확산 스펙트럼 통신에 관련되고 두 개의 표준들이 존재한다. 이들 표준들은 보통 코드 분할 다중 접속 및 와이드 코드 분할 다중 접속을 위한 CDMA 및 WCDMA로서 알려져있다. 이용 가능한 주파수 스펙트럼의 고효율적인 사용으로 인해, CDMA 및 WCDMA는 점차적으로 증가된 셀룰러 사용에 적합하도록 선택의 해결책으로서 채택된고 있다.

그러나, 문제는 다중 사용자 채널들이 확산 스펙트럼 신호를 만드는데 결합되는 이 방법 때문에 확산 스펙트럼 셀룰러 시스템들의 실제 구현에 존재한다. 이것은 전형적인 종래 기술의 셀룰러 기지국 구현에서 확산 스펙트럼 신호 발생을 도시하는 도 1을 참로함으로써 이해될 수 있다. 도 1에 도시한 바와 같이, 확산 스펙트럼 시스템에서, 코드 다중화 코드 신호 발생기(10)는 수용될 수 있는 사용자의 수에 대응하는, 복수의 데이터 채널들 D, 예를 들어, 그 수가 n인 채널을 수신한다. 심볼들의 트레인(train)은 각각의 채널에 대해 입력 심볼들을 별도의 직교코드로 곱함으로써 각각의 통신 채널에 대해 생성된다. 각 채널의 진폭(amplitude)은 필요한 개개의 채널 전력 요구에 따라 다를 수 있다. 각각의 심볼 트레인은 그 후 단일 코드 다중화 심볼 트레인(도 1에서및인, 동상(in-phase) 및 직교 성분들(quadrature components)을 가짐)을 만드는데 부가된다. 코드 다중화 심볼 트레인은 그 후 원하는 출력 신호를 생성하기위해 필터(20)를 통과한다. 이 필터는방송신호들을 셀룰러 캐리어(cellular carrier)에 할당된 스펙트럼 내에 머무르게하는 심볼 트레인을 통해 "스펙트럼 마스크(spectral mask)"를 부과하기 때문에, 결정적인 역할(critical role)을 한다. 스펙트럼 할당에 대해 그런 제한들을 발견는 것에 실패하는 것은 주어진 캐리어의 인접 대역들에서 노이즈를 생기게할 뿐만 아니라 연방 규칙들(federal regulations)을 어길 수 있다. 출력 신호는 그 후 변조기(modulator)(40)에서 캐리어 신호와 혼합되는 아날로그 신호를 생성하는 디지털-아날로그 변환기(digital to analog converter)(30)에 제공된다. 얻어진 RF 신호는 RF 전력 증폭기(RF power amplifier)(50)에 제공되고 셀룰러 사용자들에게 방송된다.

문제는 도 1의 코드 멀티플렉서(10)에의 다중 심볼 트레인의 결합에서 시작한다. 많은 개개의 심볼 트레인들이 결합되기 때문에, 필터로부터의 전체 신호 출력의 피크 전력은 결합될 심볼들의 개개의각각의 진폭들에 의존할 것이다. 통계적으로 개개의 채널 심볼들은 매우 큰 결합된심볼 피크들을 생성하기 위해 부가되는 것이 가능하다. 통계적으로 일반적이지는 않지만, 그런 매우 큰 심볼 피크들은 전체 시스템 설계에 공급되어야 한다. 전체 시스템에 그런 큰 심볼 피크들을 공급하는 것은 실제 구현 문제들을 일으킨다. 예를 들어, 필터에서 디지털-아날로그 변환기로 출력될 신호에 잠재적으로 매우 큰 피크들의 존재는 사용될 고 해상도 디지털 대 아날로그 변환기(very high resolution digital-to-analog conveter)를 요구한다. 이것은 전체 시스템에 대한 비용 및 복잡성을 부가한다.

코드 분할 다중 접속 확산 스펙트럼 시스템에 잠재적으로 매우 큰 신호 피크들에 관련된 또다른 문제는 RF 전력 증폭기에 의한 신호의 선형 증폭 제공의 곤란성과 관련이 있다. 셀룰러 시스템들에서, 방송 신호의 선형 증폭을 제공하는 것이 매우 중요하다. 이것은 신호의 비선형적인 증폭이 다른 셀룰러 주파수 대역들과 간섭할 수 있는 스펙트럼의 측파대들의 생성(creation) 뿐만 아니라 신호에서 왜곡(distortion)을 일으킬 수 있는 경우이다. 셀룰러 주파수 대역들이 엄격히 조절되기 때문에, 셀룰러 시스템들은 할당된 주파수 대역 밖에서의 잡음 생성이 회피되도록 세심하게 설계되어야 한다. 그러므로, 선형 RF 증폭은 셀룰러 기지국들에서 필수적이다. 그러나, 그것의 선형 범위에서 증폭기를 동작시키기 위해서는, 증폭기가 비교적 저 전력 모드(low power mode)에서 동작될 것을 요구한다. 신호내의 큰 랜덤 피크들(large random peaks)이 그런 증폭기에 의해 공급되고 여전히 그것을 선형 레짐(linear regime)으로 계속 동작시키려면, 고 전력 RF 증폭기가 요구된다. 고 전력, 고 품질 RF 증폭기들은 매우 비싸고 그러므로 이것은 전체 기지국 시스템에 상당한 비용을 부가한다.

그러므로 신호내의 큰 랜덤 피크들의 문제는 확산 스펙트럼 셀룰러 통신 시스템의 실제 구현에 중요 문제이다.

큰 랜덤 신호 피크들 문제의 중요성은 종래의 기술에서 이해되었고 이 문제에 대한 해결책이 시도되었다. 예를 들어, 이 문제를 해결하기 위한 접근방법은 Oishi, 등에 미국 특허 번호 6,009,090에 설명된다. '090 특허의 접근방법은 도 2 에 도시된다. 신호 피크 억제 유닛(signal peak suppression unit)(60)은 개개의 심볼 트레인들을 함께 부가하는 코드 다중화기(10) 위의 신호 발생 경로에 위치된다. 이 신호 피크 억제 유닛은 다중화된 심볼들을 최대 허용값에 비교하고 그 후 최대 허용값을 초과하는 이들 심볼들을 단순히 절단한다(truncate). 이 피크 억제 유닛은 큰 심볼들의 문제를 해결하지만, D/A 변환기 및 전력 증폭기에 의해 처리되어야 하는 모든 큰 신호 피크들을 제거하는데 실패한다. 게다가, 심볼이 절단될 때, 보다 적은 이상적인 심볼이 송신되고, 통신 에러들을 증가시킬 것이다. 이것은 그것들이 신호 발생 경로를 계속 통과하기 때뭉에 심볼들에 대한 신호 피크 억제유닛 효과를 주의 깊게 고려함으로써 이해될 수 있을 것이다.

도 2에 도시된 것처럼, 억제된 피크 심볼들이 피크 억제 유닛을 떠난 다음, 그것들은 필터(20)를 통과한다. 필터(20)는 임펄스 응답 함수로 표현될 수 있다. 전형적인 확산 임펄스 응답 함수은 도 3에 도시된다(WCDMA, 루트 상승 코사인(root raised cosine),). 필터의 임펄스 응답은 심볼들이 필터를 통과할 때 각각의 코드 다중화된 심볼에 새겨진다impress). 심볼들에 필터 임펄스 응답이 새겨짐으로써 온-심볼 간격(on-symbol interval)으로 피크들을 증가 또는 감소시킬 수 있고, 심볼 타이밍들 사이에서 새로운 피크들을 만들 수 있다. 특히, 도 4는 필터 출력 피크들이 입력 심볼 피크들로부터 어떻게 다를 수 있는지를 보인다. 도 4는 진폭(1)의 두 개의 연속적인 입력 심볼들에 의해 초래되는 필터 출력을 표시한다. 두 개의 입력 심볼들은 도 4에 실선 및 파단선들로 나타난 필터 임펄스 응답 함수들을 생성한다. 따라서, 본래의 필터 출력은 이들 두 개의 응답들의 결합이 될 수 있다(그러나 이 부가는 도시 용이하게하기 위해 도 4에서 행해지지 않음). 심볼 타이밍 0에서, 하나의 임펄스 응답은 그것의 최대이고 다른 것은 조금 음(negative)이다. 그러므로, 신호 출력은 이 경우에 대해, 심볼 타이밍 0에서의 입력 심볼 진폭 보다 더 낮을 것이다. (제 2 심볼이 양(positive)인 대신에 음(negative)이였다면, 신호는 심볼 타이밍 0에서의 입력 심볼보다 더 컸을 것이다.) 출력 신호는 두 개의 필터 응답들이 약 1.2의 결합된 출력을 생성하도록 부가할 때, 심볼 타이밍 0.5(인터-심볼)에서 최대에 도달할 것이다. 실제 출력 신호에서, 이들 효과들은 필터에 동시에 존재하는 부가적인 심볼들의 영향에 의해서 향상될 것이다.

도면들 5A 및 5B는 심볼들이 필터를 통과할 때 심볼 트레인에서 그 심볼을 선행 및 후행하는 심볼들과 출력 신호 값들의 범위를 만들 수 있는가를 도시한다. 도 5A 및 5B는 복소 평면(complex plane)(동상 및 직교 신호 성분들)의 원점으로부터 벡터로서 입력 심볼을 도시하는 복소 벡터 다이어그램들이다. 도 5A는 원하는 피크 제한값(점선으로 도시됨)을 약간 초과하는 입력 심볼을 도시한다. 도 5B에서, 입력 심볼은 정확하게 제한선 상에 있다. 필터링된 출력 신호는 입력 심볼들의 함수 및 필터의 임펄스 응답 함수이다. 도 4에 논의로부터 명백한 것처럼, 출력 신호 피크들은, 차이들(differences)이 타이밍 내의 그 심볼을 선행 및 후행하는 심볼들을 랜덤 하도록 필터 응답에 의해 초래되기 때문에, 랜덤 하게 입력 심볼 피크들과는 다를 것이다. 이 랜덤 효과는 "에측된 필터 출력"으로 표시되는 실선의 원(solid circle)에 의해 도면들에서 통계적으로 표현된다.

필터를 통과하는 패스한 심볼 트레인에 대한 필터의 효과가 고려될 때, 위에 기재된 '090 특허의 신호 피크 억제 유닛의 결과는 극적으로 변경된다. 예를 들어, 도 5A에 도시된 입력 심볼을 가정하면, '090 특허는 항상 심볼이 제한값을 초과하할 때, 이 심볼을 항상 피크 억제할 것이며 그러므로 이 프로세스에 의해 약간의 왜곡을 항상 도입할 수 있다. 그러나. D/A 변환되고 RF 증폭된 실제값은 통계적으로 원에 의해 표현되는 필터링된 출력이다. 일 수 있는 것처럼, 몇몇 시간에는 이 필터링된 값은 제한값 내에 있을 것이고, 제한을 요구하지 않을 것이다. 한편, 몇몇시간에는 필터링된 값은 보다 많은 입력 심볼에 의해 제한을 초과할 것이고, 입력 심볼이 제한값으로 절단되어도, 적절하게 피크가 조정되지 않을 것이다. 또 도 5B의 예에서, 입력 심볼은 제한값을 초과하지 않고, '090 특허의 접근방법에서, 모든 그런 심볼들은 영향을 받기않고 통과할 것이다. 그러나 도 5B의 필터링된 출력들의 원으로부터 이해할 수 있는 것처럼, 필터의 효과는 출력 신호들이 사실상 제한값을 상당히 초과할 것이라는 것이다. 그러므로, 이러한 상황 때문에, 신호 피크 문제는 '090 특허유닛의 접근방법에 의해서 전혀 해결되지 않을 것이다. 그러므로 또한 많은 문제를 해결하도록 설계되었던, 위에 기재된 '090 특허의 접근방법은 피크 감소가 필요하지 않은 신호에 불필요한 왜곡을 도입할 출력 신호에서 많은 과도 피크들(excessive peaks)을 제거하는데 완전히 실패한다.

위에 지시된 특허에서 논의되지 않았지만, 대안적인 접근방법은 단순히 도 2에 도시된 필터(20)의 하류측(downstream side)에 피크 억제 유닛을 위치시키는 것일 수 있다. 그러나, 이것은 또한 피크 억제 유닛의 존재가 필터 출력 신호를 불가피하게 왜곡할 것이기 때문에, 문제가 발생한다. 이것은 필터가 유지되도록 설계되었던 스펙트럼의 마스크 밖으로 확산하는 스펙트럼의 보이즈를 생성할 것이다. 위에 기재된 것처럼, 신호의 필터링에 의해 생성된 스펙트럼 마스크는 초과한 스펙트럼 할당들이 잠재적으로 연방 규칙들을 위배할 수 있기 때문에 셀룰러 시스템에서 중요하다.

그러므로, 피크 억제 유닛이 필터 전에 또는 필터 뒤에 위치되면, 그런 해결책은 완전히 출력 신호의 큰 피크들의 문제를 해결하는데 부적절하고, 그런 해결책은 피크들을 제거하는데 실패하거나 동일하게 중요한 문제들을 도입하는 것이 명백하다. 그러므로, 그런 접근방법은 현실 세계의 응용들(real world applications)에 실행할 수 없다.

따라서, 큰 신호 피크들의 상기한 문제와 그런 큰 피크들의 디지털-아날로그 변환과 RF 증폭기와 관련된 부가된 제한들 및 비용들을 회피하는 코드 분할 다중 접속 확산 스펙트럼 셀룰러 전송을 제공하는 시스템 및 방법에 대한 요구가 존재하는 것이 이해될 것이다. 게다가, 시스템에 중요한 추가의 새로운 문제들을 도입되지 않고 부당한 비용 또는 다른 복잡함들 없이 구현될 수 있는 그런 시스템 및 방법에 대한 요구가 존재하는 것이 이해될 것이다.

본 발명은 코드 분할 다중 접속 통신 시스템들(code division multiple access communications systems)에 관한 것이고, 동작 방법들과에 관한 것이다. 특히, 본 발명은 셀룰러 통신 시스템들(cellular communications systems) 및 셀룰러 통신 시스템들에서 이용되는 신호 처리 장치 및 방법들에 관한 것이다.

도 1은 종래 기술의 확산 스펙트럼 통신 시스템을 도시한 개략도.

도 2는 신호 피크 억제 유닛을 이용하는 종래 기술의 확산 스펙트럼 통신 시스템을 도시한 개략도.

도 3은 종래 기술의 확산 스펙트럼 통신 시스템 필터에 대한 임펄스 응답 함수을 도시한 개략도.

도 4는 종래 기술의 확산 스펙트럼 통신 시스템에서 두 개의 연속적인 심볼들 및 그것들의 필터 응답 함수을 도시한 개략도.

도 5A 및 5B는 종래 기술의 확산 스펙트럼 통신 시스템에서 연속적인 심볼들 의 임의의 시퀀스에 대한 필터링의 효과를 도시한 복소 벡터 다이어그램.

도 6은 본 발명에 관련한 피크 감소를 제공하는 확산 스펙트럼 통신 시스템을 도시한 개략도.

도 7은 도 6의 피크 감소 유닛의 양호한 실시예를 도시한 개략도.

도 8은 온-심볼 간격 및 인터-심볼 간격에서의 필터 계수들을 보인 필터 임펄스 응답 함수을 도시한 도면.

도 9는 피크 감소 처리의 양호한 실시예를 도시한 개략도.

도 10은 피드백을 이용한 피크 감소 프로세스의 대안적인 실시예를 도시한 개략도.

도 11은 본 발명의 양호한 실시예에 따라, 멀티-스테이지 피크 감소 유닛을 도시한 개략 블록도.

도 12-21은, 본 발명에 따라, 필터 계수들이 도 11의 멀티-스테이지 피크 감소 유닛에 이용될 수 있는, 복수의 다른 주기적인 타이밍들에서 필터 계수들을 도시한 필터 임펄스 응답 함수을 도시한 도면.

도 22는 본 발명에 따라, 피크 감소 스테이지들의 병렬적인 구현을 이용하는 멀티-스테이지 피크 감소 유닛을 도시한 개략 블록도.

도 23은 본 발명에 따라, 피크 감소 스테이지들의 병렬적인 구현을 이용하는 대안적인 멀티-스테이지 피크 감소 유닛을 도시한 개략블록도.

도 24는 본 발명에 따라, 도 22 및 23의 멀티-스테이지 피크 감소 유닛의 하나의 피크 감소 스테이지를 도시한 도면.

도 25는 본 발명에 따른 피크 감소 알고리즘에 이용되는 벡터들을 도시한 복소 벡터 다이어그램.

도 26은 본 발명에 따른 대안적인 피크 감소 알고리즘에서 이용되는 벡터를 도시한 복소 벡터 다이어그램.

도 27은 본 발명에 따라, 예측된 필터 출력 값들 및 입력 심볼 값의 특정 예에 대한 피크 감소 동작을 도시한 복소형 다이어그램.

도 28은 본 발명에 따라, 예측된 출력 값들 및 다른 입력 심볼값 상의 피크 감소 동작을 도시한 복소형 다이어그램.

도 29는 본 발명에 따라, 피크 감소 유닛의 하나의 스테이지가 상술된 실시예를 도시한 개략 블록도.

도 30은 본 발명에 따라, 근사한 피크 감소 알고리즘을 구현하는 피크 감소 유닛의 하나의 스테이지의 상술된 실시예를 도시한 개략 블록도.

도 31은 본 발명에 따라, 피드백을 이용한 피크 감소의 하나의 스테이지의 상술된 실시예를 도시한 개략 블록도.

도 32는 본 발명에 따라, 피크 감소 유닛의 하나의 스테이지의 상술된 대안적인 실시예를 도시한 개략 블록도.

도 33은 본 발명에 따라, 피드백을 이용하는 동안 도 32에 보여진 대안적인 실시예를 도시한 개략 블록도.

도 34는 본 발명에 따라, 인터-심볼 간격에서 동작하는 피크 감소 유닛의 하나의 스테이지의 상술된 실시예를 도시한 개략 블록도.

도 35는 본 발명에 따라, 피드백을 사용한 초 34에 보여진 상술된 실시예를도시한 개략도.

도 36A 및 도 36B는 본 발명에 따라, 도 23에 도시된 피크 감소 스테이지들의 병렬 구현을 이용하는 멀티-스테이지 피크 감소 유닛의 상술된 실시예를 도시한 개략 블록도.

(이 발명의 요약)

본 발명은 코드 분할 다중 접속 확산 스펙트럼 통신 시스템들에서 신호 피크 파워를 감소하기 위한 시스템 및 방법을 제공하고, 이것은 위에 기재된 문제들을 극복한다. 게다가, 본 발명은 신호의 스펙트럼의 특성들을 크게 변경하지 않고, 신호에 중요한 원하지 않는 상당한 왜곡을 도입하지 않고, 전체 시스템에 상당한 복잡성을 더하지 않는 방식으로 그런 시스템 및 방법을 제공한다.

제 1 특징에 있어서, 본 발명은 시스템에 의해 출력이 될, 복수의 결합된 별도의 데이터 채널들에 대응하는, 확산 스펙트럼 심볼들을 수신하는 확산 스펙트럼 통신 시스템을 제공한다. 통신 시스템은 시스템으로부터 출력되기 전에 심볼들을 필터링하기 위한 필터를 포함한다. 피크 감소 유닛은 입력 확산 심볼들의 소스와필터 사이에 결합되고, 필터 앞에 제공된다. 피크 감소 유닛은 확산 스펙트럼 심볼 소스로부터 입력 확산 스펙트럼 심볼들을 수신하고, 필터 임펄스 응답 함수에 대응하는 알려진 필터 계수 값들을 입력으로서 이용하는, 심볼들에 대한 필터의 효과를 예측한다. 피크 감소 유닛은 필터 출력이 미리 결정된 피크 제한값을 초과하게하는 예측된 이들 확산 스펙트럼 심볼들에 대해 피크 감소 처리를 수행한다. 이후 피크 감소 유닛은 처리된 심볼들을 필터링하기 위한 필터 및 통신 시스템에 의한 출력에 제공한다.

바람직하게 피크 감소 유닛은 필터링 전에 업 샘플링될 확산 스펙트럼 심볼 스트림 상에 대해 동작한다. 업 샘플링은 확산 스펙트럼 심볼들 사이의 시간을 변경하지않고 확산 스펙트럼 심볼들 사이에 제로(zero) 진폭 심볼들을 삽입함으로써 심볼 속도를 증가시킨다. 이들 제로 진폭 심볼들을 삽입함으로써, 합성 심볼들(resultant symbols)의 대역폭은 증가된다. 이러한 심볼 대역폭의 증가는 필터 통과대역(passband)및 저지대역들(stopbands) 둘 다에 대한 공간(room)을 생성한다. 바람직하게 피크 감소 유닛은 업 샘플링이 수행되기 전에 동작하지만, 그러나 업 샘플링 후에 동작할 수 있다.

업 샘플링 전에 동작할 때, 바람직하게 피크 감소 유닛은 필터 임펄스 응답 함수로부터 주기적으로 샘플링된 계수들을 이용한다. 예를 들어, 업 샘플링이 확산 스펙트럼 심볼들 사이에서 세 개의 제로 진폭 심볼들을 더하면, 이용 가능한 네 개의 다른 주기적인 샘플링들이 있을 것이다. 취해진 샘플들 사이의 타이밍은 확산 스펙트럼 심볼들 사이의 시간과 동일하다. 필터 임펄스 응답의 이 주기적인 샘플링은 필터 출력 예측기를 만드는데 사용된다. 예측들은 취해진 주기적인 샘플링의 시간상에 기초하여 만들어 질 것이다. 최소서, 이들 주기적인 샘플링들은 온-심볼 시간 및 인터-심볼 타이밍에 대해 취해져야한다. 피크 감소 유닛은 그 후 온-심볼 타이밍에 기초한 피크 감소를 제공하는 제 1 스테이지 및 인터-심볼 타이밍상에 기초한 피크 감소를 제공하는 제 2 스테이지를 구비한다. 대안으로, 멀티-스테이지 구현(multistage implementation)이 제공될 수 있다. 그런 멀티스테이지 구현은 직렬 구성 또는 병렬 구성 둘 중에 하나가 구현되는, 다른 주기적인 필터 샘플 타이밍에 각각 대응하는, 피크 감소 프로세싱의 멀티 스테이지들을 이용할 수 있다. 게다가, 피크 감소 유닛의 각각의 단계는 필터 예측기로 뒤에 피크 감소 값들을 제공하는 피드백 루프를 더 포함할 수 있다. 또한 피크 감소는 임시 방법에 적용되기 때문에, 이중의 피크 감소 스테이지들은 또한 최상의 벡터 향상을 제공할 수 있다. 이들 중복들(duplications)은 직렬 또는 병렬 중 하나로 처리될 때, 모든 다른 주기적인 샘플링들의 완전한 세트를 따라야 한다.

업 샘플링 후 동작할 때, 계수들은 곧 업 샘플링된 속도로 필터 임펄스 응답 함수으로부터 직접 취해진다. 이들 계수들은 그 후 필터 출력 예측기를 만드는데 사용된다. 필터 출력 예측들은 그후 업 샘플링된 속도로 만들어질 것이다. 이들 예측들로부터 피크 감소들ㅇ 만들어질 것이다. 이 접근방법은 특정 응용들 및/또는 특정 임펄스 응답 함수들에 대해서는 바람직하지 않다. 업 샘플링된 속도로 동작할 때, 피크 감소들은 업 샘플링 중에 부가되는 제로값 심볼들에 제공될 수 있다. CDMA 및 WCDMA와 같은 디지털 통신 시스템은 전송에 이용되고 인터-심볼 간섭을 최소화하도록 설계되는 필터들을 수신한다. 통신하는 동안 인터-심볼 간섭을 최소화로 유지하기 위해서, 업 샘플링 중 부가된 제로값 심볼들은 제로값을 유지해야한다. 또한, 업 샘플된 속도에서의 동작은 높은 속도에서 수행될 처리를 요구한다. 일반적으로, 높은 처리 속도가 높으면 높을 수록 처리 구성요소 비용도 더 높아진다. 그러나, 응용들이 있을 수 있고, 이들 비용들은 사소하고, 고려할 필요가 없으며, 업 샘플링 후 프로세싱은 바람직하다.

특히, 상세하게 설명된 실시예에서, 확산 스펙트럼 통신 시스템은 필터 출력 예측기 및 필터 출력 예측에 대한 피크 감소 및 미리 결정된 필터 출력 제한값을 기초하는 피크 감소 계산 회로를 구비하는 피크 감소 유닛을 구비한다. 또한 피크 감소 유닛은 바람직하게 필터 출력 예측기에 공급된 확산 스펙트럼 심볼에 계산된 피크 감소 값을 결합하기 위한 결합기를 포함한다. 그러므로, 피크 감소 유닛은 필터 예측기 길이의만큼 확산 스펙트럼 심볼들을 지연하고, 타이밍-동기화 방식으로 한 심볼씩 기초하여 피크 감소 정정들을 제공한다. 결합기는 곱셈기 회로를 포함하고 피크 감소값은 타이밍-동기화된 확산 스펙트럼 심볼로 곱해질 때, 피크 조정된 심볼을 제공하는 이득을 포함한다. 대안으로, 결합기는 덧셈 회로를 포함하고 피크 감소값은 확산 스펙트럼 심볼에 부가될 때, 벡터는 피크 조정된 심볼을 제공하는 벡터를 포함한다.

다른 특징에 있어서, 본 발명은 피크 신호값들을 감소하기 위한 시스템을 제공하며, 이 시스템은 시스템으로부터 신호들을 출력하기 전에 심볼 필터링을 제공하는 필터를 구비하는 통신 시스템에서 사용하기 위해 적응된다. 피크 신호 값들을 감소하기 위한 시스템은 상기 필터에 의해 필터링하기 전에 확산 스펙트럼 심볼들을 수신하고, 이 심볼들 상에 이 필터링의 효과를 예측하기 위한 필터 예측기 수단, 및 필터 예측기 수단에 결합되고 상기 필터링에 제시된 후 피크 제한값을 초과하도록 예측된 확산 스펙트럼 심볼들의 피크 값을 수신하기 위한 수단을 포함한다. 통신 시스템에서 필터는 미리 결정된 임펄스 응답 함수로 표현될 수 있고, 필터 예측기 수단은 바람직하게는 복수의 주기적으로 샘플링된 지점들에서 임펄스 함수에 대응하는 필터 계수들을 수신하기 위한 수단을 포함한다.

양호한 실시예에서, 필터 계수들을 수신하기 위한 수단은 적어도 온-심볼 타이밍 및 인터-심볼 타이밍에서 필터 임펄스 응답 함수으로부터 필터 계수들을 수신한다. 또한 필터 계수들은 심볼 속도로 임펄스 응답 함수으로부터 주기적으로 샘플된 부가적인 임펄스 함수 타이밍들에서 제공될 수 있다. 게다가, 일부 또는 모든 심볼 계수 타이밍들은 피크 감소 프로세싱의 원인을 나타내는 특성에 의해 초래되는 피크 감소 에러들에 대해 책임지도록 반복될 수 있다.

다른 특징에 있어서, 본 발명은 이 시스템으로부터 신호 출력 전에 필터링하는 심볼을 제공하는 임펄스 응답 함수로 나타내어질 수 있는 필터를 구비하는 형태의 확산 스펙트럼 통신 시스템에서 피크 신호 값들을 감소하기 위한 방법을 제공한다. 이 방법은 이 필터에 의한 필터링 전에 확산 스펙트럼 심볼들을 수신하고 심볼들에 대해 필터링 효과를 예측하는 것을 포함한다. 게다가, 이 방법은 필터 출력을 피크 제한값을 초과하도록 예측된 이들 심볼들의 값을 조정하는 것을 포함한다.

본 발명의 하나의 양호한 응용에서, 본 발명은 CDMA 또는 WCDMA 시스템과 같은, 확산 스펙트럼 셀룰러 통신 시스템에서 구현될 수 있다. 예를 들어, 본 발명은 그런 확산 스펙트럼 셀룰러 응용에서의 기지국에서 구현될 수 있다. 그런 응용에서, 큰 피크들의 선형적인 RF 증폭의 문제는 회피되고 비용이 감소된 RF 증폭기들이 이용될 수 있다. 또한, 비싼 D/A 변환기들에 대한 요구도 회피된다. 게다가, 피크 감소는 측파대역 발생 및 가능한 스펙트럼 할당 규칙들의 위배를 제거하는 필터링 전에 행해진다.

게다가, 본 발명의 특징들 및 이점들은 이 발명의 이하 상세한 설명의 재검토에 의해 이해될 것이다.

도 6에는, 본 발명에 따른 피크 전력 감소를 이용하는 확산 스펙트럼 통신 시스템의 양호한 실시예가 도시된다. 도시된 확산 스펙트럼 통신 시스템이 WCDMA 또는 CDMA 네트워크은 무선 셀룰러 네트워크에서 구현될 수 있고, 그런 것은 본 발명의 하나의 양호한 응용을 제공하지만, 본 발명에 대한 다른 응용들 및 환경들이 또한 가능하다는 것이 이해되어야 할 것이다.

도시된 것과 같이 복수의 채널들, 즉, 그 수가 N개의 채널이 시스템에 데이터 입력들로서 제공된다. 데이터 채널은 예를 들어 디지털 셀룰러 응용에서의 오디오 데이터를 포함할 수 있고, 또는 통신 시스템을 통해 전송될 것을 원하는 임의의 다른 형태의 데이터를 포함할 수 있다. 그 후 각각의 채널의 데이터는 데이터 비트들의 입력 스트림으로부터 데이터-심볼들의 스트림을 제공하는 심볼 변환기(data to symbol converter)(100)를 통과한다. 다른 심볼 코딩 기술들이 입력 데이터 비트(QPSK 또는, "직교 위상 편이 변조(quadrature phase shift keying)"이 WCDMA 에 도시된다)로부터 심볼들의 스트림을 제공하는데 사용될 수 있다. (도 6에 부여되는, 데이터-심볼 변환기 뒤에, 모든 프로세싱 경로들은 복잡하고 동상 및 직교 구성요소들 둘 다를 포함한다). 다음에, 각 채널의 심볼들의 스트림은 확산한 코드 회로(112)로부터 제공된 확산한 코드와 각각의 채널의 입력 심볼 스트림을 혼합하는 혼합기(mixer)(110)에 제공된다. 예를 들어 확산 스펙트럼 셀룰러 통신 시스템들에서, 월시 코드(walsh code)가 이용될 수 있다. 각각의 채널은 개개의 채널들이 매칭 비확산 코드를 이용함으로써 수신기 단(end)에서 회복되게 허용하는 고유 직교 확산 코드를 수신한다. 고유한 확산 코드에 결합된 후, 각각의 채널은 다시 스크램블링 코드 회로(scrambling code circuit)(116)로부터 스크램블링 코드와 각각의 채널의 신호를 결합하는 또다른 혼합기(114)로 제공될 수 있다. 스크램블링 코드는 셀 사이트 식별(cell site identification)를 위해 셀룰러 응용들에서 사용된다. 스크램블링 코드는 전형적으로 셀룰러 통신 시스템들에 이용되지만, 다른 응용들에서는 불필요할 수도 있다. 각각의 채널의 출력은 그 후 개개의 채널들의 각각으로부터 심볼 스트림들을 결합하고 (각각의 두 개의 복소 직교 위상들에 대한) 단일 출력 심볼 스트림으로 그것들을 결합한다.

N 채널들은 덧셈 회로(120)에서 함께 결합되기 때문에, 매우 큰 심볼 피크들을 만들 가능성은 배경기술 부분에서 논의된 바와 같이 제공된다. 본 발명은 통신 시스템의 특정한 응용을 위해 선택된 주어진 최대 신호 피크 전력 레벨을 초과할 필터(126)로부터의 신호 피크들 출력을 감소하거나 제거하는 피크 감소 유닛(122)을 제공한다. 도 6에 또한 도시된 것처럼, 피크 감소 유닛의(122)의 출력은 관심 있는 주파수 범위에 대한 대역폭 요구들을 충족하거나 또는 초과하는 주파수로 심볼 속도를 변경하는 업-샘플링 회로(124)에 제공된다. 전형적으로, 업-샘플링 프로세스는 대역폭 요구들을 충족하거나 초과하도록 심볼 스트림이 원하는 높은 클럭 속도에서 동작되도록하기위해 제로들(zeros)을 단순하게 삽입할 것이다. 그러므로, M 제로들은 각각의 입력 심볼에 대해, 심볼 스트림으로 삽입될 것이고, 여기서 M은 원하는 상위 변환(up conversion)을 제공하도록 선택되는 정수이다. 전형적으로, 정수 M은 적어도 1 또는 그 보다 더 클 것이다. 업-샘플된 신호 스트림은 그 후 필터(126)에 제공된다. 일부의 경우들에서, 업 샘플링 회로(124)의 동작은 별도의 회로에서보다는 오히려 필터(126)의 동작에 통합될 수 있다. 필터 출력은 아날로그 신호를 제공하는 디지털-아날로그 변환기로 제공된다. 이 아날로그 신호는 상세하게 나타내지 않은 상세하게 나타내자 않은 동상 및 직교 성분들로 만들어질 수 있다. 이 아날로그 신호는 RF 소스(136)으로부터 RF 캐리어와 혼합기(134)에서 혼합되고, 변조된 RF 신호는 그 후 RF 증폭기 및 예를 들어, 무선 셀룰러 통신 기지국 응용에서의, RF 전송기(132)로 제공된다. 이 응용에서의 결합기(134)는 실제로 상세하게 나타나지 않은 직교 상위 변환 믹서(quadrature up converting mixer)이다. 이 기술분야에서 숙련된 자들에게 잘 알려진 것처럼, 필터로부터의 신호 출력은 선택적으로 동상 및 직교 신호로부터 제로 Hz의 베이스밴드 중간 주파수로부터 오프셋된 실 신호(real signal)로 변경될 수 있다. 이것이 행해지면, D/A 변환기는 그 후 간단한 표준 혼합기에해서 RF 주파수로 혼합될 수 있는 실제 중간 주파수를 만드는데 이용될 수 있다.

종래의 기술에서 논의된 바와 같이, 필터(126)에 의해 제공되는 필터링 동작은 확산 스펙트럼 통신들을 이용하는 많은 응용들에서 매우 중요하다. 특히, 셀룰러 통신 시스템들에서, 그런 필터링은 미리 규정된 주파수 대역 내의 전송된 신호를 유지할 필요성이 있기 때문에 중요하다. 또한, 필터(126)는 심볼 스트림에 의해 생산되는 신호 피크들 상에 대해 상당한 효과를 가질 것이고, 그러므로 그런 필터링 전에 수행되는 임의의 피크 감소에 커다란 영향을 줄 수 있다.

피크 감소 유닛(122)은 심볼 스트림 입력상에 기초하여 필터 출력(126)을 예측하고, 그 후 필터링한 다음 예측된 신호 피크애 기초하여 심볼들에 대한 피크 감소 프로세싱을 수행함으로써 이 문제를 회피한다. 피크 감소 유닛(122)의 이 필터 예측 동작은 필터(126)의 임펄스 응답 함수이 미리 알려졌기 때문에 매우 정확하게 구현될 수 있다. 그러므로, 심볼들의 임의의 주어진 스트림 상에 필터의 효과는 필터 임펄스 응답 함수을 적절하게 모델링하기 위한 회로에 대한 입력들로서 원하는 다수의 필터 계수들을 갖는 회로에 의해 정확히 임의의 원하는 정확도(degree of accuracy)로 정확하게 예측될 수 있다. 이들 필터 계수들은 예측된 필터된 출력 스트림을 만들기 위해 입력 심볼 스트림에 대한 필터의 효과를 시뮬레이션 하도록 입력 심볼 스트림 상에 부여된다. 예측되고 필터링된 출력 스트림은 그 후 예측된 필터 출력 스트림이 신호 피크 제한값을 초과할 지 초과하지 않을 지 및 정정이 필요한 지를 결정하는 피크 감소 계산이 행해진다. 제한값이 초과되었다면, 동작 심볼 스트림은 그 후 한 심볼 씩 기초하여 원하는 제한값으로 합성 신호 피크를 감소시키는 피크 감소 처리가 행해진다.

이 방법에서, 요구된 피크 감소만이 수행되고 최소 왜곡이 신호에 도입된다. 필터 예측 왜곡의 정확성 뿐만 아니라 피크 감소 프로세싱의 정확성은 피크 감소회로의 스피드 및 복잡성에 기초하여 선택될 수 있고 비용에서 트레이드-오프(trade-off)들이 결합될 수 있다. 그러나, 대부분의 응용들에서, 피크 감소 프로세싱 뿐만 아니라 필터 왜곡 프로세싱은 전체 시스템에 대한 부가한 상당한 복잡성들 또는 상당한 비용 없이 적절하게 구현될 수 있다.

피크 감소 유닛(122)의 양호한 실시예는 도 7 및 도 8에 도시되었다. 특히, 피크 감소 유닛(122)의 개략도는 도 7에 도시되었고 피크 감소 회로(122)에 이용된 전형적인 필터 계수들을 도시한, 전형적인 필터에 대한 임펄스 응답 함수은 도 8에 도시되었다. 도시된 바와 같이, 피크 감소 유닛(122)은 바람직하게 개별적으로 온-심볼 간격, t=0, 및 인터-심볼 간격, t=0.5에서 피크 감소에 대응하는 두 스테이지들(140, 142)을 포함한다. 이들 두 스테이지들의 순서는 임의적이다. 도 6에 관련해 위에 논의된 것처럼, 심볼 스트림은 전형적으로 필터(126)을 통과하기 전에 업 샘플된다. 그러므로, 부가적인 샘플 지점들은 심볼 트레인에서 실제 심볼들 사이에 부가될 것이고 필터 임펄스 응답 함수은 심볼 샘플 지점들 뿐만 아니라 이들 부가된 샘플 지점들 상에 특징이 부여될 것이다. 심볼 스트림에서 각각의 심볼에 대한 하나의 부가된 샘플 지점의 엄 샘플링을 가정하는, 필터의 임펄스 응답 함수은 온-심볼 간격 및 심볼들 즉, 인터-심볼 간격들 사이의진로 위치 둘 다에서 업 샘플된 심볼 스트림 상에서 이용될 것이다. 이것은 온-심볼 간격에서의 필터 계수들이 별표(asterisk)들에 의해 도시되고 인터-심볼 간격에서 필터 계수들은 크로스(cross)들에 의해 도시되는 도 8에서 도시된다. 심볼 및 인터-심볼 필터 계수들의 효과가 피크 감소 유닛에서 필터의 효과를 정확하게 예측하는, 필터(126)로부터 나타남으로서 심볼 스트림 상에 이용될 것이기 때문에, 온-심볼 간격 및 인터-심볼 간격에서의 필터 계수들 둘 다에 관련하여 필요하다. 도 7의 도시된 두-스테이지 프로세스는 온-심볼 및 인터-심볼 프로세싱이 직렬로 수행되게 허용한다. 이 직렬 구현은 온-심볼 및 인터 심볼 프로세싱이 동시에 즉, 병렬로 행해지면 보다 적은, 하드웨어 또는 보다 적은 복소 DSP 프로그램이 이용될 수 있다. 그럼에도 불구하고, 대안적인 실시예에서 그런 동시에 일어나는 프로세싱이 행해질 수 있고 그런 실시예가 이하에 상술되는 것이 이해되어야 할 것이다. 또한, 심볼 트레인에서 각각의 심볼에 대한 하나의 부가된 심볼보다 많이 가진 업 샘플된 심볼 스트림의 경우에서, 부가적인 필터 타이밍 지점들은 필터 예측 프로세싱을 위해 부가될 수 있다, 또한, 적어도 온-심볼 및 인터-심볼 프로세싱이 곧 나타나게되면, 온-심볼(또는 인터-심볼) 피크 감소 프로세싱이 제공되고 여전히 일부 유리한 결과들이 성취됨이 가능할 수 있는 것이 이해되어야 할 것이다. 게다가, 일부 또는 모든 스테이지들은 피크 감소 프로세싱의 임시 특성에 의해 야기되는 피크 감소 에러들에 대한 양이 반복될 수 있다.

도 6은 업 샘플링 회로(124) 이전의 피크 감소 유닛을 도시하지만, 또한 업 샘플링 회로 다음에(그러나 필터(126) 이전에) 구성될 수 있다. 업 샘플링 후 동작할 때, 계수들은 업 샘플된 속도에서 필터 임펄스 응답 함수으로부터 직접적으로 이용된다. 이들 계수들은 그 후 필터 출력 예측기를 만드는데 사용된다. 필터 출력 예측들은 그 후 업 샘플된 속도에서 만들어질 것이다. 이들 예측들로부터, 피크 감소들은 만들어질 수 있다. 이 접근은 특정 응용 및/또는 특정 임펄스 응답 함수들에 대해 양호하지 않다. 업 샘플된 속도에서 동작할 때, 피크 감소들은 업 샘플하는 동안 부가된 제로값 심볼들에 제공될 수 있다. CDMA 및 WCDMA와 같은 디지털 통신 시스템들은 인터-심볼 간섭를 최소화하도록 설계된 필터들을 전송 및 수신하는데 사용된다. 통신하는 동안 최소의 인터-심볼 간섭을 유지하기 위해서, 업 샘플링하는 동안 부가된 제로값 심볼들은 제로값을 유지해야한다. 또한 업 샘플된 속도에서의 동작은 높은 속도에서 수행될 프로세싱을 요구한다. 일반적으로, 높은 프로세싱 속도는 프로세싱 구성요소들 비용이 더욱 비싸다. 그러나, 응용들이 있을 수 있고, 이들 비용들은 사소하고 고려할 필요가 없고 업 샘플링 후 프로세싱은 양호하다. 업 샘플링 후 피크 감소 유닛을 구현하도록 이하에 기술된 특정 실시예들에 대해 필요한 임의의 수정들은 이 기술에 숙련된 자들에 의해 명백해질 것이고 여기에 포함될 것이다.

도 7의 둘 다의 스테이지들은 도 9에 보여진 감소 프로세스를 사용할 수 있다. 도 9에 나타난, 감소 프로세스는 필터 계수들의 소스(144)를 포함한다. 이들 필터 계수들은 도 7의 프로세싱 단계(140) 또는 (142)에 의존하는 온-심볼 또는 인터-심볼 간격 둘 중 하나에서 필터 임펄스 응답 함수으로부터 이용된다. 이들 계수들의 소스는 예를 들어, 적절한 심볼 간격에 대해 도 8에 도시된 계수들인, 필터 계수들을 저장하는 메모리(144)의 유형을 취할 수 있다. 물론, 다른 필터 구현들은 다른 필터 응답 함수들을 가질 수 있고 그러므로 다른 필터 계수들은 필터 계수 메모리(144)에 저장될 수 있다. 이들 필터 계수들은 필터 예측기(146)에 제공되고,제공되는 라인(148)을 따라 입력 심볼 스트림을 수신하고 선택된 심볼 간격에서 심볼 스트림 상에 필터(126)의 효과를 시뮬레이션 한다. 두 개의 출력들은 필터 예측기로부터 제공된다. 하나의 출력(147)은 모든 입력 계수들을 이용하여 가중된 필터 계수 합 및 다수의 동일한 상이한 타이밍 입력 심볼들이다. 다른 출력(145)은 중간 필터 계수들 및 중간된 매칭 심볼들만이 이용되는 가중된 필터 계수 합이다. 다수의 홀수 필터 계수들이 이용될 때, 제 2 출력은 중간 계수 및 제 1 출력(147)을 계산하는데 이용되는 매칭한 중간 심볼이다. 다수의 짝수 계수들이 이용될 때, 두 개의 중간 계수들은 동일한 값을 가질 수 있고 제 1 출력(147)을 계산하는데 이용되는 매칭한 중간 심볼들 둘 다와 함께 이용될 수 있다. 각각의 타이밍에서의 출력들 둘 다의 필터 예측기의 새로운 심볼 입력들은 (146)에 의해 발생된다. 각각의 새로운 출력 쌍은 피크 감소 알고리즘 프로세싱 회로(152)로, 기본적으로 심볼-대-심볼 상에 제공된다. 피크 감소 알고리즘 프로세싱 회로(152)는 미리 결정된 최대 허용가능 피크 제한값 L로 예측된 제 1 필터 출력(147)의 크기를 포함한다. 예측된 제 1 필터 출력(147)은 제한값을 초과하고 그 후 피크 감소 알고리즘 회로(152)는 도 6의 필터(126)에 의해 프로세싱한 후 피크 제한값 내에서 유지될 필터 출력에서 결과할 제 2 필터 예측기 출력(145)으로 조정(adjustment)을 계산한다. 이 조정은 그 후 결합기(168)에 의해 기본적으로 심볼-대-심볼 상의, 지연 회로(168)에 의해 지연되는, 대응하는 심볼들에 공급된다. 조정된 피크 심볼 스트림은 그 후 라인(152)을 따르는 출력이다. 다른 알고리즘들의 다양성은 피크 감소 알고리즘 회로(152)에서 이용될 수 있다. 선택된 특정 알고리즘은 특정 응용에 대해 원하는 정확도 및원하는 하드웨어의 이용 가능한 프로세싱 스피드 및/또는 복잡성에 기초될 수 있다. 예를 들어, 많은 응용에서, 적절한 알고리즘은 완전히 용인될 수 있고 심볼 트레인에서 원하는 피크 감소를 줄 수 있다.

도 9의 대안적인 실시예가 도 10에 도시되어있고, 여기서 도 9의 필터 예측기(146), 지연(166) 및 결합기(168)는 필터 예측기의 부분으로서 통합된다. 피크 감소 알고리즘(152)에 의해 제공된 조정들은 그 후 추후에 예측들 상의 존재하는 조정들을 통합하도록 필터 예측기로 피드백 한다. 이 통합은 필터 예측기 실시예들이 논의될 때, 매우 상세하게 논의될 것이다.

도 11에는, (도 6의) 피크 감소 유닛(122)의 대안적인 실시예가 도시된다. 도 11의 구현은 멀티 스테이지들의 직렬 배열에서 멀티스테이지 피크 감소 유닛을 제공한다.

특히, 도 11에는, 도시된 피크 감소 유닛은 복수의 각각의 스테이지들(320)을 포함한다. 필터 감소 유닛에서의 각각의 스테이지(320)는 특정 필터 출력타이밍에 대응하는 주기적으로 샘플된 필터 계수들의 세트을 이용하여 필터 예측 동작을 적용한다. 예를 들어, 업 샘플링이 심볼들 사이에 9 제로들을 삽입하면, 그 후 동작하는 필터 동작은 각각의 심볼 간격 동안 필터 타이밍 지점들(10)을 포함할 것이 발생한다. 필터 동작의 완전히 적당한 모델을 제공하기 위해서, 각각의 이들 필터 타이밍 지점들은 피크 감소 프로세싱에 포함되는 것이 필요하다. 따라서, 필터 임펄스 응답 함수은 각각의 심볼 간격에 대해 다른 지역들(10)에서 샘플되는 것이 필요하다. 필터 계수 샘플링 지점들(10)의 이 예시는 도면들 12-21에서 특정 임펄스응답 함수에 대해 도시된다. 각각의 이들(10) 도면들은 심볼 간격 내의 다른 필터 계수 샘플 타이밍을 도시한다. 특히, 도(12)는 주기적으로 온-심볼 간격으로부터 -0.5의 타이밍 즉, 음의 타이밍 지시(인터-심볼)에 두 개의 심볼들 오프셋 사이의 중간 지점에서의 심볼 간격 스타팅에서 임펄스 응답 함수의 샘플링을 나타낸다. 도 13은 -0.4의 타이밍으로부터 심볼 간격 시작에서 주기적으로 샘플된 임펄스 응답 함수을 도시한다. 다음, 도면들 12-21은 -0.3에서 +0.4 로부터 연속적인 샘플 타이밍 오프셋들을 도시한다. 따라서, 도면들 12-21은 점증적으로 온-심볼 간격에 대해 대칭적으로 필터 계수 샘플 위치들(10)을 제공한다. 도 11의 피크 감소 유닛의 각각의 스테이지들(320)은 개별적인 샘플 타이밍 지점에서의 필터 예측 동작을 구현한다. 그러므로, 도면들 12-21에서 도시된 특정 임펄스 응답 함수 및 샘플링에 대해, 10개의 분리한 필터 스테이지들(320)은 하나의 도면들 12-21 중 하나에 대응하는 하나의 타이밍 지점에서 필터 예측 동작을 각각 제공하는 것이 제공될 수 있다. 특히, 단계(320-1)는 도 13 등에 도시된 샘플 타이밍에 대한 단계(320-2), 도 13에 도시된 샘플 타이밍에 상응할 수 있다.

도 11 및 도면들 12-21에서의 샘플링 지점들(10) 및 스테이지들(10)이 순수하게 도시적이고, 다수 또는 소수의 샘플 지점들 및 스테이지들이 제공될 수 있다는 것이 또한 이해될 것이다. 또한, 다수의 스테이지들(320)은 업 샘플링 발생의 특정한 총 양에 대응하는 것이 필요하지 않고 소수의 스테이지들 및 계수 샘플 지점들은 업 샘플링 지점들의 특정 양 이상이 이용될 수 있다. 또한, 도 11은 t=-0.5에서 t=0.4까지의 타이밍 순서에서 배열된 각각의 피크 감소 프로세스를 보인다,도 11에서 피크 감소 스테이지들의 타이밍 관계는 어떤 임의의 순서일 수 있다. 게다가, 일부 또는 전체 스테이지들은 피크 감소 프로세싱의 임시 특성들에 의해 초래되는 피크 감소 에러들에 대한 양이 반복될 수 있다.

도 22에는, 피크 감소 유닛의 대안적인 실시예가 병렬 방법에 구현된 멀티-스테이지 피크 감소 프로세싱을 포함하여 도시된다. 도 11에 관련하여 상술된 피크 감소 유닛의 실시예는 직렬 방법에서 멀티-스테이지 피크 감소 프로세스가 구현된다. 도 22에 도시된 실시예에서, 유사한 멀티-스테이지 피크 감소 프로세스는 병렬로 구현된다. 즉, 도 22가 도시된 각각의 단계(360)는 입력 심볼들의 업 샘플링 후 높은 속도 필터링 발생에 대응하는 필터 임펄스 응답 함수의 필터 계수들의 다른 타이밍들에 기초되는 피크 감소 프로세싱을 구현한다. 예를 들어, 도 22에 도시된 각각의 단계(360)는 도면들 12-21에 도시된 다른 타이밍들에서 샘플된 필터 계수들을 이용하는 피크 감소 프로세싱을 수행할 수 있다. 그러나, 도 11의 실시예의 경우에서와 같이, 다른 타이밍들 및 다른 특정 필터 임펄스 응답 함수들은 이용될 수 있고 도 12의 특정 필터 계수들 및 계수 샘플 타이밍들은 순수하게 도시된다. 게다가, 일부 또는 전체 심볼 계수 타이밍들은 피크 감소 프로세싱의 임시 특성에 의해 초래되는 피크 감소 에러들에 대한 양이 반복될 수 있다.

이전에 설명된 도 11의 실시예에서, 멀티-스테이지 피크 감소 유닛에 각각의 연속적인 단계는 이전의 단계로부터 이미 조정된 피크 심볼들로 입력으로서 제공된다. 그러므로, 이전에 조정된 심볼들의 피크 조정의 불필요한 중복은 이 직렬 구현에 의해 회피된다. 도 22의 병렬 구현에서, 바람직하게 멀티-스테이지 피드백 접근은 유사한 결과를 성취하도록 다른 스테이지들로 병렬 피크 감소 스테이지들로부터 피크 감소 값들을 다시 공급하는 것이 이용된다. 특히, 도 22의 상위 분기(top branch), 분기 0의 피크 감소 프로세스는 그것 자신의 내부적인 피크 감소 알고리즘으로부터 피드백을 수신하고 또한 모든 하위 분기들로 이 피드백을 제공한다. 분기 i와 같은, 하위 분기들은 그것 위에 모든 분기들로부터 그것 자신의 내부적인 피크 감소 알고리즘 및 피드백으로부터 피드백을 수신한다. 분기 N-1인, 마지막 분기는 그것 자신의 피크 감소 알고리즘을 포함하는 모든 분기들로부터 피드백을 수신한다. 하위 단계는 도 22에 도시된 것처럼 충분히 조정된 피크 감소 심볼 스트림을 출력한다.

도 23에는, 대안적인 병렬 프로세싱 실시예가 도시된다. 이 실시예는 모든 분기들로부터 피드백을 제외한 도 22의 그것이 각각의 분기들의 피크 감소 유닛들에 제공되는 것에 동일하다. 이 대안적인 실시예는 각각의 계산이 대부분 일반적으로 조정된 심볼들에 기초될 것이기 때문에 각각의 분기로부터 피크 감소 계산들은 개선된다.

피크 감소 프로세싱이 도면들 22 및 23의 실시예에서 병렬로 행해지기 때문에 이전에 설명된 직렬 구현보다 빠르게 행해질 수 있다. 그러므로, 도면들 22 및 23은 임의의 상황에서 나타날 수 있다. 또한, 프로세싱은 더 빠르게 행해질 수 있기 때문에, 도 22의 병렬 구현을 이용하여 피크 감소 프로세싱의 정확성이 증가함에 따라 더 많은 계수들에서 및/또는 더 많은 계수들을 이용하여 필터 예측들을 수행하는 것이 가능할 수 있다.

도 24에는, 도면들 22 및 23의 병렬 피크 감소 유닛의 하나의 단계(360)가 도시된다. 도시된 바와 같이, 단계(360)에 대한 입력 심볼들은 필터 계수 공급(144)으로부터 제공되는 것으로 도시되는, 특정 오프셋-심볼 타이밍에서 필터 계수를 이용하여 필터 예측 프로세싱을 수행하는 필터 예측기(372)에 첫 번째로 제공된다. 필터 계수 공급(144)은 회로에 하드와이어(hardwire)될 수 있거나 피크 감소 유닛의 적절하게 프로그램된 DSP 구현에서의 레지스터와 같은 적절한 메모리의 형태를 취할 수 있다. 위에 지시된 것처럼, 필터 계수들에 대한 특정 오프셋 타이밍은 시스템에서 이용되는 동작 필터의 업 샘플된 속도에서 선택된 샘플 오프셋들 타이밍들에 대응하는 필터 예측기(372)에 공급된다. 따라서, 도면들(12-21)이서 도시된 것처럼 샘플 타이밍들은 각각의 특정 단계(360)에 대한 필터 계수들 공급(144)에 저장될 수 있다.

필터 예측기(372)는 피크 감소 값을 결정하고, 필요하다면, 원하는 제한값에 대한 피크를 감소하는 적절한 피크 감소 알고리즘을 구현하는 피크 감소 알고리즘 회로(152)에 대한, 도 9에 설명된 두 개의 예측되는 필터된 출력들을 출력한다. 계산된 피크 감소 값은 그것 자신의 내부 필터 예측기(372) 및 도면들 22 및 23의 른 병렬 분기들(360-1)의 필터 예측기들에 제공되는 피드백 값로서 단계(360)으로부터의 출력이다.

위에 기재된 것처럼, 다른 알고리즘들의 다양성은 도면들 9, 10 및 24의 피크 감소 알고리즘 회로(152)에서 구현될 수 있다. 하나의 그런 알고리즘은 도 25에도시된다. 도(25)는 모든 입력 계수들을 이용하는 입력 심볼들의 가중된 필터 계수 합과 중간 필터 계수들 및 매칭한 중간 심볼들만이 사용되는 입력 심볼들의 가중된 필터 계수 합에 기초되는 필터 출력을 도시하는 복소 벡터 다이어그램을 도시한다. 이들 두 개의 입력들로부터, 정정 값은 미리 설정한 제한값 L 내의 필터 출력을 위치하도록 적절한 중간 필터 심볼들에 대해 계산된다. 도 25가 도시된 알고리즘은 입력 심볼들에 대한 진폭 에러들만이 유발되도록 특정하게 설계되었다. 일부 통신 시스템들은 페이즈 에러들 보다 많은 진폭 에러들을 허용한다.

특히 도 25에는, 중간 입력 심볼들에 기초되는 필터의 출력이 벡터 A로 도시된다. 중간 입력 심볼들을 포함하는, 다중 입력 심볼들에 기초되는 예측된 필터 출력은 벡터 B에 의해 나타난다. 벡터 D는 이들 두 벡터들의 차이를 이용함으로써 계산된다. 그러므로, 벡터 D는 손실한 중간 심볼 벡터에서 필터로부터 멀티-심볼 출력을 표현한다. 출력 gA는 D에 부가된 것이 제한 레벨 L로 다시 필터 출력을 얻을 때, 벡터 A의 조정된 이득 버전을 표현한다. 도 25에 도시된 남은 벡터는 이득 g를계산하는데 사용된다, 이들 g는 벡터 계산들의 이하의 시리즈들에 의해 계산된다.

이들 알고리즘은 적당하게 프로그램된 DSP 또는 다른 프로세서의 사용을 통해 도면들 9, 10, 및 24에 도시된 피크 감소 알고리즘 회로들에서 구현될 수 있다. 알고리즘은 벡터 양들의 제곱 루트를 이용하는 것이 포함되기 때문에, 다소 집약적인 계산이 될 수 있고, 그러므로 그럼에도 불구하고 대부분의 경우들에서 적절한 심볼 정정을 제공할 근사한 알고리즘을 이용하는 바람직할 수 있다. 특히, 예측된 출력 B와 하나의 심볼 출력 A 사이에 차이가 비교적 작다고 가정하면, 위 식에서의, 즉, D는 작다. 이하의 근사한 식은 제한값 L로 필터 출력이 감소하는데 필요되는 이득 g를 계산하는데 사용될 수 있다.

작은 "D"에 대해,

(2)

위의 정확하거나 근사한 알고리즘을 이용하여 계산된 이득의 값은 그 후 도 9에서 도시된 결합기(168)에 공급된다. 결합기는 단순히 출력 벡터 A가 생성되는 이득 g 및 입력 심볼을 멀티플라잉하는 곱셈기 회로(multiplier circuit)가 될 수 있다. 대안으로, 결합기는, 식 (1) 및 식 (2)에서 나타난 이득 계산들이 이하 식 (3)을 통해 제공된 벡터 조정으로 변경되면, 덧셈 회로로 변형될 수 있다. 값는 도 25에 벡터 A가 생성되는 중간 심볼들 상에서의 필터에 의해 공급된다.

위에 기재된 바와 같이, 다른 알고리즘들의 다양성은 제한값 L 내의 예측된 필터 출력을 위치하는 심볼 조정을 계산하는데 사용된다. 그런 하나의 부가적인 알고리즘은 부가를 통해 중간 입력 심볼들에 결합되는 정정 벡터의 계산을 보인 도 26에 관련하여 도시된다. 알고리즘은 부가된 전체 왜곡 에너지를 최소화하기 위해 페이즈 에러들을 허용하는 조정에서 도 25와 다르다. 특히, 도 26에 도시된 바와 같이, 벡터들 A, B 및 D는 도 25에 관련한 것은 같이 동일한 의미를 가진다. 도 26에서, 값 C는 제한값 L에서 그것을 위치하도록 예측된 필터 출력으로 만들어진 부가적인 조정이다. 조정 벡터들의 다양성은 제한값 L에서 결과한 벡터를 위치하도록 부가될 수 있지만, 입력 심볼들로 만들어지는 임의의 변화들이 잠재적으로 신호에서 일부 왜곡에 결과하기 때문에, 벡터 C의 크기 및 정정의 양이 최소화되는 것이 바람직하다. 도 26에 도시된 벡터들의 공급한 기본 벡터 대수(algebra)는 제한 값 L 내의 감소된 원하는 피크 출력을 얻도록 중간 심볼 필터 출력에 적용될 정정 C를 결정하는 다음 식에 결과한다:

심볼 조정에 부가하기 전에, 위에 벡터는 벡터 C를 계산하는데 사용되는 중간 심볼들에 공급되는 역 필터 이득(inverse filter gain)에 의해 조정된 이득이여야 한다. 피크 감소에 대한 심볼들을 조정하기 위해 결과한 알고리즘들은 식 (5)에 주어진다. 이 알고리즘은 적절하게 프로그램된 DSP 하드웨어 또는 구현된 소프트웨어 회로에서 구현될 수 있다.

상기 식 (5)에 계산된 정정 벡터 값은 그 후 도 9에 도시된 결합기(168)에 공급된다. 결합기는 단순히 출력 벡터 A를 생성하는 중간 심볼들에 벡터 C를 더하는 덧셈 회로일 수 있다. 대안으로, 결합기는 식 (4)에 나타난 벡터 계산이 이하의식 (6)을 통해 제공된 이득 조정으로 변경되면, 곱셈기 회로로 바뀔 수 있다.

도면들 25 및 26에 도시된 두 개의 알고리즘들은 개별적으로 본래 순수하게 도시할 수 있고, 다른 알고리즘들의 다양성은 도면들 9, 10 및 24에 도시된 피크 감소 알고리즘 회로(152)를 포함하는 DSP 또는 다른 회로에서 구현될 수 있음 이 기술분야에서 숙련된 자들에 의해 이해되어야 할 것이다.

도면들 27 및 28에는, 본 발명에 따른 피크 감소 프로세싱의 예들이 두 개의 복소 벡터 다이어그램들로 도시된다. 도면들 27 및 28은 하나의 중간만이 조정되는 경우에 적용된다. 그러나, 도시된 입력 심볼은 두 개의 중간 심볼들의 결합을 표현할 수 있다. 도면들 27 및 28에 도시된 바와 같이, 입력 심볼들은 필터 예측기 프로세싱에 제공된다. 필터의 출력이 타이밍에서 많은 심볼들 상에 의존되기 때문에, 곧 조정된 중간 신호가 아닌, 출력은 타이밍에 부근의 심볼들의 영향을 표현하는 중간 심볼 및 원으로서 표현될 수 있다.

중간 심볼이 둘 다의 예시들에서 초기에 제한값을 초과하지만, 도 27의 예시에서, 필터된 출력들을 표현하는 원의 일부분은 사실상 제한 라인 내에 위치한다. 그러므로 이들 출력 값들은 피크 감소 프로세싱에 영향받지 않는다. 도면들 27 및 28의 복소 다이어그램들에서 굵은 선으로 도시된, 출력들의 나머지(remainder)는 필터된 심볼이 제한 라인을 초과하는 범위에서 변화하는 양에 의한 피크 감소 프로세싱에 이용된다. 이 심볼들은 그 후 다시 조정되고, 그래서 예측된 필터 출력은 그 후 도면들 27 및 28에서 제한 라인의 굵은 선의 부분들에 의해 도시된 것처럼, 제한 라인으로 다시 이용된다. 그러므로, 심볼들이 피크 제한 프로세싱을 요구하지 않는 심볼들이 터치되지 않은 나머지가 있고, 그것에 의해 그런 감소를 통해 감소된 임의의 왜곡을 감소하지만, 그러나 또한 심볼들은 제한값 내의 필터된 출력들이 위치하는데 필요한 피크 감소의 최소량이 제공된다. 반대로, 심볼들은 초기에 필터 예측이 필터 출력이 제한값을 초과할 것을 보이면, 조정된 피크가 될 피크 감소 프로세싱을 요구하는데 나타나지 않을 것이다. 따라서, 본 발명이 동일한 타이밍에서 최소화한 왜곡이 심볼 트레인으로 감소되는 동안 매우 효과적인 신호 피크 감소를 제공하는 것이 이해될 것이다.

도면들 29에서 35는 식들(1), (2), (3), (5), 및 (6)에 주어진 알고리즘들을 이용하는 피크 감소 유닛들의 다른 실시예들을 도시한다. 도면들 29, 30, 32 및 34는 도 9에 도시된 피크 감소 프로세싱을 나타낸다. 도면들 31, 33 및 35는 도 10에 도시된 감소 프로세싱을 나타낸다. 도면들 23 및 24에 도시된 병렬 프로세싱의 예시는 도면들 36A 및 36B에 주어질 것이다.

도 29에는, 식 (1)을 이용하여 피크 감소 유닛의 실시예는 개략도에 도시된다. 도 29에 도시된 바와 같이, 멀티탭 필터(multitap filter)(200) 이용은 유리하게 도면 9에 도시된 지연 회로(166)와 필터 예측기 회로(146)를 결합할 수 있다. 필터(200)는 도 29의 특정 실시예에 도시된 식 (5)의 복수의 개별적인 메모리 레지스터들(202)을 포함한다. 그러나, 부가적인 또는 소수의 지연 메모리레지스터들(delay memory registers)은 제공될 수 있고, 일반적으로 그런 N 메모리 레지스터들(202)은 N 요소 쉬프트 레지스터 형성을 제공할 것이 이해되어야 할 것이다. 메모리 레지스터 출력을 태핑(tapping)함으로써, 예를 들어, 중간 메모리 레지스터에서, 지연된 심볼 트레인은 피크 정정이 결합기(168)에서 기본적으로 정확하게 타이밍된 심볼-대-심볼 상에서 행해질 수 있도록 제공될 수 있다. N 구성요소 메모리 레지스터들로부터의 그런 지연된 출력은 라인(205)에 의해 도시되고, 따라서, 도 9에 도시된 지연 회로(168)의 출력에 상응한다. 라인(204)에 따라 제공되는 출력은 중간 필터 계수를 가지고 곱셈한 후 중간 지연 단계의 탭(tap)으로부터 유도된다. 이 라인은 도 29에서 도시한 것처럼 피크 감소 알고리즘 프로세싱 회로(152)로 제공되는 필터된 중간 심볼 출력(도 9에 라인(145) 및 도 29에 벡터 A)를 나나낸다. 각각의 메모리 레지스터들(202)로부터의 지연된 출력들은 또한 거기에 입력으로서 대응하는 필터 계수를 수신하는 대응하는 곱셈기(206)에 제공된다. 따라서, 각각의 필터 계수는 대응하는 지연 단계(202)로부터 심볼 출력을 곱하는, N=1에서 5, 이득으로서 동작한다. 필터 계수들는 도면들 9 또는 11의 프로세싱에 단계가 나타나는 것에 의존하는 도 8 또는 도면들 12-21에 도시되는 임의의 심볼 간격 계수들에 상응할 수 있다. 물론, 다른 필터 응답 함수들의 다양성은 예측된 특정 필터에 의존하여 사용될 수 있고, 따라서 계수들은 변할 것이다. 또한, 부가적인 계수들은 자연적으로 순수하게 도시적인 다섯 개의 계수들의 예시를 가진 임펄스 응답 함수으로부터의 임의의 심볼 간격에 사용될 수 있고, 다소의다섯 개의 계수들이 이용된 프로세싱 시스템 및 원하는 정확성의 속도와 마찬가지로 모델된 특정 임펄스 응답 함수에 의존하는, 특정한 구현을 위해 이용될 수 있는 것이 이해될 것이다.

여전히 도 29을 참조하면, 곱셈기 회로들(206)로부터의 출력들은 복수의 출력들을 더하고 라인(210)을 따라 그것들을 제공하는 덧셈 회로(208)에 제공된다. 라인(210)에 따르는 출력은 특정 심볼 간격에서 사용되는 심볼들의 가중된 필터 계수 합에 상응하고, 따라서 간격에서 심볼 상의 필터 충돌에 상응한다. 이 예측된 필터 심볼 출력은 피크 감소 알고리즘 회로(152)로의 입력으로서 라인(210)을 따라 제공된다. 또한, 피크 감소 알고리즘 회로(152)는 위에 공지된 것처럼 라인(204)을 따라 지연된 중간 심볼 필터를 수신한다. 이 지연된 심볼 필터 출력 스트림은 뺄셈 회로(216)로 라인(212)을 따라 제공되고, 알고리즘 프로세서(218)으로 라인(214)을 따라 제공된다. 따라서, 뺄셈 회로(216)는 거기에 하나의 입력으로서 라인(210)에 따라 제공되는 필터된 출력들을 수신하고, 거기에 두 번째 입력으로서 라인(212)을 따라 지연된 중간 심볼 필터 출력들을 수신한다. 뺄셈 회로(216)는 알고리즘 프로세서(218)로 라인(220)을 따라 다른 심볼-대-심볼값 D(도 25의 터머널러지(terminology)를 이용하는 D=B-A)를 제공하는, 다른 이들 두 개의 출력 스트림들을 이용한다. 알고리즘 프로세서(218)는 라인(220) 및 (224)를 따라 두 개의 입력 심볼 스트림들을 수신하고, 또한 입력으로서 제한값 L을 수신한다. 알고리즘 프로세서(218)는 제한값 L 내의 근거 없는 값에서 필터된 출력들을 감소하는 식 (1)를 이용하는 이득 g를 계산한다.

매우 일반적인 경우에서, 뺄셈 회로(216)는 다목적 알고리즘 프로세서를 만들도록 알고리즘 프로세서(218)에 결합될 수 있다. 도 29에서 이 최소 수정과 함께, 다른 알고리즘들의 다양성은 라인들 (204), (210) 및 제한값 L로부터의 출력들 상에 기초되어 사용될 수 있다. 다목적인 경우에서, 식 (2)에 주어진 근사한 알고리즘 또는 식 (6)에 주어진, 도 26에 기초되는 알고리즘은 이용될 수 있다.

도 29에 도시된 특정한 경우 또는 상술된 일반적인 다목적의 경우에서, 알고리즘 프로세서(218)로부터 계산된 이득값 g는 선택 스위치(230)에서 라인(232)을 따르는 출력이다.

여전히 도 29를 참조하면, 또한 라인(210)을 따라 제공되는 필터된 출력 스트림은 진폭 검출 회로(222)에 제공된다. 진폭 검출 회로(222)는 필터된 출력들의 진폭, 즉, 출력을 포함하는 복소 벡터 양의 절대 값을 결정하고, 진폭은 라인(224)을 따라 출력으로서 제공된다. 이 진폭은 제한값 L에서 필터된 심볼들의 진폭을 비교한다. 필터된 심볼의 진폭이 제한값 L을 초과하면, 비교기(226)로부터의 출력은 제 1 값(예를 들어, "1")을 이용한다. 필터된 심볼의 진폭이 제한값 L보다 적으면, 그 후 비교기(226)으로부터의 출력은 제 2값이다(예를 들어, "0"). 이 값, 즉, "0" 또는 "1"은 그 후 선택 스위치(230)로 라인(228)에 따른 출력으로서 제공된다. 라인(228)이 따른 선택 스위치(230)로의 입력은 "0"이고, 그 후 선택 스위치(230)으로부터의 출력은 결합기(168)로 라인(205)을 따라 제공되는 심볼 스트림 상에 영향을 갖지 않는 유닛 신호이다(도 29의 특정 실시예에서 곱셈기로서 도시됨). 선택 스위치(230)에서 라인(228)을 따라 제공되는 신호가 제한값 L을 초과하는 필터된심볼값에 대응하는, 하나이면, 그 후 알고리즘 프로세서(218)로부터 제공되는 계산된 이득값 g는 곱셈기(168)로의 출력이다. 이 방법에서, 라인(205)에 따라 제공되는 심볼 스트림은 기본적으로 심볼-대-심볼 상의 필요 및 적당하게 조정된 피크 심볼들이 라인(154) 상의 출력이 되면, 알고리즘에 의해 계산된 적절한 값에 의해 감소된 이득이 될 것이다.

도 29에 도시된 다양한 구성요소들이 독립적으로 하드웨어, 소프트웨어, 즉, 적당하게 프로그램된 DSP 또는 다른 프로세서로서 구현될 수 있거나, 하드웨어 및 소프트웨어의 결합으로서 구현될 수 있다. 예를 들어, 하드웨어로서 구현될 필터(200)에 대해 유리할 수 있지만, 반면, 알고리즘 프로세서(218)를 적당하게 코드된 DSP 프로세서로서 구현된다. 대안으로, 알고리즘 프로세서(218)의 회로는 프로그램 가능한 게이트 어레이 회로(gate array circuit)로서 구현될 수 있다. 또한, 필터(200) 및/또는 다른 회로(216) 및 진폭 검출기(222)는 게이트 어레이 회로로서 구현될 수 있고 회로(218)에 기초되는 프로세서에 결합될 수 있다. 그러므로, 도 29에 도시된 회로의 구현들의 다른 결합들의 다양성이 가능하다는 것이 이해될 것이다.

도 30에는, 도 29에 도시된 피크 감소의 대안적인 실시예가 도시된다. 도 30의 실시예에서, 피크 감소 알고리즘은 입력 심볼들에 적용되는 피크 감소에 대한 근사식을 이용하는 단순화된 피크 감소 알고리즘 회로(152)에서 구현된다. 특히, 도 30에 특정 실시예는 제한값 L로 그것을 가져오는 심볼 벡터에 적용하는 이득 g에 대한 근사 계산을 제공하기 위해 기술된 식 (2)을 구현할 수 있다.

잘 알 수 있는 것처럼, 식은 제한값 L, 중간 심볼 필터 출력 A의 진폭, 및 예측된 필터된 출력 B의 진폭을 포함하는 비교적 간단한 계산들을 포함한다. 도 30에 도시된 피크 감소 알고리즘 회로(152)의 회로에 대한 이 식의 비교는 회로 (222), (250), (252), (254), 및 (256)이 간단한 방법에서 구현 식(2)을 구현하는 것을 보인다. 특히, 진폭 검출 회로(250)와 함께 라인(204)은 중간 심볼 필터 출력 A의 진폭을 제공한다. 예측된 필터된 출력은 예측된 필터된 출력 B를의 진폭을 결정하는 필터(200)에서 진폭 검출 회로(222)까지 제공된다. 이들 두 개의 진폭들은 뺄셈 회로(252)에 제공되고, 값를 제공하도록 심볼 진폭들의 뺄셈을 수행한다. 덧셈기 회로(254)(회로(252)가 그것의 입력을 바꿀 때, 뺄셈 회로가 될 수 있음)는 그 후 회로(252)에서 제한값 L까지 제공되는 이 값을 더한다. 회로(250)로부터 제공된 필터된 중간 출력은 또한 위의 식 (2)에 의해 주어진 근사 피크 감소 이득 g를 제공하도록 회로(254)의 출력을 수신하는 나눗셈 회로(256)에 제공된다.

그러므로, 피크 감소 알고리즘 회로(152)에 대해 도 30에 도시된 회로 구현은 하드웨어에 쉽게 제공될 수 있는 비교적 간단한 구현을 제공하는 것이 이해될 것이다. 이 하드웨어는 프로그램 가능한 게이트 어레이 또는 다른 하드웨어 구현을 만들거나, DSP 또는 다른 프로세서에서 구현되는 비교적 간단한 프로그램에서 이용할 수 있다. 도 30에 도시된 구현의 이 비교적인 간단함은 비용 및/또는 유리한 속도를 가질 수 있고, 특정한 응용들에서 양호하게될 수 있다. 도 30에 도시된 실시예에서의 회로의 나머지는 도 29에 도시된 것처럼 상세하게 도시될 수 있고, 위에상술된 것처럼 정확히 동일한 방법에서 동작할 수 있다. 그러므로, 공통 회로의 동작은 도 30의 실시예를 기술하기 위해 반복되지 않을 것이다.

도 31에는, 피크 감소 유닛의 대안적인 실시예가 도시된다. 도 31의 실시예는 필터 왜곡 동작의 정확성이 증가하도록 필터 예측기로 피크 감소 알고리즘 회로(152)의 출력으로부터 피드백을 이용한다. 그러므로, 도 31은 도 10의 하나의 실시예를 표현한다. 특히, 미리 기술된 실시예들에서와 같이, 필터 예측기 및 지연 회로는 바람직하게 입력 심볼들을 수신하고, N 구성요소 쉬프트 레지스터로서 동작하는 복수의 메모리 레지스터들(202)을 통합하는 유한 구성요소 필터(finite element filter)(200)에서 결합된다. 도 29의 실시예의 경우에서와 같이, 메모리 레지스터의 출력은 또한 거기에 입력들로서 필터 계수들을 수신하는 곱셈기 회로들(206)에 제공된다. 곱셈기 출력들은 또한 도 29의 실시예의 경우들에서와 같이 필터된 출력 심볼들을 제공하도록 가산기 회로(208)에 제공된다. 도 31에 도시되는 피크 감소 알고리즘 회로(152)는 또한 도 29에 상응하지만, 이전의 실시예들에 관련하여 위에 논의되었던 것처럼 다른 알고리즘들의 다양성을 구현하도록 수정될 수 있다.

도 29의 실시예와는 반대로, 도 31에서, 피크 감소 알고리즘 회로(152)의 출력은 필터(200)로 다시 공급된다. 특히, 피크 감소 알고리즘 회로(152)의 출력은 필터(200)의 N 단계 메모리 레지스터들의 중간 지연 단계의 출력에 회로(152)에 의해 계산되는 피크 감소 출력 이득을 제공하는 곱셈기(168)로 라인(262)을 따라 다시 제공된다. 결과적으로, 메모리 레지스터들의 다운스트림 스테이지들에 제공된곱셈기(168)의 출력은 이미 감소된 이득 심볼값을 포함한다. 이것은, 감소된 이득 심볼들이 필터(200)에 의해 필터된 심볼의 계산에 포함될 것이기 때문에 필터(126)(도 6에 나타남)에 의한 동작 프로세싱을 매우 정확하게 반영한다. 그러므로, 도 31에 도시된 실시예는 많은 경우에 매우 정확한 필터 예측을 제공할 수 있고, 일부 응용들에서 바람직할 수 있다.

유사한 피드백 확산은, 식 (2)이 특히 블록 다이어그램인 도 30에서 도시된 실시예에서 만들어질 수 있다. 이 확산은 이 기술에서 숙련된 자들에 의해 쉽게 이해되어야 한다.

위에서 설명된 것처럼, 피드백 수정은 모든 이하의 피크 조정 계산들에 대해 조정된 심볼을 제공한다. 그러나, 종래의 수정인, 미리 조정된 심볼은 조정 타이밍을 선행하는 피크 조정들을 계산하는데 사용되었다. 이것은 조정된 심볼 스트림이 필터(도 6에 (20))를 통해 패스될 때, 조정된 심볼은 조정된 심볼 이전 및 다음 둘 다의 피크 형성에 관여할 것이다. 그러므로, 새로운 피크들은 앞선 조정된 심볼을 만들 수 있다. 이들 새로운 피크들은 피크 조정 프로세스들의 임시적인 또는 선행하지 않는 특성의 결과이다. 도면들 7, 11, 22 및 23에 도시된 피크 감소 프로세스에 단순히 반복하는 각각의 단계는 쉽게 이들 새로운 피크들을 제거할 수 있다.

이득 정정들에 기초되는 심볼 조정들이 기술된 이전의 실시예들은 식들 (1), (2) 및 (6)으로부터 계산될 수 있다. 심볼 조정들은 또한 식들 (3) 및 (5)로부터 계산될 수 있는 부가한 벡터들에 기초될 수 있다. 도 32에 나타난, 부가한 벡터들에 기초되는 심볼들을 조정하는 하나의 실시예가 도시된다. 도 32의 실시예에서,도 9의 지연 회로(166)는 이전에 기술된 실시예들에 유사한 방법에서 필터 예측기 회로(146)의 부분을 구성하는 메모리 레지스터들의 시리즈들의 부분으로서 구현된다. 특히, 필터(200)는, 구성요소 쉬프트 레지스터(7)에 특정한 도시인, N 구성요소 쉬프트 레지스터로서 동작할 수 있는 복수의 메모리 레지스터들(202)을 포함한다. 메모리 레지스터들의 중간 단계의 출력은 결합기(168)로 라인(205)을 따라 지연된 심볼들을 제공하는 출력으로서 탭된다. 결합기(168)는 덧셈기 회로로서 도시된다. 메모리 레지스터 스테이지들의 출력은, 또한 그 단계에 대응하는 특정 심볼 타이밍에서 거기에 입력 필터 계수 값들로서 수신하는 곱셈기 회로들(206)에 제공된다. 곱셈기들(206)은, 유사하게 이전에 기술된 실시예들로, 라인(210)을 따라 예측된 필터 출력 값을 출력하는 덧셈 회로(208)에 제공된다.

라인(210)에 따른 예측된 필터 출력들은 예측된 필터 출력들 상의 특정 피크 감소 알고리즘을 구현하고, 어떤 것이든지, 결합기(168)로, 감소 값을 제공하는 피크 감소 알고리즘 회로(218)에 제공된다. 도 32의 실시예에서, 특별히 간단한 알고리즘은 라인(204)에 따라 필터된 중간 심볼 출력으로부터 입력을 요구하지 않지만, 단순히 라인(210)을 따라 제공되는 예측된 필터 출력들 상에서 동작하는 것이 구현될 수 있다. 또한, 알고리즘은 원하는 제한값 L 및 도시된 특정 실시예에 대한인, 필터 예측기의 중간 탭의 이득을 입력으로서 이용한다. 그런 알고리즘은 도 26에 관련하여 위에 기술된 식 (5)에 상응할 수 있다. 그러나, 다른 알고리즘들는 또한 라인(204)에 따라 제공된 심볼 스트림으로부터 출력을 요구하고 도 32에회로(152)에 그런 입력의 가능성은 그런 대안적인 실시예의 경우에 이해된다. 단지 그런 알고리즘은 식 (3)에 값 g 가 식 (1)에서 계산되는 식 (3)에 주어진다.

회로(152)의 도시된 실시예에서, 라인(210)에 따라 제공된 예측된 필터의 진폭은 진폭 검출 회로(222)에 의해 결정된다. 이것은 예측된 필터 출력 값들을 임계치 L에 비교하는 비교기(226)로 제공된다. 또한 예측된 필터 출력들은 예측된 심볼 상에서 동작하는 도시된 특정한 실시예 또는 다른 적당한 알고리즘에 대한 식을 구현하는 적당하게 프로그램된 DSP 또는 다른 프로세서가 될 수 있는 알고리즘 프로세서 회로(218)에 제공된다. 대안으로, 알고리즘 프로세서(218)는 게이트 어레이 구조 또는 다른 하드웨어 구현에서 구현될 수 있다. 알고리즘 프로세서(218)로부터의 출력은 또한 비교기(226)의 출력을 수신하는 선택 스위치(230)에 제공된다. 예측된 심볼값이 임계값 L보다 크면, 그 후 비교기로부터의 출력은 스위치(230)가 비교기(168)로 피크 정정 값을 출력하도록 만든다. 한편, 예측 심볼값이 제한값 L 보다 작거나 동일하면, 그 후 선택기 스위치(230)로의 비교기의 출력은 심볼 스트림으로 피크 조정이 아닌 것에 대응하는 결합기(168)에서 제로 출력을 선택한다.

도 33에는, 도 32의 대안적인 실시예가 도 10에 주어진 것처럼 필터 예측기로 피크 조정의 피드백을 이용하는 것이 도시된다. 특히, 도 33의 실시예에서, 필터(200)는 라인(262)에 따라 피크 감소 알고리즘 회로(218)로부터 다시 공급된 피크 조정값을 수신한다. 도 33에 도시된 필터(200)는 도 32의 경우에서처럼 N 단계 구현에 상응할 수 있고, 그러므로 상세한 기술이 필요하지 않다. 피크 값을 도시한 것처럼, 라인(262)에 따라 제공된 조정은 필터(200)의 부분을 구성하는 메모리 레지스터의 중간 단계 후 구성되어, 도 33에 가산기로서 제공된, 결합기(168)에 제공될 수 있다. 그러므로, 심볼들의 피크 조정은 필터(200)의 예측 가능성에서 부가적인 개선을 제공하는 필터의 연속적인 단계에 포함된다. 다른 필터 구현들은 거기에 메모리 레지스터에서 다른 피드백 위치들에서 유리하게 구현될 수 있음이 이해될 것이다. 그러므로, 도 33에 도시된 특정한 실시예는 순수하게 도시적이고 특성을 제한함으로서 이용되서는 안 된다.

도 34에는, 도 29의 피크 감소 회로 유닛의 대안적인 실시예의 개략도는 도시된다. 이 대안적인 실시예에 대한 정당성(justification)을 이해하기 위해서, 인터-심볼 피크들은 두 개의 부근의 유사한 진폭 심볼들에 의해 지배될 수 있음을 기억해라. 이것은 도 4에 관련하여 위에 기술되었다. 온-심볼 및 인터-심볼 정정들만이 만들어지면, 심볼 프로세싱 후 다수의 상당한 유사한 진폭 심볼들이 있을 것이다. 실제로 도 29에 대응하는 도 34는 지연이 하나의 구성요소이고 필터 메모리 레지스터들에서 중간에 두 개의 근접한 심볼들이 조정되는 것을 제외한다. 중간 계수들 둘 다는 동일한 값을 가진다.

실제로 도 34에 도시한 회로의 구현은 도 29의 그것에 상응하고, 따라서 선호하는 수들은 선호하는 구성요소들에 대해 이용되고, 그러므로, 각각의 구성요소의 특정한 설명은 반복되지 않을 것이다. 도 29에 관련하여 위에 논의된 것처럼, 회로는 멀티-탭 필터(200)를 이용하여, 인터-심볼 간격에서 입력 심볼들 상의 필터 임펄스 응답 효과를 예측하도록 동작하고, 거기에 기초되는 피크 감소 프로세싱을 제공한다. 필터(200)는 일반적으로 이하의 수정들과 함께 도 29에서 필터(200)에상응한다. 곱셈기들(206)으로의, 입력들, N= 1 에서 6은 거기에 도시된 특정 임펄스 응답 함수에 대한 도 8에서 크로스들(crosses)에 의해 도시됨으로써, 인터-심볼 간격 필터 계수들(t=0.5)로부터 선택된다. 도 29에 관련하여 논의된 것처럼, 특정 필터 계수들은 도 8에서 순수하게 특성을 도시하고, 그래서 입력은 거기에 도시된 특정한 인터-심볼값들에 제한되지 않는다. 인터-심볼 피크들에 대해 응답할 수 있는 지배적으로 두 개의 심볼들로 심볼 정정을 제공하기 위해서, 중간 필터 탭들 (202-3) 및 (202-4) 둘 다로부터의 필터 출력은 라인(204)을 만들도록 덧셈 회로(240)에 제공된다. 라인(203)은 도면들 25 및 26에 도시된 하나의 심볼 필터 출력 A에 상응한다. 그 후 피크 조정은 하나의 구성요소 메모리 레지스터(244) 및 곱셈기(242)의 사용을 통해 중간 탭들 둘 다에 적용되는 이득 정정에서 이전처럼 프로세스된다. 따라서, 라인(154) 상의 출력 심볼 스트림이 인터-심볼 간격에 그러나 다른 점에서 도 29에 관련하여 논의된 것처럼 동일한 방법에서 기본적으로 심볼-대-심볼 상에 조정되는 적당하게 조정되는 피크 감소 심볼을 제공한다는 것이 이해될 것이다. 따라서 프로세싱이 바람직하게 도 29에서 처럼 도 34에서 동일하면, 어떤 환경들에서, 도 29로부터의 도 34에 다른 알고리즘을 구현하거나 온-심볼 간격으로부터의 인터-심볼 간격에서의 프로세싱을 수정하도록 원할 수 있다.

도 35에는, 또한 도 31과 관련하여 기술된 방식으로 피드백을 이용하는 도 34의 대안적인 실시예가 도시된다. 특히, 도 35에 도시된 것처럼, 필터(200)는 피크 감소 알고리즘 회로(152)로부터 피드백을 포함한다. 이 피드백 루프는필터(200)의 부분을 구성하는 N 단계 메모리 레지스터들로 라인(262)을 따라 피크 감소 알고리즘 회로(152)에 의해 계산되는 피크 감소에 대한 이득 g를 제공한다. 도시된 특정 실시예에서, 이 다시 공급된 이득은 네 번째 메모리 레지스터의 대응하는 사이드들 상의 곱셈기(168-1) 및 곱셈기(168-2)에 제공된다. 이것은 인터-심볼 피크들의 응답할 수 있는 대부분의 심볼들 사이에 심볼 이득을 삽입한다. 이 구현은 도 8의 특정한 인터-심볼 임펄스 응답 함수 및 필터 지연 스테이지들의 특정한 선택에 기초된다. 그러므로, 메모리 레지스터 스테이지들로 다시 공급된 이득의 다른 삽입들은 다른 필터 구현에서 또는 임펄스 응답 함수을 위해 제공된다. 단계 감소 프로세스의 출력은 도시된 것처럼, 라인(154)을 따라 메모리 레지스터들의 마지막 단계로부터 제공된다. 도 31의 실시에의 경우에서처럼, 메모리 레지스터들로 심볼 감소의 재 공급은 필터(200)의 예측 가능성을 제공할 수 있고, 일부 경우들에서 양호하게 될 수 있다.

도면들 34 및 35는 도면들 29 및 31로 대안적인 실시예들을 기술한다. 유사한 대안적인 실시예들은 도면들 30 및 32로 만들어질 수 있다. 이들 대안적인 실시예들은 선행하는 설명들로부터 이 기술에서 숙련된 자들에 의해 명백해져야 한다.

도면들 36A 및 36B에 나타난, 도 23의 병렬적인 멀티-스테이지 피크 감소 유닛의 상술된 구현은 도시된다. 도 36A에 도시된 특정한 구현은 병렬적인 피크 감소 프로세싱 스테이지들(10)을 포함한다. 그러나, 이것은 순수하게 도시할 수 있고, 더 많거나 더 적은 다수의 스테이지들은 특정한 응용 상에 의존하여 이용될 수 있다. 또한, 미리 언급된 것처럼, 피크 감소의 임시 특성에 의해 초래되는 피크들은스테이지들을 반복함으로써 제거될 수 있다. 병렬적인 프로세싱에서, 이 반복은 -0.5에서 0.4가 이용되는 주기적인 샘플링들을 나타내는 도면들 12내지 21에서 수행될 임펄스 응답 함수의 주기적인 샘플링을 유지함으로써 수행된다. 샘플들은 t=0.5에서 이용되고, t=-0.4에서 이용되는 샘플들에 일치할 것이다. 샘플링 패턴들의 중복(duplication)은 간격 t=-0.5에서 0.5를 통해 연속될 것이다. 이들 반복된 샘플링들은 그 후 병렬적인 라인들(10), (11) 등처럼 도 36A의 하부에 부가될 수 있다.

각각의 단계는 도시된 것처럼 심볼들 사이의 타이밍에 대응하는 타이밍에 의해 심볼 스트림을 지연하는 것 중 하나인 각각의 메모리 레지스터들(378)의 시퀀스로서 구현될 수 있는 지연 회로(370)를 포함한다. 이전처럼, 탭들은 메모리 레지스터들에 저장되는 심볼들의 가중된 필터 합을 계산하도록 이들 메모리 레지스터들로부터 이용된다. 도 36A에 도시된 것처럼, 부가적인 지연 메모리 레지스터는 성공적으로 병렬적인 스테이지들에 부가되어야 한다. 이들 지연 레지스터들은 병렬적인 스테이지들로부터 피드백 심볼 조정들의 적당한 타이밍들에 대해 허용한다.

각각의 병렬적인 지연 단계, i=0에서 10, N=0에서 7로부터의 개별적인 탭들은 개별적인 필터 계수들으로 두 번째 입력들로서 수신하는 곱셈기(206)(도 36B에 나타난, i 번째 단계에 대한 필터 예측이 도시됨)로 출력들을 제공한다. 곱셈기들(206)의 출력들은 메모리 레지스터들에 저장된 심볼들의 가중된 필터 계수 합을 제공하는 덧셈 회로(208)에 제공된다. 그러므로, 라인(210)에 따른 출력은 존재하는 필터 계수들에서 필터 출력(도 6의 (126))의 출력을나타낸다.

라인(210)에 따라 제공되는 필터 예측기(200)의 출력은 피크 감소 알고리즘 계산 회로(218)에 제공된다. 도시된 특정한 구현에서, 피크 감소 알고리즘 계산기 회로는 라인(210)을 따라 예측된 필터된 출력들을 수신하고, 그것의 진폭을 검출하는 진폭 검출 회로(222)를 포함한다. 예측되는 필터된 출력들의 검출된 진폭은 또한 미리 결정된 제한 값 L 및 중간 필터 탭 이득를 수신하는 비교기(226)에 제공된다. 선행하는 실시예들의 경우처럼, 예측되는 필터된 심볼값이 초과하면, 만들 수 있는 스위치 신호 이상의 제한값이 선택기 스위치(230)에 제공된다. 한편, 예측되는 필터된 심볼값은 제한값보다 작거나 또는 같으면, 스위치(230)는 피크값, 예를 들어, 도시된 실시예에서 제로값을 조정하지 않는 출력을 제공하도록 만들어진다. 예측된 필터 출력들은 또한 다수의 적당한 피크 감소 알고리즘들 중 임의의 구현일 수 있는 알고리즘 프로세서(218)에 제공된다. 도시된 특정 구현에서는 제한값 L인, 예측되는 필터된 심볼값들, 및 회로가 식 (5)의 그것이 될 수 있는 것으로 구현된 적당한 알고리즘인, 필터 예측기의 중간 탭에 적용되는 이득으로서만 수신된다. 그 후 알고리즘 프로세서(218)의 출력은 선택기 스위치(230)가 비교기(226)에 의한 그런 출력을 위해 만들어지면, 다른 스테이지들로 피드백 피크 감소값로서 제공된다.

각각의 병렬적인 분기(branch)는 피드백 심볼 조정을 생성한다. 이들 피드백 조정들은 최저 심볼값들이 앞으로 필터 예측들에 포함될 수 있다. 분기들의 피드백은 두 가지 방법에 의해 구현될 수 있다. 이들 두 가지 방법들은 도면들 22 및 23에 도시된다. 도면 26은 도면 23에 도시된 실시예의 구현을 보인다. 각각의 병렬적인 분기의 심볼 조정은 모든 병렬적인 분기들에 제공된다. 낮은 분기들로부터의 피드백은 피드백이 탭된 최종 메모리 레지스터 다음에 발생할 수 있기 때문에 상위 분기들에서 도시되지 않는다. 도 36은 각각의 분기의 피드백이 그것 자신 및 모든 하위 분기들로 다시 공급되면, 도 22를 표현하도록 수정될 수 있다. 도 22의 실시예는 모든 분기들의 앞으로 예측들이 현재 최상의 심볼값에 기초되지 않을 수 있기 때문에 도 23 보다 적게 정확하다. 그러나, 도 23은 효과적인 피크 감소를 제공한다.

이 기술분야에서 숙련된 자들은 도 36A 및 36B가 다른 병렬적인 스테이지들로부터 부가적인 피드백의 결과를 가진 도 33의 병렬적인 구현을 도시하는 것을 이해해야 한다. 또한, 이 기술분야에서 숙련된 자들은 마찬가지로 위의 병렬적인 실시예에서 사용하기 위해 수정될 수 있다.

또한, 이 기술분야에서 숙련된 자들은 도면들 22, 23 및 36A에서 도시된 병렬적인 구현들이 또한 하나의 긴 멀티-스테이지 쉬프트 레지스터에서 각각의 메모리 레지스터의 멀티들 탭스-오프(multiple taps-off)를 제공함으로써 제공될 수 있다. 그 후 피드백 정정은 대응하는 필터 계수들에 관련하는 피드백 탭들을 적당하게 그룹화함으로써 도면들 24 및 36B에 도시된 방법에 의해 병렬로 계산된다. 계산된 피드백 값들은 그 후 도면들 36A 라인(9)에 도시된 것처럼 피드백 지점들로 다시 공급될 수 있다.

본 발명의 다수의 다른 실시예들은 다양한 도면들에 관련하여 기술되었다. 그럼에도 불구하고, 부가적인 실시예들의 다양성이 본 발명의 가르침 내에서 가능할 수 있는 이 기술에서 숙련된 자들에 의해 이해되어야할 것이다. 예를 들어, 특정 알고리즘들을 구현하는 특정 회로들의 다양성은 본 발명의 가르침들 및 모든 가능한 회로 구현 또는 모든 가능한 알고리즘들의 계산의 철저한 리스트를 보호하는 공간 제한들을 이용하는 것이 제공된다. 다른 가능한 수정들 및 부가적인 실시예들의 다양성은 또한 분명히 가능하고 본 발명의 범위 내에 있다. 따라서, 기술된 특정 실시예들 및 구현들은 특성 내의 어떤 인식 제한에서 보여질 수 없고 단지 본 발명의 도시적이다.

또한, 본 발명의 도시된 피크 감소 시스템 및 방법이 CDMA 또는 WCDMA 셀룰러 네트워크와 같은 그런, 확산 스펙트럼 통신 시스템에서 구현됨으로써 도시되었지만, 그런 것은 본 발명의 하나의 양호한 응용을 제공하고, 본 발명의 피크 감소 시스템 및 방법에 대한 다른 응용 및 환경들이 또한 가능하다는 것이 이해되어야 한다. 예를 들어, 본 발명의 피크 감소 시스템 및 방법은 또한 확산 스펙트럼 통신 시스템이 필요하지 않은 멀티-캐리어 셀룰러 기지국에서 유리하게 이용될 수 있다. 따라서, 본 발명의 피크 감소 시스템 및 방법에 대한 기술된 특정 응용들 및 환경들은 특성 내의 어떤 인식 제한에서 보여질 수 없고 단지 본 발명은 도시적이다.

Claims

확산 스펙트럼 통신 시스템에 있어서,

함께 결합되는 복수의 분리된 데이터 채널들에 대응하는 데이터 심볼들을 제공하는 확산 스펙트럼 심볼 소스와;

필터 임펄스 응답 함수에 기초하여 필터링 동작을 제공하기 위한 필터와;

상기 확산 스펙트럼 심볼 소스와 상기 필터 사이에 결합되고 상기 확산 스펙트럼 심볼 소스로부터 상기 데이터 심볼들을 수신하는 피크 감소 유닛(peak reduction unit)으로서, 상기 피크 감소 유닛은 상기 필터의 필터 임펄스 응답 함수에 대응하는 필터 계수 값들을 이용하여 예측 필터링된 출력들을 제공하는 필터 예측기(filter predictor), 예측 필터링된 출력들 및 미리 결정된 필터 출력 제한값을 수신하고 예측되고 필터링된 출력이 상기 제한값을 초과하는 양에 기초하여 피크 감소값을 결정하기 위한 피크 감소 계산 회로(peak reduction calculation circuit), 및 피크 감소값들과 데이터 심볼들을 결합하는 결합기를 포함하고, 상기 통신 시스템에 의해 필터링 및 출력되도록 필터에 피크 조정된 심볼들을 제공하는 피크 감소 유닛을 포함하는, 확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 피크 감소 유닛 및 상기 필터 사이에 결합되고 필터링전에 상기 데이터 심볼들의 샘플링 속도를 증가시키기 위한 업 샘플링 회로를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 2항에 있어서,

상기 업 샘플링 데이터 심볼들은 업 샘플된 필터 속도로 필터링되는, 확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 피크 감소 유닛은 상기 결합기(combiner)가 타이밍 동기된 방식으로 한 심볼씩을 기초로하여 상기 피크 감소값들 및 상기 데이터 심볼들을 수신하도록, 데이터 심볼들을 지연하기 위한 지연 회로(delay circuit)를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 2항에 있어서,

상기 필터 예측기는 온-심볼 간격에서 상기 필터 임펄스 응답 함수의 샘플들에 대응하는 필터 계수들의 제 1 세트들 및 인터-심볼 간격에서 필터 임펄스 응답함수의 샘플에 대응하는 필터 계수들의 제 2 세트를 수신하는, 확산 스펙트럼 통신 시스템.
제 5항에 있어서,

상기 피크 감소 유닛은 온-심볼 타이밍에 기초하여 피크 감소를 제공하는 제1 스테이지 및 인터-심볼 타이밍에 기초하여 피크 감소를 제공하는 제 2 스테이지를 포함하는, 확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 결합기는 곱셈기 회로(multiplier circuit)를 포함하고, 피크 감소값은, 상기 데이터 심볼에 의해 곱해질, 피크 감소된 출력 신호를 생성할 조정된 심볼을 제공하는 이득(gain)을 포함하는, 확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 결합기는 덧셈 회로(addition circuit)를 포함하고, 상기 피크 감소값은, 상기 심볼에 더해질 때, 피크 감소된 출력 신호를 생성할 조정된 심볼을 제공하는 값을 포함하는, 확산 스펙트럼 통신 시스템.
제 4항에 있어서,

상기 필터 예측기는 복수의 지연 스테이지들을 포함하는 메모리 레지스터들을 포함하고, 상기 하나 또는 그 이상의 지연 스테이지들은 상기 지연 회로를 포함하는, 확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 필터 예측기는 복수의 지연 스테이지들을 포함하는 메모리 레지스터들을 포함하고, 상기 각각의 지연 스테이지는 분리된 필터 계수 입력에 대응하는, 확산 스펙트럼 통신 시스템.
제 10항에 있어서,

상기 필터 예측기는 상기 메모리 레지스터들을 포함하는 상기 복수의 지연 스테이지들과 수에서 같은 복수의 곱셈기들을 포함하고, 각각의 상기 곱셈기는 상기 필터 계수들 중 하나를 수신하는, 확산 스펙트럼 통신 시스템.
제 11항에 있어서,

상기 필터 예측기는 상기 복수의 곱셈기들의 출력들을 수신하는 덧셈 회로(summing circuit)를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 12항에 있어서,

그것들은 상기 메모리 레지스터들의 N개의 스테이지들, N개의 곱셈기들, 및 N개의 필터 계수 입력들이 있고, N은 상기 필터의 필터 계수들의 수보다 작거나 같은, 확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 피크 감소 계산 회로는 입력 예측 필터링된 출력들의 크기를 검출하기 위한 크기 검출 회로(magnitude detection circuit) 및 상기 입력 예측 필터링된출력들의 크기를 상기 신호 출력 피크 제한값과 비교하기 위한 비교기(comparator)를 포함하는, 확산 스펙트럼 통신 시스템.
제 14항에 있어서,

상기 피크 감소 유닛은 선택기 스위치(selector switch)를 더 포함하고, 상기 선택기 스위치는 비교기에 결합되고, 상기 스위치가 상기 비교기에 의해 인에이블될 때, 상기 피크 감소값이 상기 결합기에 출력되게 할 수 있는, 확산 스펙트럼 통신 시스템.
제 14항에 있어서,

상기 피크 감소 계산 회로는 상기 제한값과 상기 예측 필터링된 출력들에 기초하여 피크 감소 알고리즘을 구현하기 위한 알고리즘 프로세서를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 16항에 있어서,

상기 피크 감소 계산 회로는 뺄셈 회로(subtraction circuit)를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 16항에 있어서,

상기 피크 감소 계산 회로는 나눗셈 회로(division circuit)를 더 포함하는,확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 피크 감소 유닛은 필터 예측기에 상기 피크 감소값들을 제공하는 피드백 루프(feedback loop)를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 19항에 있어서,

상기 필터 예측기는 복수의 지연 스테이지들을 포함하는 메모리 레지스터들을 포함하고, 상기 피드백 루프는 상기 지연 스테이지들 사이의 상기 메모리 레지스터들에 상기 피크 감소값들을 제공하는, 확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 필터의 출력을 수신하도록 결합된 디지털-아날로그 변환기(digital to analog converter)와 상기 디지털-아날로그 변환기의 출력을 수신하도록 결합된 RF 증폭기를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 21항에 있어서,

상기 RF 증폭기의 출력에 결합된 전송 안테나(transmission antenna)를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 1항에 있어서,

상기 확산 스펙트럼 심볼 소스는, 복수의 분리된 디지털 데이터 채널들을 수신하기 위한 복수의 입력 채널들, 상기 분리된 디지털 데이터 채널들에 대한 수에서 동일한 복수의 확산 코드 회로들로서, 각각이 다른 확산 코드를 제공하는, 복수의 확산 코드 회로들, 및 분리한 디지털 데이터 채널들 중 하나와 확산 코드들 중 하나를 곱하고 복수의 확산 스펙트럼 채널들을 제공하기 위한 복수의 곱셈기 회로들을 포함하는, 확산 스펙트럼 통신 시스템.
제 23항에 있어서,

상기 결합된 데이터 심볼들을 만들도록 각각의 확산 스펙트럼 채널들을 함께 결합하는 확산 스펙트럼 채널을 더 포함하는, 확산 스펙트럼 통신 시스템.
확산 스펙트럼 통신 시스템에 있어서,

함께 결합된 복수의 별도의 데이터 채널들에 대응하는 데이터 심볼들을 제공하는 확산 스펙트럼 심볼 소스와;

거기에 입력된 심볼들의 샘플링 속도를 증가시키고 업 샘플링된 심볼들을 제공하기 위한 업 샘플링 회로와;

상기 증가된 샘플링 속도에 기초한 타이밍에 대응하는 복수의 필터 계수들을 가진 필터 임펄스 응답 함수에 기초하여 필터링 동작을 제공하기 위한 필터와;

상기 확산 스펙트럼 심볼 소스와 상기 필터 사이에 결합되고 상기 확산 스펙트럼 심볼 소스로부터 상기 데이터 심볼들을 수신하는 피크 감소 유닛으로서, 상기 피크 감소 유닛은 복수의 피크 감소 스테이지들을 구비하고, 각각의 스테이지는 예측 필터링된 출력들을 제공하기 위해 상기 필터의 임펄스 응답 함수의 일부에 대응하는 필터 계수값들을 이용하여 데이터 심볼들에 대해 상기 필터 효과를 예측하고, 피크 제한값을 초과하는 예측된 필터 출력들에 대해 피크 감소 처리를 제공하고, 상기 피크 감소 유닛은 상기 복수의 피크 감소 처리 후 피크 조정된 심볼들을 상기 통신 시스템에 의해 필터링 및 출력되도록 상기 필터에 제공하는, 피크 감소 유닛을 포함하는, 확산 스펙트럼 통신 시스템.
제 25항에 있어서,

상기 피크 감소 유닛의 상기 복수의 스테이지들은 직렬로 제공되는, 확산 스펙트럼 통신 시스템.
제 25항에 있어서,

상기 피크 감소 유닛의 복수의 스테이지들은 병렬로 제공되는, 확산 스펙트럼 통신 시스템.
제 25항에 있어서,

상기 피크 감소 유닛의 각각의 스테이지는 업 샘플링된 타이밍들의 정수(integral number) 만큼 상기 심볼 속도로부터 오프셋된 타이밍에 대응하는 필터 계수들을 인가하는, 확산 스펙트럼 통신 시스템.
제 25항에 있어서,

상기 피크 감소 유닛의 각각의 스테이지는 상기 임펄스 응답 함수의 일부에 대응하는 필터 계수들을 수신하고, 상기 예측되고 필터링된 출력들을 제공하는 필터 예측기와, 상기 필터 예측기에 의해 제공되는 상기 예측되고 필터링된 출력들에 기초하여 피크 감소값을 계산하기 위한 피크 감소 계산 회로를 포함하는, 확산 스펙트럼 통신 시스템.
제 29항에 있어서,

상기 피크 감소 유닛의 각각의 스테이지는 상기 계산된 피크 감소값들을 수신하고 이들을 상기 입력 심볼들과 결합하기 위한 결합기를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 30항에 있어서,

상기 피크 감소 유닛의 각각의 스테이지는 상기 피크 감소값들 및 지연된 심볼들이 정확한 타이밍에 한 심볼 씩 기초하여 결합되도록 입력 심볼들을 지연하고 상기 결합기에 상기 지연된 심볼들을 제공하기 위한 지연회로를 더 포함하는, 확산 스펙트럼 통신 시스템.
제 30항에 있어서,

상기 결합기는 곱셈기를 포함하는, 확산 스펙트럼 통신 시스템.
제 30항에 있어서,

상기 결합기는 덧셈기를 포함하는, 확산 스펙트럼 통신 시스템.
피크 신호 출력 값들을 감소시키키 위한 시스템으로서, 상기 시스템은 상기 시스템으로부터 신호들을 출력하기 전에 심볼 필터링을 제공하는 필터를 구비하는 통신 시스템에서 사용하기 위해 적응되는 시스템에 있어서,

상기 필터에 의해 필터링하기 전에 심볼들을 수신하고 상기 심볼들에 대해 상기 필터링의 효과를 예측하기 위한 필터 예측기 수단과;

상기 필터 예측 수단에 결합되고, 상기 필터링이 행해진 후 피크 제한값이 초과하도록 예측된 상기 심볼들을 조정하기 위한 수단을 포함하는, 피크 신호 출력 값들을 감소시키키 위한 시스템.
제 34항에 있어서,

상기 필터는 미리 결정된 임펄스 응답 함수들을 가지며, 상기 필터 예측기 수단은 복수의 샘플 포인트들에서 상기 임펄스 응답 함수에 대응하는 필터 계수들을 수신하기 위한 수단을 구비하는, 시스템.
제 34항에 있어서,

상기 통신 시스템은 확산 스펙트럼 셀룰러 통신 시스템인, 시스템.
제 34항에 있어서,

상기 심볼들을 조정하기 위한 수단은 피크 감소값들을 계산하기 위한 수단 및 상기 피크 감소값들을 상기 심볼들과 결합하기 위한 수단을 포함하는, 시스템.
제 37항에 있어서,

상기 계산하기 위한 수단은 DSP(digital signal processor)를 포함하는, 시스템.
제 37항에 있어서,

상기 피크 감소값은 이득(gain)을 포함하는, 시스템.
제 37항에 있어서,

상기 결합하기 위한 수단은 곱셈기 회로를 포함하는, 시스템.
제 37항에 있어서,

상기 결합하기 위한 수단은 덧셈 또는 뺄셈 회로를 포함하는, 시스템.
제 35항에 있어서,

필터 계수들을 수신하기 위한 상기 수단은 샘플 타이밍 및 인터-심볼 샘플 타이밍에서 필터 계수들을 수신하는, 시스템.
제 35항에 있어서,

필터 계수들을 수신하기 위한 상기 수단은 복수의 오프셋 심볼 샘플 타이밍들에서 필터 계수들을 수신하는, 시스템.
제 35항에 있어서,

상기 필터 예측기 수단은 복수의 스테이지들을 포함하고, 각각의 스테이지는 다른 필터 출력 타이밍을 나타나는 다른 필터 계수들을 수신하는, 시스템.
제 44항에 있어서,

상기 스테이지들은 직렬로 구성되는, 시스템.
제 44항에 있어서,

상기 스테이지들은 병렬로 구성되는, 시스템.
시스템으로부터 신호들을 출력하기 전에 심볼 필터링을 제공하는 필터를 구비하는 통신 시스템에서 심볼값들을 조정하기 위한 방법에 있어서,

상기 필터에 의해 필터링하기 전에 심볼들을 수신하고;

상기 심볼들에 대해 상기 필터링의 효과를 예측하고;

예측된 심볼들의 값을 상기 필터링이 행해진 후 피크 제한값을 초과하도록 조정하는 것을 포함하는, 통신 시스템에서의 심볼값들 조정 방법.