KR100458288B1 - Double-Gate FinFET - Google Patents
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Abstract
본 발명은 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 벌크(bulk) 실리콘기판을 이용하되, 채널이 형성되는 바디(body)가 될 실리콘의 Fin액티브 영역이 나노 크기의 폭을 갖도록 하고 기판에 연결되도록 하며, 전류가 흐르는 길이 방향으로 담장처럼 형성되게 함으로써 전기적으로 안정된 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a double-gate FNT device and a method of fabricating the same, and more particularly, to a bulk active substrate using a bulk silicon substrate, wherein the fin active region of the silicon to be a body in which the channel is formed is nano-sized. The present invention relates to an electrically stable double-gate FFT device and a method of manufacturing the same, which are connected to a substrate and formed to form a fence in a longitudinal direction in which current flows.
종래의 이중-게이트 소자는 통상 SOI 실리콘기판을 이용하여 제작하는 데, 이는 웨이퍼 가격이 비싸고 또한 SOI MOS 소자에서 가능한 플로팅 바디 효과나 드레인/소스 사이의 항복접압 강하, off-전류의 증가를 초래하며 기판으로 열전도가 잘 되지 않는 문제가 있다.Conventional double-gate devices are typically fabricated using SOI silicon substrates, which are expensive in wafers and result in floating body effects, breakdown voltage drop between drain / source, and increased off-current, which are possible in SOI MOS devices. There is a problem in that the thermal conductivity of the substrate is not good.
본 발명에서는 SOI 실리콘기판 대신에 벌크 실리콘기판을 사용하되, 채널이 형성되는 바디가 될 Fin액티브 영역이 나노 크기의 폭을 가지며 전류가 흐르는 길이 방향으로 담장처럼 형성되어 벌크 실리콘기판과 연결된다.In the present invention, the bulk silicon substrate is used instead of the SOI silicon substrate, and the fin active region, which is the body in which the channel is formed, has a nano-sized width and is formed like a fence in the longitudinal direction in which current flows and is connected to the bulk silicon substrate.
Description
본 발명은 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 벌크(bulk) 실리콘기판을 이용하되, 채널이 형성되는 바디(body)가 될 실리콘의 Fin액티브 영역이 나노 크기의 폭을 갖도록 하고 기판에 연결되도록 하며, 전류가 흐르는 길이 방향으로 담장처럼 형성되게 함으로써 전기적으로 안정된 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a double-gate FNT device and a method of fabricating the same, and more particularly, to a bulk active substrate using a bulk silicon substrate, wherein the fin active region of the silicon to be a body in which the channel is formed is nano-sized. The present invention relates to an electrically stable double-gate FFT device and a method of manufacturing the same, which are connected to a substrate and formed to form a fence in a longitudinal direction in which current flows.
나노 CMOS 소자 기술은 CPU와 같은 로직 회로와 메모리 기술에 적용되어 엄청난 부가가치를 창출할 수 있는 특성을 갖고 있어 현재 전 세계적으로 연구가 매우 활발하게 진행되고 있다.Nano CMOS device technology has been applied to logic circuits and memory technologies such as CPUs, which can generate tremendous added value.
실리콘 반도체 기술을 이용한 시스템의 크기가 작아지고 낮은 전력소모를 필요로 하면서 소자 크기가 그에 따라 작아져야 한다.The size of the system using silicon semiconductor technology must be smaller and require lower power consumption, while the device size must be smaller accordingly.
이에 부응할 수 있는 가장 경쟁력이 있는 소자 기술이 CMOS 소자 기술이다.The most competitive device technology that can respond to this is CMOS device technology.
이들 소자의 게이트 크기는 현재 계속 스케일링 다운되고 있는데, 그에 따른 문제가 계속 발생하고 있다.The gate size of these devices is currently being scaled down, and problems continue to arise.
가장 큰 문제는 소위 짧은 채널효과(Short Channel Effect)이다.The biggest problem is the so-called short channel effect.
종래의 CMOS 기술은 주로 벌크(bulk) 실리콘기판에서 제작되어 왔다.Conventional CMOS technology has been fabricated primarily on bulk silicon substrates.
벌크 실리콘에서 만들어진 MOS 소자는 50 nm 이하의 게이트 길이로 스케일링다운되면서 공정조건이 매우 민감하게 소자의 특성에 영향을 미치고, 또한 채널 길이가 30 nm 근처에서는 소자의 성능이 실제 회로에 적용되기에는 아직 충분하지 않다.MOS devices made from bulk silicon are scaled down to gate lengths of 50 nm or less, so the process conditions are very sensitive to the characteristics of the device, and at channel lengths near 30 nm, the device's performance is not yet applicable to actual circuits. Not full yet.
인텔(Intel)에서 개발한 30 nm CMOS 소자는 게이트 길이는 30 nm인데, I-V 특성이 종래의 것에 비해 우수하지 않다.The 30 nm CMOS device developed by Intel has a gate length of 30 nm, and the I-V characteristics are not superior to the conventional one.
또한 실제 하나의 소자가 점유하는 면적은 스케일링 다운되지 않는 게이트 옆에 형성된 스페이서 영역 때문에 종래에 비해 줄어들지 않았기 때문에 집적도를 개선할 여지가 적다.In addition, since the area occupied by one device has not been reduced since the spacer region formed next to the gate which is not scaled down, there is little room for improvement in the degree of integration.
이들 벌크 실리콘 기판을 근간으로 하는 MOS 소자 기술에 한계가 생기면서 30 nm 이하의 채널 길이를 갖는 소자를 구현하기 위해 SOI(Silicon On Insulator) 실리콘기판을 근간으로 하는 소자에 대한 연구가 활발하게 진행되고 있다.As the MOS device technology based on these bulk silicon substrates has been limited, researches on devices based on silicon on insulator (SOI) silicon substrates have been actively conducted to realize devices having a channel length of 30 nm or less. have.
종래의 벌크 실리콘기판에서 제작한 소자 구조를 그대로 SOI 실리콘기판에서 제작하여 그 특성을 분석한 연구가 많이 진행되었으나, 실리콘 필름 두께가 얇은 관계로 기생 소스/드레인 저항이 크게 증가하여 소스/드레인 영역에 선택적으로 에피층을 성장해야 한다.Many studies have been conducted to analyze the characteristics of a device fabricated from a conventional bulk silicon substrate as it is on an SOI silicon substrate. However, the parasitic source / drain resistance is greatly increased due to the thin thickness of the silicon film. Selectively grow epitaxial layers.
또한 소자의 바디가 SOI 소자의 특성상 기판과 연결되어 있지 않기 때문에 플로팅(floating) 바디 효과와 열전도가 잘 되지 않아 소자의 성능이 떨어지는 문제가 있다.In addition, since the body of the device is not connected to the substrate due to the characteristics of the SOI device, there is a problem in that the performance of the device is deteriorated due to poor floating body effect and thermal conductivity.
이와 같이 종래의 구조를 SOI 기판에 구현한 것은 벌크에서 구현한 소자에 비해 스케일링 다운 특성이 크게 개선되지 않아, CMOS 소자의 채널길이를 25 nm 또는 그 이하까지 줄이기 위한 가장 적합한 소자구조로 이중-게이트 소자 구조가 등장했다.The implementation of the conventional structure on the SOI substrate does not improve the scaling down characteristics significantly compared to the device implemented in the bulk, and thus is the most suitable device structure for reducing the channel length of the CMOS device to 25 nm or less. Device structures have emerged.
이중-게이트 소자는 전류가 흐르는 채널의 상하(아래와 위)나 좌우(왼쪽과 오른쪽)에 게이트 전극이 존재하여 게이트 전극에 의한 채널의 제어 특성을 크게 개선할 수 있다.In the dual-gate device, gate electrodes are provided on the upper and lower sides (left and right) or left and right sides (left and right sides) of the channel through which current flows, thereby greatly improving the control characteristics of the channel by the gate electrodes.
게이트에 의한 채널의 제어 특성이 큰 경우, 소스와 드레인 사이의 누설전류를 종래의 단일 게이트 소자에 비해 크게 개선할 수 있어 결국 DIBL(Drain Induced Barrier Lowering) 특성을 크게 개선할 수 있다.When the control characteristics of the channel by the gate are large, the leakage current between the source and the drain can be greatly improved as compared with the conventional single gate device, and thus, the drain induced barrier lowering (DIBL) characteristic can be greatly improved.
또한 채널 양쪽에 게이트가 존재하여 소자의 문턱전압을 동적(dynamically)으로 변화시킬 수 있어 채널의 on-off 특성이 종래의 단일 게이트 구조에 비해 크게 개선되고 짧은 채널효과를 억제할 수 있다.In addition, gates are present on both sides of the channel to dynamically change the threshold voltage of the device, thereby significantly improving on-off characteristics of the channel and suppressing short channel effects.
도 1은 종래의 이중-게이트 구조에서 전류가 흐르는 채널의 방향을 100 웨이퍼 표면을 기준으로 해서 간단하게 도식적으로 표현한 도면이다.FIG. 1 is a diagram schematically illustrating a direction of a channel through which current flows in a conventional double-gate structure based on 100 wafer surfaces.
게이트(32)는 바디(채널,34)의 좌우 또는 상하에 형성된다.The gate 32 is formed on the left and right or top and bottom of the body (channel 34).
도 1a는 방향 100 웨이퍼에 수직으로 형성되어 소스/드레인이 상하로 형성되는 일종의 3차원(3-D) 소자로 전류는 상하로 흐른다.FIG. 1A is a kind of three-dimensional (3-D) device in which a source / drain is formed up and down by being formed perpendicular to a wafer in a direction of 100, and current flows up and down.
도 1b는 방향 100 웨이퍼에서 웨이퍼와 같은 면에 채널(34)이 형성되고 그 채널의 아래 위에 게이트(32)가 형성되는 표준 이중-게이트 MOS 소자 구조로 전류는 결정방향 100 면으로 흐른다.1B is a standard double-gate MOS device structure in which a channel 34 is formed on the same surface as the wafer and a gate 32 is formed below the channel in the direction 100 wafer, and current flows in the crystal direction 100 plane.
도 1c는 방향 100 웨이퍼 면과 수직되게 형성된 면에 채널(34)이 형성되어도 1a와는 달리 소스/드레인 영역이 상하로 형성되지 않고 100 웨이퍼 면과 같은 나란한 방향으로 전류가 흐른다.In FIG. 1C, unlike FIG. 1A, although the channel 34 is formed on a surface formed perpendicular to the direction 100 wafer surface, current flows in the same direction as that of the 100 wafer surface without forming the source / drain regions up and down.
도 2는 종래 FinFET 구조를 보이고 있는 것으로, 배선을 위한 금속층은 생략하고 주요 부분만 표시한 것이다.2 shows a conventional FinFET structure, in which only a main part is shown without a metal layer for wiring.
도 2a와 도 2b는 같은 구조로 도 2a는 반투명으로 도 2b는 해칭을 넣어 표시한다.2A and 2B are the same structure, and FIG. 2A is translucent and FIG. 2B is hatched.
도 1c에 해당하는 구조와 전류 방향을 갖고 있다.It has a structure corresponding to FIG. 1C and a current direction.
채널의 양쪽(또는 상하)에 게이트 전극(16)을 두어 소위 짧은 채널효과를 크게 개선할 수 있다.By placing the gate electrodes 16 on both sides (or up and down) of the channel, the so-called short channel effect can be greatly improved.
미설명 부호 2a는 SOI 실리콘기판, 6, 10은 산화막, 12는 게이트 산화막이다.Reference numeral 2a denotes an SOI silicon substrate, 6 and 10 are oxide films, and 12 is a gate oxide film.
상기 도 1b와 도 1c의 특징을 가진 이중-게이트 소자를 구현하기 위한 방법을 자세히 설명하면 다음과 같다.A method for implementing a double-gate device having the features of FIGS. 1B and 1C will now be described in detail.
먼저 그 구현방법은 크게 2가지가 있다.First, there are two ways to implement it.
첫째, 도 1b에서와 같이 전류가 웨이퍼의 표면방향과 같은 방향인 수평으로 흐르는 구조이다.First, as shown in FIG. 1B, the current flows horizontally in the same direction as the surface direction of the wafer.
이 구조에서는 종래의 경우와 같이 채널(34)이 실리콘의 결정방향 100에서 형성되어 종래의 구조에 비해 Si-SiO2계면 특성이 저하되지 않는다.In this structure, as in the conventional case, the channel 34 is formed in the crystal direction 100 of silicon, so that the Si-SiO 2 interface property is not deteriorated compared with the conventional structure.
도 1b의 이중-게이트 소자는 채널(34)의 아래와 위에 게이트(32)가 존재한다.The double-gate device of FIG. 1B has a gate 32 below and above the channel 34.
이 소자 구조는 바디 실리콘 영역의 필름 두께를 얇고 균일하게 제어하여 제작하는 것이 가능하다.This device structure can be manufactured by controlling the film thickness of the body silicon region thinly and uniformly.
채널(34)의 아래와 위에 게이트(32)를 형성하기 위해서는 MEMS(Micro Electro-Mechamical System) 기술을 이용한 웨이퍼 본딩(bonding)과 etch-back 공정을 수행해야 하기 때문에 다소 공정이 복잡해진다.In order to form the gate 32 below and above the channel 34, a wafer bonding and etch-back process using a micro electro-mechanical system (MEMS) technique needs to be performed.
이중-게이트 MOS 소자에서 아주 중요한 요건 중에 하나는 2개의 게이트(32)가 자기정렬되어야 하는데 그렇지 않으면 소자의 특성이 크게 저하된다.One of the very important requirements in a double-gate MOS device is that the two gates 32 must be self-aligned or the device's characteristics will be greatly degraded.
채널(34)의 아래와 위에 게이트(32)를 갖는 도 1b의 소자에서 자기정렬형으로 게이트(32)를 구성하기 위한 연구가 많이 진행되고 있으며, 이들은 재료 및 공정상에서 복잡성을 유발한다.Much research is underway to configure the gate 32 in self-alignment in the device of FIG. 1B with the gate 32 below and over the channel 34, which introduces complexity in materials and processes.
소자의 스케일링 다운 특성을 개선하기 위해서는 채널 실리콘 필름의 두께를 20 nm 또는 그 이하로 줄여야 한다.To improve the scaling down characteristics of the device, the thickness of the channel silicon film must be reduced to 20 nm or less.
이와 같이 20 nm 이하의 두께를 갖는 실리콘 필름을 채널 및 소스/드레인 영역으로 그대로 사용하면 소자의 짧은 채널효과를 개선할 수 있지만 소스/드레인 기생저항을 크게 증가시켜 소자의 특성을 저하시키게 된다.As such, when the silicon film having a thickness of 20 nm or less is used as the channel and the source / drain regions, the short channel effect of the device can be improved, but the source / drain parasitic resistance is greatly increased to degrade the device characteristics.
결국 자기정렬형을 구현하고 소스/드레인 저항을 줄이기 위해 공정의 복잡성을 감수해야 한다.As a result, the complexity of the process is required to achieve self-alignment and reduce source / drain resistance.
둘째, 이중-게이트 MOS를 구현하기 위한 다른 방법은, 도 1c에서와 같이 채널(34)의 양쪽(왼쪽과 오른쪽)에 게이트(32)를 형성하여 소자를 제작하는 방법이다.Second, another method for implementing a double-gate MOS is to fabricate devices by forming gates 32 on both sides (left and right) of channel 34 as shown in FIG. 1C.
상기 도 1c의 MOS 소자를 'FinFET'라고 부른다.The MOS device of FIG. 1C is called a 'FinFET'.
도 1c의 이중-게이트 소자는 SOI 소자 기술에서 채널이 되는 영역(34)의 폭을 나노미터 크기(대개 50 nm 이하)로 패턴을 형성하고 식각하여 게이트 물질을 증착하면 식각된 채널 패턴의 양쪽 측벽이 주 채널영역이 되는 것을 이용하는 것이다.The double-gate device of FIG. 1C forms both the sidewalls of the etched channel pattern by depositing a gate material by patterning and etching the width of the region 34, which is the channel 34, in SOI device technology to nanometer size (typically 50 nm or less). This is to use the main channel area.
상기 구조에서는 전류가 흐르는 채널(34)이 웨이퍼 표면 방향과 수직으로 형성되어 전류가 흐른다.In this structure, a channel through which current flows 34 is formed perpendicular to the wafer surface direction so that current flows.
상기 구조를 구현하는 공정은 게이트(32)가 아래/위에 있는 구조에 비해 공정이 크게 단순화 되는 특징이 있다.The process of implementing the structure is characterized in that the process is greatly simplified compared to the structure in which the gate 32 is below / above.
그러나 표면이 100인 실리콘 기판에 수직으로 형성된 필름의 측면에 전류가 흐르는 채널(34)이 형성되기 때문에 채널의 결정방향은 통상 110이 되어 종래의 100 계면에 비해 계면 특성이 나쁘다.However, since the channel 34 through which current flows is formed on the side surface of the film formed perpendicular to the silicon substrate having the surface of 100, the crystal direction of the channel is usually 110, and the interface characteristics are worse than that of the conventional 100 interface.
이를 해결하기 위해서 웨이퍼의 일차 평탄 지역(primary flat zone)과 45도 방향으로 채널을 형성하면 결정방향 100 실리콘 면에 채널을 형성할 수 있다.In order to solve this problem, if the channel is formed in the 45 degree direction with the primary flat zone of the wafer, the channel may be formed on the 100 silicon plane in the crystal direction.
채널의 실리콘 영역은 나노 패터닝 기술에 의해 정의되기 때문에 아래/위에 게이트가 있는 이중-게이트 소자(도 1b)에 비해 채널이 형성되는 바디 폭의 변화가 상대적으로 커서 소자 특성의 편차가 상대적으로 크게 생겨날 수 있고, 기본적으로 게이트(32)가 채널(34)의 양쪽면에서 자기정렬형으로 형성되는 특징이 있다.Since the silicon region of the channel is defined by nano-patterning technology, the variation in the body width in which the channel is formed is relatively large compared to the double-gate device having a gate above and below (FIG. 1B), which causes a large variation in device characteristics. And basically the gate 32 is self-aligning on both sides of the channel 34.
그러나 소스/드레인은 바디 영역과 같은 나노 폭을 갖기 때문에 기생 소스/드레인 저항이 증가하여 소자의 전류구동능력이 저하된다.However, since the source / drain has the same nano width as the body region, the parasitic source / drain resistance increases, which degrades the current driving capability of the device.
이를 해결하기 위해 소스/드레인이 될 영역에 자기정렬이 아닌 형태로 다결정 실리콘이나 SiGe 층을 증착하고 패터닝하는 공정을 추가하여 기생 저항을 줄이려는 시도가 발표되었지만 그 효과가 크지 않고, 제조 공정의 변화나 공정의 추가가 있더라도 결국 얇은 폭을 갖는 채널과 소스/드레인 영역 사이의 기생저항을 줄이지는 못하였다.In order to solve this problem, attempts to reduce parasitic resistance by adding a process of depositing and patterning polycrystalline silicon or SiGe layers in a form other than self-alignment in areas to be source / drain have been announced. However, the addition of the process did not reduce the parasitic resistance between the thin channel and the source / drain regions.
즉, 종래의 SOI 실리콘기판(2a)에 형성된 이중-게이트 MOS 소자는 웨이퍼의 가격이 벌크 웨이퍼에 비해 훨씬 비싸고 기생 소스/드레인 저항이 증가하는 문제가 있었다.That is, the double-gate MOS device formed on the conventional SOI silicon substrate 2a has a problem that the wafer price is much more expensive than the bulk wafer and the parasitic source / drain resistance increases.
또한 도 2에서 소자의 채널이 형성되는 바디(34)가 SOI 소자의 특성상 SOI 실리콘기판(2a)과 연결되어 있지 않기 때문에 플로팅 바디 문제를 가지고 있고 SOI 실리콘기판(2a)에 형성된 산화막(10)이, 소자에서 발생한 열이 SOI 실리콘기판(2a)으로 전도되는 것을 차단하여 소자의 성능이 떨어진다.In addition, since the body 34 in which the channel of the device is formed in FIG. 2 is not connected to the SOI silicon substrate 2a due to the characteristics of the SOI device, the body 34 has a floating body problem and the oxide film 10 formed on the SOI silicon substrate 2a In addition, the performance of the device is lowered by preventing heat generated in the device from being conducted to the SOI silicon substrate 2a.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 벌크 웨이퍼를 사용하여 가격이 싸고 게이트와 자기정렬되게 소스/드레인에 에피층을 성장하여 기생 저항성분을 줄일 수 있으며 실리콘 구조물인 Fin액티브 영역은 채널이 형성되는 바디이고 벌크 실리콘기판과 연결되어 플로팅 바디 문제를 해결할 수 있을 뿐만 아니라 열전도가 잘 되어 소자의 특성을 향상시킬 수 있는 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법을 제공하는데 그 목적이 있는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is possible to reduce parasitic resistance by growing an epi layer on a source / drain in a low price and self-aligned with a gate using a bulk wafer. The purpose of the present invention is to provide a double-gate FFT device and a method of manufacturing the same, which is a body in which a channel is formed and is connected to a bulk silicon substrate to solve the floating body problem and improve the device properties due to good thermal conductivity. .
상술한 목적을 달성하기 위하여 본 발명은, 벌크 실리콘기판과, 상기 벌크 실리콘기판에 연결되고 벌크 실리콘기판 상부 가운데에 단결정 실리콘으로 형성된 담장 모양의 Fin액티브 영역과, 상기 벌크 실리콘기판 표면에서 Fin액티브 영역의 일정 높이까지 형성된 제2산화막과, 상기 제2산화막 위의 Fin액티브 영역 양쪽 측벽에 형성된 게이트 산화막과, 상기 Fin액티브 영역의 위쪽 표면에 게이트 산화막과 같거나 두껍게 형성된 제1산화막과, 상기 제1,2산화막 위에 형성된 게이트와, 상기 게이트와 겹치는 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에 형성된 소스/드레인과, 상기 소스, 드레인, 게이트의 콘택 부분에 형성된 콘택영역 및 금속층을 포함하는 이중-게이트 ＦｉｎＦＥＴ 소자를 제공하고자 한다.In order to achieve the above object, the present invention provides a bulk silicon substrate, a fence-like Fin active region connected to the bulk silicon substrate and formed of single crystal silicon in the center of the bulk silicon substrate, and a Fin active region on the surface of the bulk silicon substrate. A second oxide film formed to a predetermined height of the first oxide film, a gate oxide film formed on both sidewalls of the Fin active region on the second oxide film, a first oxide film formed on the upper surface of the Fin active region equal to or thicker than the gate oxide film, and the first oxide film; A double-gate FIFNTE including a gate formed on the oxide layer, a source / drain formed on both sides of the Fin active region except for the Fin active region overlapping the gate, and a contact region and a metal layer formed on the contact portions of the source, drain and gate. To provide a device.
상술한 목적을 달성하기 위하여 본 발명은, 벌크 실리콘기판에 단결정 실리콘으로 담장 모양의 Fin액티브 영역을 형성하는 공정과, 상기 벌크 실리콘기판 표면에서 Fin액티브 영역의 일정 높이까지 제2산화막을 형성하는 공정과, 상기 제2산화막 위로 형성된 Fin액티브 영역 양쪽 측벽에 게이트 산화막을 형성하는 공정과, 상기 Fin액티브 영역의 위쪽 표면에 게이트 산화막과 같거나 두껍게 제1산화막을 형성하는 공정과, 상기 제1,2산화막 위에 게이트를 형성하는 공정과, 상기 게이트와 겹치는 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에 소스/드레인을 형성하는 공정과, 상기 소스, 드레인, 게이트의 콘택 부분에 콘택영역 및 금속층을 형성하는 공정을 포함하는 이중-게이트 ＦｉｎＦＥＴ 소자 제조방법을 제공하고자 한다.In order to achieve the above object, the present invention is a process for forming a fin-shaped active region of the fence-like with a single crystal silicon on a bulk silicon substrate, and forming a second oxide film to a predetermined height of the fin active region on the surface of the bulk silicon substrate And forming a gate oxide film on both sidewalls of the Fin active region formed on the second oxide film, and forming a first oxide film on the upper surface of the Fin active region equal to or thicker than the gate oxide film. Forming a gate over the oxide film, forming a source / drain in both fin active regions except the fin active region overlapping the gate, and forming a contact region and a metal layer in the contact portions of the source, drain, and gate It is to provide a method for manufacturing a double-gate FNT device comprising a.
도 1a 내지 도 1c는 종래 이중-게이트 구조에서 전류가 흐르는 채널의 방향을 웨이퍼 표면을 기준으로 해서 간단하게 나타낸 사시도이다.1A to 1C are perspective views schematically showing the direction of a channel through which current flows in a conventional double-gate structure with respect to a wafer surface.
도 2a 및 도 2b는 종래 FinFET 소자의 구조로서 반투명과 해칭을 넣어 표시한 사시도이다.2A and 2B are perspective views showing the structure of a conventional FinFET device with translucent and hatching.
도 3a 및 도 3b는 본 발명에 따른 FinFET 소자의 구조로서 반투명과 해칭을 넣어 표시한 사시도이다.3A and 3B are perspective views of a FinFET device according to the present invention with translucency and hatching.
도 4a와 도 4b는 도 3a의 일반적인 사시도와 그 패턴을 보여주는 평면도이다.4A and 4B are plan views showing a general perspective view and a pattern thereof of FIG. 3A.
도 5a와 도 5b는 본 발명의 다른 실시예에 따른 FinFET 구조를 보여주는 사시도와 그 패턴을 보여주는 평면도이다.5A and 5B are a perspective view showing a FinFET structure and a plan view showing a pattern thereof according to another embodiment of the present invention.
도 6a 내지 도 6d는 도 4를 구현하기 위한 각 마스크 단계를 보여주는 평면도이다.6A through 6D are plan views illustrating respective mask steps for implementing FIG. 4.
도 7은 도 4의 사시도를 채널을 중심으로 해서 수평과 수직 방향으로 자른 단면도이다.FIG. 7 is a cross-sectional view of the perspective view of FIG. 4 cut in the horizontal and vertical directions about a channel. FIG.
도 8은 도 5의 사시도를 채널을 중심으로 해서 수평과 수직 방향으로 자른 단면도이다.FIG. 8 is a cross-sectional view of the perspective view of FIG. 5 cut in horizontal and vertical directions with respect to a channel. FIG.
도 9a 내지 도 9d는 본 발명의 제1실시예에 따라 FinFET 소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.9A to 9D are exemplary views illustrating a process of implementing a body structure of a FinFET device according to the first embodiment of the present invention.
도 10a 내지 도 10d는 본 발명의 제2실시예에 따라 FinFET 소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.10A to 10D are exemplary views illustrating a process of implementing a body structure of a FinFET device according to a second embodiment of the present invention.
도 11a 내지 도 11d는 본 발명의 제3실시예에 따라 FinFET 소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.11A to 11D are exemplary views illustrating a process of implementing a body structure of a FinFET device according to a third embodiment of the present invention.
도 12a 내지 도 12d는 본 발명의 제4실시예에 따라 FinFET 소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.12A to 12D are exemplary views illustrating a process of implementing a body structure of a FinFET device according to a fourth embodiment of the present invention.
도 13a 내지 도 13d는 본 발명의 제5실시예에 따라 FinFET 소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.13A to 13D are exemplary views illustrating a process of implementing the body structure of the FinFET device according to the fifth embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
2a : SOI 실리콘기판 2b : 벌크 실리콘기판2a: SOI silicon substrate 2b: bulk silicon substrate
4 : Fin액티브 영역 6 : 제1산화막4: Fin active region 6: First oxide film
10 : 제2산화막 12 : 게이트 산화막10 second oxide film 12 gate oxide film
14 : 질화막 16 : 게이트14 nitride film 16 gate
18 : 선택적 에피층 20 : 제3산화막18: selective epi layer 20: third oxide film
22 : 버퍼 산화막 24 : 산화방지용 질화막22: buffer oxide film 24: oxidation resistant nitride film
26 : 스페이서 산화막 28 : 필드 산화막26 spacer oxide film 28 field oxide film
30 : 스페이서 32 : 게이트30 spacer 32 gate
34 : 바디(채널) 46 : 콘택영역34: body (channel) 46: contact area
48 : 금속층48: metal layer
이하 본 발명을 첨부된 도면을 참고로하여 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
먼저 본 발명의 기본적인 구성을 살펴보면,Looking at the basic configuration of the present invention first,
벌크 실리콘기판(2b)과,A bulk silicon substrate 2b,
상기 벌크 실리콘기판(2b)에 연결되고 벌크 실리콘기판 상부 가운데에 단결정 실리콘으로 형성된 담장 모양의 Fin액티브 영역(4)과,A fence-like Fin active region 4 connected to the bulk silicon substrate 2b and formed of single crystal silicon in the middle of the bulk silicon substrate;
상기 벌크 실리콘기판(2b) 표면에서 Fin액티브 영역(4)의 일정 높이까지 형성된 제2산화막(10)과,A second oxide film 10 formed on the surface of the bulk silicon substrate 2b up to a predetermined height of the Fin active region 4;
상기 제2산화막(10) 위의 Fin액티브 영역(4) 양쪽 측벽에 형성된 게이트 산화막(12)과,A gate oxide film 12 formed on both sidewalls of the Fin active region 4 on the second oxide film 10;
상기 Fin액티브 영역(4)의 위쪽 표면에 게이트 산화막(12)과 같거나 두껍게 형성된 제1산화막(6)과,A first oxide film 6 formed on the upper surface of the Fin active region 4, the same as or thicker than the gate oxide film 12,
상기 제1,2산화막(6,10) 위에 형성된 게이트(16)와,A gate 16 formed on the first and second oxide films 6 and 10,
상기 게이트(16)와 겹치는 Fin액티브 영역(4)을 제외한 Fin액티브 영역(4) 양쪽에 형성된 소스/드레인과,Source / drain formed on both sides of the Fin active region 4 except the Fin active region 4 overlapping the gate 16;
상기 소스, 드레인, 게이트(16)의 콘택 부분에 형성된 콘택영역(46) 및 금속층(48)으로 이루어진다.The contact region 46 and the metal layer 48 formed on the contact portion of the source, drain, and gate 16 are formed.
상술한 구성에서, 제2산화막(10)의 두께를 20 nm ∼ 800 nm로하여 게이트(16)와 벌크 실리콘기판(2b) 사이의 기생용량 성분을 줄일 수 있다.In the above configuration, the parasitic capacitance component between the gate 16 and the bulk silicon substrate 2b can be reduced by setting the thickness of the second oxide film 10 to 20 nm to 800 nm.
상술한 구성에서, 상기 금속층(48)과 접촉하는 콘택영역(46)을 Fin액티브 영역(4)의 폭이나 게이트(16) 길이보다 크게 하여 소자의 집적도를 개선하고 콘택 저항을 줄일 수 있다.In the above-described configuration, the contact region 46 in contact with the metal layer 48 may be larger than the width of the Fin active region 4 or the length of the gate 16 to improve the integration degree of the device and reduce the contact resistance.
상술한 구성에서, 상기 Fin액티브 영역(4)의 폭을 일정하게 하지 않고 벌크 실리콘기판(2b)에 가까와짐에 따라 제2산화막(10) 내에서 넓어지도록 하여 Fin액티브 영역(4)의 저항을 줄일 수 있다.In the above-described configuration, the fin active region 4 is made wider in the second oxide film 10 as it approaches the bulk silicon substrate 2b without making the fin active region 4 constant. Can be reduced.
상술한 구성에서, 상기 Fin액티브 영역(4)이 상부 폭은 좁고, 하부 폭이 넓은 사다리꼴 모양으로 할 수 있다.In the above-described configuration, the Fin active region 4 may have a trapezoidal shape having a narrow upper width and a wider lower width.
상술한 구성에서, 상기 Fin액티브 영역(4)의 두 상부 모서리를 900℃ 이상의 산화공정, 식각공정 또는 수소 분위기에서의 어닐링을 통해 둥글게 형성하여 소자의 내구성을 향상시킬 수 있다.In the above-described configuration, the two upper edges of the Fin active region 4 may be rounded through an oxidation process, an etching process, or an annealing in a hydrogen atmosphere of 900 ° C. or more, thereby improving durability of the device.
상술한 구성에서, 상기 게이트(16)를 구성하는 물질은 폴리실리콘, 폴리 SiGe, 금속을 사용할 수 있다.In the above-described configuration, the material constituting the gate 16 may be polysilicon, poly SiGe, or metal.
도 3은 본 발명에서 제안한 소자의 구조를 보인다.Figure 3 shows the structure of the device proposed in the present invention.
배선을 위한 금속층은 제외하고 주요 부분만 보인 것으로, 같은 구조를 도 3a는 반투명으로 도 3b는 해칭을 넣어 표시하였다.Except for the metal layer for wiring, only the main part is shown, the same structure is shown in Figure 3a translucent and Figure 3b is hatched.
도 2와 다른 점은 Fin액티브 영역(4)이 플로팅(flaoting)되어 있지 않고 벌크 실리콘기판(2b)에 연결되어 있으며, 이것에 의해 특성이 크게 개선된다.The difference from FIG. 2 is that the Fin active region 4 is not floated and connected to the bulk silicon substrate 2b, whereby the characteristics are greatly improved.
즉, 채널이 형성되는 바디가 벌크 실리콘기판(2b)에 연결되어 기존의 SOI 실리콘기판(2a)에 형성된 소자가 갖는 플로팅 바디 문제가 없고, 또한 소자의 채널에서 생성되는 열이 기존의 구조에 비해 훨씬 쉽게 벌크 실리콘기판(2b)으로 빠져 나갈 수 있다.That is, the body in which the channel is formed is connected to the bulk silicon substrate 2b so that there is no floating body problem of the device formed in the existing SOI silicon substrate 2a, and the heat generated in the channel of the device is lower than that of the conventional structure. It is much easier to get out into the bulk silicon substrate 2b.
또한 SOI 웨이퍼 대신 벌크 웨이퍼를 사용하여 제작하므로 가격면에서도 유리하다.It is also advantageous in terms of cost since it is manufactured using bulk wafers instead of SOI wafers.
도 4a는 본 발명에서 제안한 구조로서, 도 3a와 같은 구조로 비교를 위해 첨가한 것이고, 도 5a는 도 4a의 구조에서 기생 소스/드레인 저항을 줄이기 위한 선택적 에피층(18) 첨가를 추가로 보인 것이다.FIG. 4A is a structure proposed in the present invention, which is added for comparison in the same structure as FIG. 3A, and FIG. 5A further shows the addition of an optional epi layer 18 to reduce parasitic source / drain resistance in the structure of FIG. 4A. will be.
도 4a와 도 5a는 배선을 위한 금속층은 제외하고 주요 부분만 도시한 것이고, 도 4b와 도 5b는 각각의 도면에 대한 평면도를 보이고 있다.4A and 5A show only main parts except for a metal layer for wiring, and FIGS. 4B and 5B show plan views of respective drawings.
도 4b에서 게이트(16)가 겹치지 않는 Fin액티브 영역(4)에 소스/드레인 영역이 형성된다.In FIG. 4B, source / drain regions are formed in the fin active regions 4 where the gates 16 do not overlap.
상기 Fin액티브 영역(4)에서 소스/드레인이 형성되는 곳에 콘택(contact)이 형성되어 금속선이 연결되는 부분은 채널과 같은 폭의 Fin 구조이기 때문에, 기생 소스/드레인 저항을 크게 증가시키는 단점이 있어 도 5b와 같이 하여 기생 저항 성분을 줄인다.In the Fin active region 4, since a contact is formed where a source / drain is formed and a metal line is connected to the fin structure, the fin structure has the same width as a channel, thereby greatly increasing the parasitic source / drain resistance. The parasitic resistance component is reduced as shown in FIG. 5B.
여기서 FinFET 소자의 소스/드레인 영역에만 선택적 에피층(18)을 성장하는 과정을 살펴본다.Here, the process of growing the selective epitaxial layer 18 only in the source / drain regions of the FinFET device will be described.
먼저 소자의 구조가 게이트(16) 형성까지 되어 있다고 가정한다.First, it is assumed that the device structure is formed up to the gate 16.
채널의 도우핑(~1018cm-3)에 비해 게이트(16)가 1020cm-3이상으로 도우핑되어 있는 상태에서 5 nm에서 20 nm 정도 이내로 습식으로 산화를 시키면 게이트(16)에는 3 내지 5배 정도 도우핑에 의해 훨씬 두껍게 산화막이 성장한다.When the gate 16 is oxidized within 5 nm to about 20 nm with the gate 16 doped at least 10 20 cm −3 , compared to the doping of the channel (˜10 18 cm −3 ), the gate 16 has 3 The oxide film grows much thicker by about 5 times doping.
상기 성장된 산화막을 채널에 형성된 산화막 두께를 기준으로 다시 식각하면 Fin액티브 영역의 측벽에 형성된 산화막이 없어지고 Fin액티브 영역(4)의 실리콘이 드러나게 된다.When the grown oxide film is etched again based on the thickness of the oxide film formed in the channel, the oxide film formed on the sidewall of the Fin active region disappears and the silicon of the Fin active region 4 is exposed.
이때 상대적으로 두껍게 산화막이 성장된 게이트(16)는 여전히 산화막에 덮혀있게 된다.At this time, the gate 16 in which the oxide film is relatively thick is still covered by the oxide film.
소스/드레인의 Fin액티브 영역(4)의 측벽에 드러난 실리콘을 씨앗(seed)으로 하여 선택적 에피층(18)을 성장시킨다.The selective epitaxial layer 18 is grown with the seeds exposed on the sidewalls of the Fin active region 4 of the source / drain as seeds.
경우에 따라서는 Fin액티브 영역(4)의 측벽 및 상부에도 실리콘이 드러나게 하고 그것을 씨앗으로 하여 선택적 에피층(18)을 성장할 수 있다.In some cases, silicon may also be exposed on the sidewalls and the top of the Fin active region 4 and the selective epitaxial layer 18 may be grown using the seed as a seed.
이때 성장되는 선택적 에피층(18)으로는 단결정 실리콘, 단결정 SiGe, 단결정 Ge, 폴리실리콘, 폴리 SiGe이 가능하다.The selective epitaxial layer 18 grown at this time may include single crystal silicon, single crystal SiGe, single crystal Ge, polysilicon, and poly SiGe.
도 4a와 도 5a에서 Fin액티브 영역(4)에 일점쇄선으로 표시된 것은 소스/드레인 접합깊이를 나타낸다.In FIG. 4A and FIG. 5A, the dashed dashed line in the Fin active region 4 indicates the source / drain junction depth.
여기서는 접합깊이가 제2산화막(10) 표면 위쪽 면보다 더 위에 위치하고 있음을 알 수 있고, 이는 접합깊이를 조절하여 짧은 채널효과를 제어하기 위함이다.Here, it can be seen that the junction depth is located above the upper surface of the second oxide film 10 surface, and this is to control the short channel effect by adjusting the junction depth.
상기 제2산화막(10)의 위쪽 면을 기준(0 nm)으로 했을 때 소스/드레인 접합깊이가 위쪽으로, 즉, 0 nm 보다 크고 50 nm 이내로 하면 짧은 채널효과를 억제할 수 있다.When the upper surface of the second oxide film 10 is referred to as a reference (0 nm), a short channel effect can be suppressed when the source / drain junction depth is upward, that is, larger than 0 nm and within 50 nm.
반대로 접합깊이를 아래 쪽으로, 즉, 0 nm 보다 작고 -50 nm 보다 크면 짧은 채널효과보다는 전류 구동능력을 증가시키는 효과를 가져 온다.Conversely, if the junction depth is downward, i.e., smaller than 0 nm and larger than -50 nm, the current drive capability is increased rather than the short channel effect.
도 5a에서 선택적 에피층(18)을 성장하는 다른 일예를 소개한다.Another example of growing the selective epitaxial layer 18 is illustrated in FIG. 5A.
공정 순서에서 게이트(16) 형성까지 완료한 다음 절연막을 5 nm에서 100 nm 사이의 두께로 증착하고, 증착한 두께와 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이에 해당하는 두께만큼 비등방 식각하면 게이트(16)와 소스/드레인 Fin액티브 영역(4)이 만나는 근처에만 절연막이 형성되고 다른 곳은 드러나게 된다.After the completion of the gate 16 formation in the process sequence, an insulating film is deposited to a thickness between 5 nm and 100 nm, and corresponds to the deposited thickness and the height of the Fin active region 4 protruding over the second oxide film 10. Anisotropic etching as much as the thickness of the insulating film is formed only near the gate 16 and the source / drain Fin active region 4 meets, and the other portion is exposed.
드러난 Fin액티브 영역(4)의 실리콘 영역과 게이트(16)의 폴리실리콘 영역을 씨앗으로 하여 선택적 에피층(18)을 5 nm에서 100 nm 사이의 한 값으로 성장시킨다.The selective epilayer 18 is grown to a value between 5 nm and 100 nm, with the silicon region of the exposed Fin active region 4 and the polysilicon region of the gate 16 as seeds.
그러면 선택적 에피층(18)이 소스/드레인 영역에도 성장되고 드러난 폴리실리콘 또는 SiGe 게이트(16)에도 성장되어 저항을 줄일 수 있게 된다.The selective epitaxial layer 18 is then grown in the source / drain regions and also in the exposed polysilicon or SiGe gate 16 to reduce the resistance.
물론 게이트(16)와 소스/드레인은 전기적으로 절연되어 있다.Of course, gate 16 and source / drain are electrically insulated.
도 6은 도 4a에 보여진 구조를 구현하기 위한 마스크 순서를 보이고 있다.FIG. 6 shows a mask sequence for implementing the structure shown in FIG. 4A.
도 6a에서는 Fin액티브 영역(4)을 구현하기 위한 것이고, 도 6b에서는 게이트(16)을 구현하기 위한 것이다.In FIG. 6A, the fin active region 4 is implemented. In FIG. 6B, the gate 16 is implemented.
도 6c는 소스/드레인 콘택을 위한 콘택영역(46)를 보이고 있으며, 도 6d 배선을 위한 금속층(48)의 연결을 보이고 있다.FIG. 6C shows the contact region 46 for source / drain contacts and the connection of the metal layer 48 for the FIG. 6D wiring.
도 7은 본 발명에서 제안한 도 4의 구조를 채널을 중심으로 해서 수평과 수직 방향으로 자른 단면을 보이고 있다.FIG. 7 is a cross-sectional view of the structure of FIG. 4 proposed in the present invention in a horizontal and vertical direction centered on a channel.
소스/드레인 영역은 폭이 좁은 Fin액티브 영역(4)와 같은 폭을 가지고 있어 저항이 크다.The source / drain regions have the same width as the narrow Fin active regions 4 and have a large resistance.
중앙 상단에 표시된 콘택영역(46)은 금속층(48)과 Fin액티브 영역(4)에 형성된 소스/드레인을 전기적으로 연결할 때 사용된다.The contact region 46 shown at the upper center is used to electrically connect the metal layer 48 and the source / drain formed in the Fin active region 4.
도 8은 본 발명에서 제안한 도 5의 구조에서 소스/드레인 Fin액티브 영역(4)에 선택적 에피층(18)을 성장한 구조에 대해 채널을 중심으로 해서 수평과 수직 방향으로 자른 단면을 보이고 있다.FIG. 8 is a cross-sectional view cut in the horizontal and vertical directions about the channel of the structure in which the selective epitaxial layer 18 is grown in the source / drain Fin active region 4 in the structure of FIG. 5 proposed in the present invention.
추가로 보인 좌측 하단의 단면(B-B' 단면)을 보면 Fin액티브 영역(4)의 드러난 양쪽 측벽에 선택적 에피층(18)이 형성되어 있음을 알 수 있다.In addition, the lower left section (B-B 'section) shows that the selective epi layer 18 is formed on both exposed sidewalls of the Fin active region 4.
상기 선택적 에피층(18)은 Fin액티브 영역(4)의 양쪽 측벽은 물론이고 윗면에도 성장될 수 있다.The selective epitaxial layer 18 can be grown on both sidewalls of the Fin active region 4 as well as on the top surface.
소스/드레인 영역은 선택적 에피층(18) 형성 공정을 통하여 Fin액티브 영역(4)과 다르게 폭이 넓어 기생 소스/드레인 저항이 작다.The source / drain region is wider than the Fin active region 4 through the selective epi layer 18 forming process, so that the parasitic source / drain resistance is small.
중앙 상단에 표시된 콘택영역(46)은 금속 패턴(48)과 Fin액티브 영역(4)에 형성된 소스/드레인을 전기적으로 연결할 때 사용된다.The contact region 46 displayed at the top of the center is used to electrically connect the metal pattern 48 and the source / drain formed in the Fin active region 4.
이하의 설명에서는 제안된 구조의 채널이 형성되는 바디를 보이기 위해 3 차원 그림을 사용하지 않고 주요 부분인 채널과 게이트(16)가 만나는 곳의 2차원 단면으로 표시한다.In the following description, in order to show the body in which the channel of the proposed structure is formed, the two-dimensional cross section where the main part of the channel and the gate 16 are shown, without using a three-dimensional picture.
도 9는 본 발명에서 제안한 FinFET 소자를 구현하기 위한 하나의 예로서, CMP(Chemical Mechanical Polishing)를 도입하여 구현하는 주요 공정단계를 2 차원 단면으로 보인다.FIG. 9 is a two-dimensional cross-sectional view showing a main process step of implementing the Finite Mechanical Device proposed by the present invention by introducing CMP (Chemical Mechanical Polishing).
도 9a에서 벌크 실리콘기판(2b)에 제1산화막(6)을 형성하고 나노 패터닝을수행한 뒤, 제1산화막(6)과 벌크 실리콘기판(2b)의 실리콘을 식각한 것을 나타낸다.In FIG. 9A, after forming the first oxide film 6 on the bulk silicon substrate 2b and performing nano patterning, silicon of the first oxide film 6 and the bulk silicon substrate 2b is etched.
나중에 벌크 실리콘기판(2b)에 연결되는 채널 Fin이 Fin액티브 영역(4)과 같이 형성된다.The channel Fin, which is later connected to the bulk silicon substrate 2b, is formed like the Fin active region 4.
이때 상기 제1산화막(6)의 두께는 0.5 nm에서 200 nm 사이의 두께를 사용하고, Fin액티브 영역(4)의 높이는 10 nm에서 1000 nm 사이의 값을, 그 폭은 4 nm에서 100 nm 사이의 값을 사용한다.At this time, the thickness of the first oxide film 6 is between 0.5 nm and 200 nm, the height of the fin active region 4 is between 10 nm and 1000 nm, the width between 4 nm and 100 nm. Use the value of.
도 9b에서는 도 9a에서 형성된 구조에 제2산화막(10)을 20 nm에서 1000 nm 사이의 두께로 바람직하게는, 20 nm에서 800 nm 사이의 두께로 형성하고 CMP를 통하여 식각한 단면을 나타낸다.In FIG. 9B, the second oxide film 10 is formed in the structure formed in FIG. 9A with a thickness between 20 nm and 1000 nm, preferably between 20 nm and 800 nm, and is etched through CMP.
도 9c에서는 도 9b에서 형성된 제2산화막(10)을 10 nm에서 300 nm 사이의 두께로 식각한 단면을 나타낸다.In FIG. 9C, the second oxide film 10 formed in FIG. 9B is etched to a thickness of between 10 nm and 300 nm.
결국 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.As a result, the height of the Fin active region 4 protruding above the second oxide film 10 is between 5 nm and 300 nm.
도 9d에서는 형성된 Fin액티브 영역(4)에 게이트 산화막(12)을 0.5 nm에서 10 nm 사이의 두께로 성장한 단면을 나타낸다.In FIG. 9D, a cross section is shown in which the gate oxide film 12 is grown to a thickness between 0.5 nm and 10 nm in the formed Fin active region 4.
상기 게이트 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.Before the gate oxide layer 12 is formed, the sacrificial oxide layer is grown and removed to clean the sidewalls of the protruding Fin active region 4 and to remove the damage by the previous process, and then anneal in nitrogen or argon atmosphere. It is preferable to carry out.
이후의 후속 공정으로 게이트 물질로 폴리실리콘(p+나 n+도우핑)이나 SiGe(p+나 n+도우핑) 또는 금속으로 층을 형성하고 사진전사(photolithography)를 통해 게이트(16)를 구현한다.Subsequent subsequent processes form a layer of polysilicon (p + or n + doping) or SiGe (p + or n + doping) or metal as the gate material and implement the gate 16 through photolithography. do.
산화막을 형성하고 적절한 열처리 공정을 수행하며, 필요에 따라 산화막을 증착한다.An oxide film is formed, an appropriate heat treatment process is performed, and an oxide film is deposited as necessary.
그리고 콘택영역(46)을 위한 사진전사(photolithography)를 수행한다.Then, photolithography is performed for the contact area 46.
소스/드레인과 전기적으로 연결이 될 금속층(48)을 증착하고 사진전사를 통해 금속 배선을 형성한다.A metal layer 48 to be electrically connected to the source / drain is deposited and metal wiring is formed by photo transfer.
도 10은 본 발명에서 제안한 FinFET 소자의 채널이 형성되는 바디를 구현하기 위한 하나의 예로서, CMP(Chemical Mechanical Polishing)를 도입하여 구현하는 주요 공정단계를 보인다.FIG. 10 illustrates a main process step of implementing the mechanical mechanical polishing (CMP) as an example for implementing a body in which a channel of the FinFET device proposed in the present invention is formed.
도 10a에서 벌크 실리콘기판(2b)과 Fin액티브 영역(4)에 제1산화막(6)과 질화막(14)을 형성하고 나노 패터닝을 수행한 뒤 제1산화막(6)과 질화막(14), 그리고 실리콘을 식각한 것을 나타낸다.In FIG. 10A, the first oxide film 6 and the nitride film 14 are formed in the bulk silicon substrate 2b and the fin active region 4, followed by nano patterning, followed by the first oxide film 6 and the nitride film 14. Silicon is etched.
상기 질화막(14)은 CMP의 etch stopper로 사용되며, 그 두께는 10 nm에서 200 nm 사이의 값을 사용한다.The nitride film 14 is used as an etch stopper of the CMP, the thickness of which is between 10 nm and 200 nm.
나중에 벌크 실리콘기판(2b)에 연결되는 채널 Fin이 Fin액티브 영역(4)과 같이 형성된다.The channel Fin, which is later connected to the bulk silicon substrate 2b, is formed like the Fin active region 4.
이때 상기 제1산화막(6)의 두께는 0.5 nm에서 200 nm 사이의 두께를 사용하고, Fin액티브 영역(4)의 높이는 10 nm에서 1000 nm 사이의 값을 사용한다.In this case, the thickness of the first oxide film 6 is between 0.5 nm and 200 nm, and the height of the Fin active region 4 is between 10 nm and 1000 nm.
도 10b에서는 도 10a에서 형성된 구조에 제2산화막(10)을 20 nm에서 1000 nm 사이의 두께로 바람직하게는, 20 nm에서 800 nm 사이의 두께로 형성하고 CMP를 통하여 식각한 단면을 나타낸다.In FIG. 10B, the second oxide film 10 is formed in the structure formed in FIG. 10A to a thickness between 20 nm and 1000 nm, preferably between 20 nm and 800 nm, and is etched through CMP.
도 10c에서는 도 10b에서 형성된 제2산화막(10)을 10 nm에서 300 nm 사이의 두께로 식각한 단면을 나타낸다.In FIG. 10C, a cross section of the second oxide film 10 formed in FIG. 10B is etched to a thickness between 10 nm and 300 nm.
결국 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.As a result, the height of the Fin active region 4 protruding above the second oxide film 10 is between 5 nm and 300 nm.
도 10d에서는 형성된 Fin액티브 영역(4)에 게이트 산화막(12)을 0.5 nm에서 10 nm 사이의 두께로 성장한 단면을 나타낸다.In FIG. 10D, a cross section is shown in which the gate oxide film 12 is grown to a thickness between 0.5 nm and 10 nm in the formed Fin active region 4.
여기서 게이트 산화막(12)은 질화막(14)을 제거한 후 성장할 수도 있다.The gate oxide film 12 may be grown after the nitride film 14 is removed.
상기 게이트 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.Before the gate oxide layer 12 is formed, the sacrificial oxide layer is grown and removed to clean the sidewalls of the protruding Fin active region 4 and to remove the damage by the previous process, and then anneal in nitrogen or argon atmosphere. It is preferable to carry out.
이후의 후속 공정으로 게이트 물질로 폴리실리콘(p+나 n+도우핑)이나 SiGe(p+나 n+도우핑) 또는 금속으로 층을 형성하고 사진전사(photolithography)를 통해 게이트(16)를 구현한다.Subsequent subsequent processes form a layer of polysilicon (p + or n + doping) or SiGe (p + or n + doping) or metal as the gate material and implement the gate 16 through photolithography. do.
산화막을 형성하고 적절한 열처리 공정을 수행하며, 필요에 따라 산화막을증착한다.An oxide film is formed, an appropriate heat treatment process is performed, and an oxide film is deposited as necessary.
그리고 콘택영역(46)을 위한 사진전사(photolithography)를 수행한다.Then, photolithography is performed for the contact area 46.
소스/드레인과 전기적으로 연결이 될 금속층(48)을 증착하고 사진전사를 통해 금속 배선을 형성한다.A metal layer 48 to be electrically connected to the source / drain is deposited and metal wiring is formed by photo transfer.
도 11은 본 발명에서 제안한 FinFET 소자의 채널이 형성되는 바디를 구현하기 위한 하나의 예로서, 선택적 에피 성장 방법으로 Fin 채널을 형성하여 구현하는 주요 공정단계를 보인다.FIG. 11 is an example for implementing a body in which a channel of a FinFET device proposed in the present invention is formed, and illustrates a main process step of forming and implementing a fin channel by a selective epitaxial growth method.
도 11a에서 벌크 실리콘기판(2b)에 두께가 20 nm에서 1000 nm 사이의 제2산화막(10)을 형성하고 나노 패터닝을 수행한 뒤 제2산화막(10)을 식각한 단면을 나타낸다.In FIG. 11A, a second oxide film 10 having a thickness of 20 nm to 1000 nm is formed on the bulk silicon substrate 2b, and after the nano patterning is performed, the second oxide film 10 is etched.
여기서 식각된 제2산화막(10)의 폭은 4 nm에서 100 nm 사이이고 깊이는 10 nm에서 1000 nm 사이의 값을 갖는다.The width of the etched second oxide film 10 is between 4 nm and 100 nm and the depth is between 10 nm and 1000 nm.
일종의 식각된 산화막 트랜치 바닥에 드러난 벌크 실리콘기판(2b)의 실리콘 영역을 씨앗으로 하여, 선택적 에피 성장 방법으로 적당한 높이의 선택적 에피층을 성장하여 Fin액티브 영역(4)을 형성한다.The fin active region 4 is formed by growing a selective epitaxial layer having a suitable height by using a selective epitaxial growth method as a seed of the silicon region of the bulk silicon substrate 2b exposed at the bottom of the etched oxide trench.
상기 Fin액티브 영역(4) 위에 0.5 nm에서 200 nm 사이의 제1산화막(6)을 형성하고 그 위에 10 nm에서 200 nm 사이의 질화막(14)을 형성한다.A first oxide film 6 between 0.5 nm and 200 nm is formed on the Fin active region 4, and a nitride film 14 between 10 nm and 200 nm is formed thereon.
CMP나 건식 식각을 통하여 증착한 두께 만큼 질화막(14)과 제1산화막(6)을 식각하면 도 11b와 같은 단면을 보이게 된다.When the nitride film 14 and the first oxide film 6 are etched by the thickness deposited through CMP or dry etching, a cross section as shown in FIG. 11B is shown.
도 11c에서는 제2산화막(10)을 10 nm에서 300 nm 사이의 두께로 식각한 단면을 보인다.In FIG. 11C, the second oxide film 10 is etched with a thickness between 10 nm and 300 nm.
결국 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.As a result, the height of the Fin active region 4 protruding above the second oxide film 10 is between 5 nm and 300 nm.
도 11d에서는 형성된 Fin액티브 영역(4)에 게이트 산화막(12)을 성장한 단면을 나타낸다.FIG. 11D shows a cross section in which the gate oxide film 12 is grown in the formed Fin active region 4.
여기서 게이트 산화막(12)은 질화막(14)을 제거한 후 성장할 수도 있다.The gate oxide film 12 may be grown after the nitride film 14 is removed.
상기 게이트 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.Before the gate oxide layer 12 is formed, the sacrificial oxide layer is grown and removed to clean the sidewalls of the protruding Fin active region 4 and to remove the damage by the previous process, and then anneal in nitrogen or argon atmosphere. It is preferable to carry out.
이후의 후속 공정은 도 9d나 도 10d의 후속 공정과 같다.Subsequent subsequent processes are the same as the subsequent processes of FIG. 9D or 10D.
도 12는 본 발명에서 제안한 FinFET 소자의 채널이 형성되는 바디를 구현하기 위한 하나의 예로서, CMP를 사용하지 않고 대신 필드 산화막(28)을 성장하여 원하는 최종 구조를 구현하기 위한 주요 공정단계를 보인다.12 is an example for implementing a body in which a channel of a FinFET device proposed in the present invention is formed, and shows a main process step for implementing a desired final structure by growing a field oxide film 28 instead of using CMP. .
여기서는 스페이서 산화막(26) 형성과 필드(field) 산화막(28) 성장기술을 도입하여 구현하는 방법의 주요 공정단계를 보이고 있다.Here, the main process steps of the method of forming and implementing the spacer oxide layer 26 and the field oxide layer 28 are shown.
도 12a에서는 나노 사진전사를 수행하여 Fin액티브 영역(4)을 형성한 후, 0.5 nm에서 200 nm 사이 두께의 제1산화막(6)을 형성하고 그 위에 10 nm에서 200 nm 사이의 두께를 갖는 질화막(14)을 형성하며, 다시 그 위에 5 nm에서 500 nm 사이의 두께를 갖는 제3산화막(20)을 형성한다.In FIG. 12A, after forming the Fin active region 4 by performing nanophotographic transfer, a first oxide film 6 having a thickness of 0.5 nm to 200 nm is formed and a nitride film having a thickness of 10 nm to 200 nm thereon. (14), and a third oxide film 20 having a thickness of between 5 nm and 500 nm is formed thereon.
상기 제3산화막(20), 질화막(14), 제1산화막(6) 및 벌크 실리콘기판(2b)의 실리콘을 식각하면 도 12a의 단면 구조를 얻게 된다.When the silicon of the third oxide film 20, the nitride film 14, the first oxide film 6, and the bulk silicon substrate 2b is etched, the cross-sectional structure of FIG. 12A is obtained.
형성된 Fin액티브(4) 영역의 높이는 10 nm에서 1000 nm 사이의 값이 되게 한다.The height of the formed Fin active 4 region is to be a value between 10 nm and 1000 nm.
이 상태에서 얇은 버퍼 산화막(22)을 1 nm에서 50 nm 사이의 두께로 형성하고 그 위에 산화방지용 질화막(24)을 5 nm에서 100 nm 사이의 두께로 형성한다.In this state, a thin buffer oxide film 22 is formed with a thickness between 1 nm and 50 nm, and an antioxidant nitride film 24 is formed thereon with a thickness between 5 nm and 100 nm.
그 위에 다시 스페이서 산화막(26)을 5 nm에서 500 nm 사이의 두께로 형성하고 비등방 건식식각을 수행하면 스페이스 형태로 산화막(26)이 형성된다.When the spacer oxide film 26 is formed on it again with a thickness between 5 nm and 500 nm and anisotropic dry etching is performed, the oxide film 26 is formed in a space form.
상기 Fin액티브 영역(4)의 양쪽 면과 윗면은 산화막(6,20,22,26)과 질화막(14,24)으로 싸여 있고, 다른 곳은 벌크 실리콘기판(2b)의 실리콘이 드러나 있게 된다.Both surfaces and the top surface of the Fin active region 4 are surrounded by oxide films 6, 20, 22, 26 and nitride films 14, 24, and the other portions of the fin active region 4 are exposed to the silicon of the bulk silicon substrate 2b.
벌크 실리콘기판(2b)의 실리콘을 30 nm에서 300 nm 사이의 두께로 등방 식각하면 도 12b의 단면 구조가 된다.Isoetching the silicon of the bulk silicon substrate 2b to a thickness between 30 nm and 300 nm results in the cross-sectional structure of FIG. 12B.
여기서 산화막(20,22,26)을 선택적으로 식각하면 도 12c와 같이 된다.Here, the oxide films 20, 22, and 26 are selectively etched as shown in FIG. 12C.
이 상태에서 필드 산화막(28)을 30 nm에서 500 nm 사이 두께로 성장하고 질화막(14,24)을 제거하면 도 12d와 같은 단면을 갖게 된다.In this state, when the field oxide film 28 is grown to a thickness between 30 nm and 500 nm and the nitride films 14 and 24 are removed, the field oxide film 28 has a cross section as shown in FIG. 12D.
결국 필드 산화막(28) 위로 돌출된 영역 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.As a result, the height of the region Fin active region 4 protruding over the field oxide film 28 is between 5 nm and 300 nm.
도 12d에서는 형성된 Fin액티브 영역(4)에 게이트 산화막(12)을 성장한 단면을 나타낸다.FIG. 12D shows a cross section in which the gate oxide film 12 is grown in the formed Fin active region 4.
상기 게이트 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.Before the gate oxide layer 12 is formed, the sacrificial oxide layer is grown and removed to clean the sidewalls of the protruding Fin active region 4 and to remove the damage by the previous process, and then anneal in nitrogen or argon atmosphere. It is preferable to carry out.
이후의 후속 공정은 도 9d, 도 10d, 도 11d의 후속 공정과 같다.Subsequent subsequent processes are the same as the subsequent processes of FIGS. 9D, 10D, and 11D.
도 13은 본 발명에서 제안한 FinFET 소자의 채널이 형성되는 바디를 구현하기 위한 하나의 다른 예로서, 스페이서(30) 형성과 필드(field) 산화막(28) 성장기술을 도입하여 구현하는 방법의 주요 공정단계를 보인다.FIG. 13 is another example for implementing the body in which the channel of the FinFET device proposed in the present invention is formed. The main process of the method of implementing the spacer 30 and the field oxide film 28 is introduced. Looks steps.
도 12에 비해 스페이서(30)를 구성하는 물질만 다르다.Compared with FIG. 12, only materials constituting the spacer 30 are different.
도 13a에서는 나노 사진전사를 수행하여 Fin액티브 영역(4)을 형성한 후 0.5 nm에서 200 nm 사이 두께의 제1산화막(6)을 형성하고 그 위에 10 nm에서 200 nm 사이의 두께를 갖는 질화막(14)을 형성하며, 다시 그 위에 5 nm에서 500 nm 사이의 두께를 갖는 제3산화막(20)을 형성한다.In FIG. 13A, after forming the Fin active region 4 by performing nanophotographic transfer, a first oxide film 6 having a thickness of 0.5 nm to 200 nm is formed and a nitride film having a thickness of 10 nm to 200 nm thereon ( 14), and a third oxide film 20 having a thickness of between 5 nm and 500 nm is formed thereon.
제3산화막(20), 질화막(14), 제1산화막(6) 및 벌크 실리콘기판(2b)의 실리콘을 식각하면 도 13a의 단면 구조를 얻게 된다.When the silicon of the third oxide film 20, the nitride film 14, the first oxide film 6, and the bulk silicon substrate 2b is etched, the cross-sectional structure of FIG. 13A is obtained.
형성된 Fin액티브(4) 영역의 높이는 10 nm에서 1000 nm 사이의 값이 되게 한다.The height of the formed Fin active 4 region is to be a value between 10 nm and 1000 nm.
이 상태에서 얇은 버퍼 산화막(22)을 1 nm에서 20 nm 사이의 두께로 형성하고 그 위에 산화방지용 질화막(24)을 5 nm에서 50 nm 사이의 두께로 형성한다.In this state, a thin buffer oxide film 22 is formed with a thickness between 1 nm and 20 nm, and an antioxidant nitride film 24 is formed thereon with a thickness between 5 nm and 50 nm.
그 위에 다시 스페이서(30) 물질로 폴리실리콘이나 아몰퍼스 실리콘으로 5nm에서 500 nm 사이의 두께로 형성하고 비등방 건식식각을 수행하면 스페이서(30)가 형성된다.The spacer 30 is formed on the thickness of 5 nm to 500 nm with polysilicon or amorphous silicon and then anisotropic dry etching.
이 구조는 도 13b에서 보여주고, 도 13b의 스페이서(30)와 도 12b의 스페이서 산화막(26)은 그 물질이 다르다.This structure is shown in Fig. 13B, and the material of the spacer 30 of Fig. 13B and the spacer oxide film 26 of Fig. 12B is different.
도 13b에서는 스페이서(30) 물질로 폴리실리콘이나 아몰퍼스 실리콘을 사용하는 데, 이는 도 12b에서 스페이서 산화막(26)을 식각할 때 산화방지용 질화막(24) 아래에 있는 버퍼 산화막(22)이 식각되어 이후의 필드 산화막(28) 성장에 나쁜 영향을 줄 수 있기 때문이다.In FIG. 13B, polysilicon or amorphous silicon is used as the spacer 30 material. In FIG. 12B, when the spacer oxide layer 26 is etched in FIG. 12B, the buffer oxide layer 22 under the antioxidant nitride layer 24 is etched. This is because it may adversely affect the growth of the field oxide film 28.
또한 상기 폴리실리콘이나 아몰퍼스 실리콘은 높은 농도로 도우핑 되는 것도 가능하다.In addition, the polysilicon or amorphous silicon may be doped at a high concentration.
도 13b에서 드러난 스페이서(30)와 벌크 실리콘기판(2b)을 식각하기 위해 실리콘을 30 nm에서 300 nm 사이의 두께로 등방 식각하면 도 13c의 단면 구조가 된다.Isoetching silicon to a thickness between 30 nm and 300 nm to etch the spacer 30 and the bulk silicon substrate 2b revealed in FIG. 13B results in the cross-sectional structure of FIG. 13C.
이 상태에서 필드 산화막(28)을 30 nm에서 500 nm 사이 두께로 성장하고 질화막(14,24)을 제거하면 도 13d와 같은 단면을 갖게 된다.In this state, when the field oxide film 28 is grown to a thickness between 30 nm and 500 nm and the nitride films 14 and 24 are removed, the field oxide film 28 has a cross section as shown in FIG. 13D.
결국 필드 산화막(28) 위로 돌출된 영역 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.As a result, the height of the region Fin active region 4 protruding over the field oxide film 28 is between 5 nm and 300 nm.
도 13d에서는 형성된 Fin액티브 영역(4)에 게이트 산화막(12)을 성장한 단면을 나타낸다.In FIG. 13D, a cross section in which the gate oxide film 12 is grown in the formed Fin active region 4 is shown.
상기 게이트 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.Before the gate oxide layer 12 is formed, the sacrificial oxide layer is grown and removed to clean the sidewalls of the protruding Fin active region 4 and to remove the damage by the previous process, and then anneal in nitrogen or argon atmosphere. It is preferable to carry out.
이후의 후속 공정은 도 9d, 도 10d, 도 11d, 도 12d의 후속 공정과 같다.Subsequent subsequent processes are the same as the subsequent processes of FIGS. 9D, 10D, 11D, and 12D.
이상에서 살펴본 바와 같이 본 발명에 의하면, 벌크 웨이퍼를 사용하여 가격이 싸고 게이트와 자기정렬되게 소스/드레인에 에피층을 형성하여 기생 저항성분을 줄일 수 있으며, 실리콘 구조물인 Fin액티브 영역은 채널이 형성되는 바디이고 벌크 웨이퍼와 연결되어 플로팅 바디 문제를 해결할 수 있을 뿐만 아니라 열전도가 잘 되어 소자의 특성을 향상시킬 수 있다.As described above, according to the present invention, a parasitic resistance component can be reduced by forming an epitaxial layer on the source / drain by using a bulk wafer at low cost and self-aligning with the gate, and forming a fin active region as a silicon structure. In addition to being able to solve the floating body problem by being connected to the bulk wafer, the thermal conductivity of the device can be improved.
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| JP2003298051A (en) | 2003-10-17 |
| KR20030065631A (en) | 2003-08-09 |
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